KR20110016391A - 반도체 장치의 제조 방법 - Google Patents

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KR20110016391A
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oxide film
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코지 야마시타
야스시 아카사카
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도쿄엘렉트론가부시키가이샤
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Abstract

(과제) 금속막이나 High―k막의 막질의 열화를 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
(해결 수단) 제1 박막(2) 상에, 제1 박막(2)과는 상이한 제2 박막(3)을 형성하고, 제2 박막(3) 상에, 제2 박막(3)과는 상이한 막으로 이루어지는 희생막(5)을 형성하고, 희생막(5)을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하고, 실리콘 함유 프리커서, 산소 함유 가스를 기판 상에 간헐적으로 공급하여, 희생막 패턴에 실리콘 산화막(6)을 피복하고, 실리콘 산화막(6)을 에칭에 의해 희생막(5)의 측벽상에 측벽 스페이서(6a)를 형성하고, 희생막(5)을 제거하고, 측벽 스페이서(6a)를 마스크로서 이용하여 제1 박막(2) 및 제2 박막(3)을 가공한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR APPARATUS}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 측벽막 등, 메탈재나 고(高)유전율재(High―k재)상에 형성되는 박막의 형성에 관한 것이다.
게이트 전극을 형성한 후, 사이드월(sidewall) 스페이서를, CVD법을 이용하여 형성하면, 성막 온도나 플라즈마의 영향으로, 메탈재와 High―k재가 반응하여 산화막을 형성하거나, 변질되거나 하여 특성이 열화된다는 사정이 있다.
일본공개특허공보 2005―56997호
본 발명은, 금속막이나 High―k막의 막질의 열화를 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 박막을 형성하는 공정과, 상기 제1 박막 상에, 상기 제1 박막과는 상이한 제2 박막을 형성하는 공정과, 상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과, 상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과, 실리콘 함유 프리커서(precursor), 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여, 상기 희생막 패턴에 실리콘 산화막을 피복하는 공정과, 상기 실리콘 산화막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 공정과, 상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정을 갖는다.
또한, 본 발명의 제2 형태에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 박막을 형성하는 공정과, 상기 제1 박막 상에, 상기 제1 박막과는 상이한 제2 박막을 형성하는 공정과, 상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과, 상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과, 상기 희생막 패턴에, 상기 희생막과는 상이한 막으로 이루어지는 제3 박막을 피복시키는 공정과, 상기 제3 박막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 공정과, 상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정과, 상기 가공된 제1 박막 및 상기 가공된 제2 박막에, 실리콘 함유 프리커서, 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여 퇴적되는 실리콘 산화막으로 피복하는 공정과, 상기 실리콘 산화막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 실리콘 산화막 패턴을 형성하는 공정과, 상기 실리콘 산화막 패턴을 오프셋 스페이서로서 이용하여 상기 기판에 불순물을 도입하는 공정을 갖는다.
또한, 본 발명의 제3 형태에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 박막을 형성하는 공정과, 상기 제1 박막 상에, 상기 제1 박막과는 상이한 막으로 이루어지는 제2 박막을 형성하는 공정과, 상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과, 상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과, 상기 희생막 패턴에, 상기 희생막과는 상이한 막으로 이루어지는 제3 박막을 피복시키는 공정과, 상기 제3 박막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 공정과, 상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정과, 상기 가공된 제1 박막 및 상기 가공된 제2 박막을, 실리콘 함유 프리커서, 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여 퇴적되는 실리콘 산화막으로 피복하는 공정과, 상기 실리콘 산화막을 보호막으로서 이용하여 상기 실리콘 산화막상으로부터 이온 임플랜테이션법으로, 상기 기판의 표면상에 불순물을 도입하는 공정을 갖는다.
본 발명에 의하면, 금속막이나 High―k막의 막질의 열화를 억제할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4a는 오프셋 스페이서가 없는 반도체 장치를 나타내는 단면도이고, 도 4b는 오프셋 스페이서가 있는 반도체 장치를 나타내는 단면도이다.
도 5a는 오프셋 스페이서가 되는 박막을 LPCVD법을 이용하여 형성한 경우를 나타내는 단면도이고, 도 5b는 오프셋 스페이서가 되는 박막을 MLD법을 이용하여 형성한 경우를 나타내는 단면도이다.
도 6은 사이드월막을 SiN으로 형성한 경우를 나타내는 단면도이다.
도 7은 사이드월막을 MLD―SiO2로 형성한 경우를 나타내는 단면도이다.
도 8은 이온 주입 보호막을 형성한 경우를 나타내는 단면도이다.
도 9는 이온 주입 보호막을 형성한 경우를 나타내는 단면도이다.
도 10은 이온 주입 보호막을 형성한 경우를 나타내는 단면도이다.
도 11은 이온 주입 보호막을 형성한 경우를 나타내는 단면도이다.
도 12는 일 예에 따른 성막 장치를 나타내는 종단면도이다.
도 13은 도 12에 나타내는 성막 장치의 횡단면도이다.
도 14는 가스 공급의 타이밍의 일 예를 나타내는 타이밍 차트이다.
도 15는 가스 공급의 타이밍의 다른 예를 나타내는 타이밍 차트이다.
(발명을 실시하기 위한 형태)
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태에 대해서 설명한다.
도 1a 내지 도 1k는, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
우선, 도 1a에 나타내는 바와 같이, 반도체 기판, 예를 들면, 실리콘 기판(1)상에, 고유전율 절연막(High―k막)(2)을 형성한다. High―k막(2)은, 트랜지스터의 게이트 절연막이 되는 막이다. High―k막(2)의 재료예로서는, 예를 들면, HfO2, Al2O3, HfSiO 등을 들 수 있다. 본 예에서는, High―k막(2)으로서, HfO2를 사용했다. 이어서, High―k막(2)상에, 금속막(3)을 형성한다. 금속막(3)은, 트랜지스터의 게이트 전극이 되는 막이다. 금속막(3)의 재료예로서는, 예를 들면, W, TiN 등을 들 수 있다. 본 예에서는, 금속막(3)으로서, TiN을 사용했다.
또한, 금속막(3)은, 본 예에서는 금속의 단층으로 되어 있지만, 도전성 실리콘, 예를 들면, 도전성 폴리실리콘과 금속과의 적층, 또는 상이한 금속끼리의 적층이라도 좋다.
다음으로, 도 1b에 나타내는 바와 같이, 금속막(3)상에, 반사 방지막(BARC)(4)을 형성한다. BARC(4)의 재료예로서는, 유기막과 무기막 양쪽을 들 수 있다. 본 예에서는, BARC(4)로서, 유기막을 사용했다. 이어서, BARC(4)상에, 희생막(5)를 형성한다. 희생막(5)의 재료예로서는, 예를 들면, 수지를 들 수 있다. 본 예에서는, 희생막(5)으로서, 포토레지스트를 사용했다. 포토레지스트를 사용한 희생막(5)은 낮은 온도, 예를 들면, 30℃에서 형성할 수 있다. 이 때문에, High―k막(2)이나 금속막(3)을 산화시키거나, 계면층을 형성하거나 하여, 막질을 열화시키는 일이 없다. 희생막(5)으로서는, 예를 들면, 실리콘 질화막을 이용하는 것도 가능하지만, 성막에는 높은 온도가 필요하다. 예를 들면, 400∼800℃이다. 이와 같이, 희생막(5)에는, 실리콘 질화막보다도 낮은 온도에서 형성할 수 있는 수지, 예를 들면, 포토레지스트를 이용하는 것이 바람직하다.
다음으로, 도 1c에 나타내는 바와 같이, 포토레지스트를 사용한 희생막(5)을, 포토리소그래피법을 이용하여 소정의 패턴으로 패터닝한다.
다음으로, 도 1d에 나타내는 바와 같이, 패터닝된 희생막(5)을 마스크로 이용하여, BARC(4)를 에칭한다(BARC 에칭).
다음으로, 도 1e에 나타내는 바와 같이, 패터닝된 희생막(5) 및, 금속막(3)상에, MLD법을 이용하여, MLD 실리콘 산화막(MLD―SiO2)(6)을 형성한다. MLD―SiO2(6)는, 금속막(3)을 게이트 전극 형상으로 패터닝할 때의 마스크가 되는 막이다(하드 마스크).
그런데, MLD법이란, 박막 성장법의 하나로, 성막 가스를 간헐적으로 처리 용기 내에 공급함으로써, 박막을 원자층 레벨, 혹은 분자층 레벨로 적층 성장시키는 방법이다. 분자층 레벨로 적층 성장시키는 것은, MLD(Molecular Layer Deposition)법이라고 불리고, 원자층 레벨로 적층 성장시키는 것은 ALD(Atomic Layer Deposition)법이라고 불리고 있다. 본 실시 형태에서는 MLD법을 사용하는 예를 나타내고 있지만, ALD법을 적용하는 것도 물론 가능하다. 단, ALD법은, 성막 레이트의 차이에 의해 스루풋이 저하될 가능성이 있다.
MLD법은, 박막을 낮은 온도, 예를 들면, 실온으로부터 300℃ 정도에서 형성할 수 있다. 이 때문에, 포토레지스트를 사용한 희생막(5)에 대미지를 주거나, 변형시키거나 하지 않고, 희생막(5) 및, 금속막(3)상에 박막을 컨포멀(conformal)하게 성막할 수 있다.
또한, MLD법은, 박막을, 낮은 온도에서 성막하기 때문에, 성막 중에, High―k막(2)이나 금속막(3)의 막질이 열화되어 버리는 것을 억제할 수 있다.
또한, 실리콘 산화막을 성막하는 장치로서는 LPCVD법이 있지만, 원래 저온 성막이 어렵고, 저온 성막하면, MLD법과 비교하여 극단적으로 성막 레이트가 느려진다. 그 외에, 낮은 온도에서 성막하는 수법으로서, 회전 도포법(SOG)이 있지만, 예를 들면, 도 1d에 나타내는 바와 같이, 도포 하지(下地)에 단차가 있는 경우에는, 박막을, 단차를 따라서 컨포멀하게 성막할 수 없다.
이들 사정으로부터, 본 예와 같이, 패터닝된 희생막(5) 및, 금속막(3)상에는 MLD법을 이용하여, MLD―SiO2(6)를 성막하는 것이 바람직하다.
또한, MLD―SiO2(6)와 같이 하드 마스크가 되는 막에는, SiO2 이외에도, 실리콘 질화막(SiN)을 이용할 수도 있지만, SiN은, SiO2에 비교하여 막 응력이 크고, 금속막(3)에 폴리실리콘과 금속과의 적층막을 이용한 경우에, 에칭 선택비(比)를 취하기 어렵다는 사정이 있다. 이 때문에, MLD―SiO2(6)와 같이 하드 마스크가 되는 막에는, SiO2를 이용하는 것이 바람직하다.
다음으로, 도 1f에 나타내는 바와 같이, MLD―SiO2(6)를, 이방성 에칭, 예를 들면, RIE법을 이용하여 에칭하여, MLD―SiO2(6)를 희생막(5) 및 BARC(4)의 측벽 상에 남기고, 사이드월막(6a)을 형성한다.
다음으로, 도 1g에 나타내는 바와 같이, 희생막(5)을, 사이드월막(6a) 및 금속막(3)을 마스크로 이용하여 에칭하여, 제거한다. 희생막(5)의 재료에 수지, 예를 들면, 포토레지스트를 이용하고 있던 경우에는, 희생막(5)의 제거에, 웨트 에칭을 이용할 수 있다. 또한, 웨트 에칭에는, 예를 들면, 세정에 이용되는 세정액을 이용하는 것도 가능하다. 이러한 세정액의 예로서는, 예를 들면, 황산과 과산화 수소수를 포함하는 세정액을 들 수 있다.
다음으로, 도 1h에 나타내는 바와 같이, BARC(4)를, 사이드월막(6a) 및 금속막(3)을 마스크로 이용하여 에칭하여, 제거한다. BARC(4)의 제거에도, 도 1g를 참조하여 설명한 웨트 에칭, 예를 들면, 황산과 과산화 수소수를 포함하는 세정액을 이용한 웨트 에칭을 이용할 수 있다.
다음으로, 도 1i에 나타내는 바와 같이, 사이드월막(6a)을 마스크로 이용하여, 금속막(3) 및, High―k막(2)을 에칭한다. 이에 따라, 금속막(3)은 게이트 전극(3a)의 형상으로, High―k막(2)은 게이트 절연막(2a)의 형상으로 각각 가공된다.
다음으로, 도 1j에 나타내는 바와 같이, 사이드월막(6a)이, 게이트 전극(3a)의 상면에 남아 있던 경우에는, 남아 있던 사이드월막(6a)를 제거한다.
이상까지의 공정에서, 금속막(3) 및, High―k막(2)을 이용한 게이트의 가공 공정이 종료된다. 이하, 소스/드레인 영역의 형성 공정에 들어간다.
우선, 도 1k에 나타내는 바와 같이, 기판(1), 게이트 전극(3a) 및, 게이트 절연막(2a)상에, MLD법을 이용하여, MLD 실리콘 산화막(MLD―SiO2)(7)을 형성한다. MLD―SiO2(7)는, 오프셋 스페이서가 되는 막이다. 오프셋 스페이서가 되는 막은, 게이트 전극(3a)(금속막) 및, 게이트 절연막(2a)(High―k막)을 덮는다. 이러한 막은, 박막을, 낮은 온도에서 성막하는 MLD법을 이용하여 형성하는 것이 바람직하다. MLD법을 이용하여, MLD―SiO2(7)를 기판(1), 게이트 전극(3a) 및, 게이트 절연막(2a)상에 형성함으로써, 성막 중에, 게이트 전극(3a) 및, 게이트 절연막(2a)의 막질이 열화되는 것을 억제할 수 있다.
이후, 일 실시 형태에 따른 반도체 장치의 제조 방법을, 게이트 전극(3a)의 하나를 확대하여 나타낸 도 2a 내지 도 2f를 참조하여, 계속 설명한다.
도 2a는, 도 1k에 나타내는 게이트 전극(3a)의 하나를 확대하여 나타낸 단면도이다. 도 2a에 나타내는 바와 같이, MLD―SiO2(7)를 기판(1), 게이트 전극(3a) 및, 게이트 절연막(2a)상에 형성한 후, 도 2b에 나타내는 바와 같이, MLD―SiO2(7)를, 이방성 에칭, 예를 들면, RIE법을 이용하여 에칭하여, MLD―SiO2(7)를 게이트 전극(3a)의 측벽상에 남기고, 오프셋 스페이서(7a)를 형성한다. 오프셋 스페이서(7a)란, 다음과 같은 역할을 갖는 막이다.
소스/드레인 영역을 형성하기 위해서는, 게이트 전극(3a)을 마스크로 이용하여, n형, 또는 p형의 불순물(비소, 인, 또는 보론 등)을, 기판(1) 내에 도입하여, 확산시킴으로써 형성된다. 이때, 도 4a에 나타내는 바와 같이, 게이트 길이(Lg)가 짧으면, 불순물의 확산층(소스/드레인 영역)끼리가 게이트 전극(3a)하에서 단락한다. 특히, 본 예와 같이, 사이드월막(6a)을 마스크로 이용하여 가공된 게이트 전극(3a)에 있어서는, 게이트 길이가 리소그래피의 해상 한계 이하로 할 수 있다. 이 때문에, 상기 확산층끼리의 단락이 일어나기 쉽다.
그래서, 도 4b에 나타내는 바와 같이, 게이트 전극(3a)의 측벽에 오프셋 스페이서(7a)를 형성함으로써, 불순물 도입시의, 외관상의 게이트 길이(Lg*)를 길게 한다. 이에 따라, 게이트 길이가 짧아진, 예를 들면, 리소그래피의 해상 한계 이하가 된 경우에도, 확산층끼리의 단락을 억제할 수 있다.
다음으로, 도 2c에 나타내는 바와 같이, 측벽상에, 오프셋 스페이서(7a)가 형성된 게이트 전극(3a)을 마스크로 이용하여, 기판(1) 내에, n형, 또는 p형의 불순물(8)을 도입, 예를 들면, 이온 주입에 의해 도입한다. 기판(1) 내에는, 불순물(8)이 도입된 도입 영역(9)이 얻어진다.
다음으로, 도 2d에 나타내는 바와 같이, 오프셋 스페이서(7a), 게이트 전극(3a) 및, 기판(1)상에, MLD법을 이용하여, MLD―SiO2(10)를 형성한다. MLD―SiO2(10)는, 사이드월 스페이서가 되는 막이다. 사이드월 스페이서가 되는 막은, 게이트 전극(3a)(금속막) 및, 게이트 절연막(2a)(High―k막)을 덮는다. 이러한 막은, 박막을, 낮은 온도에서 성막하는 MLD법을 이용하여 형성하는 것이 바람직하다. MLD법을 이용하여, MLD―SiO2(10)를 기판(1), 게이트 전극(3a) 및, 게이트 절연막(2a)상에 형성함으로써, 성막 중에, 게이트 전극(3a) 및, 게이트 절연막(2a)의 막질이 열화되는 것을 억제할 수 있다.
다음으로, 도 2e에 나타내는 바와 같이, MLD―SiO2(10)를, 이방성 에칭, 예를 들면, RIE법을 이용하여 에칭하여, MLD―SiO2(10)를, 게이트 전극(3a)의 측벽상에, 본 예에서는 오프셋 스페이서(7a)를 통하여 남기고, 사이드월 스페이서(10a)를 형성한다.
다음으로, 도 2f에 나타내는 바와 같이, 측벽상에, 사이드월 스페이서(10a)가 형성된 게이트 전극(3a)을 마스크로 이용하여, 기판(1) 내에, n형, 또는 p형의 불순물(11)을 도입, 예를 들면, 이온 주입에 의해 도입한다. 기판(1) 내에는, 불순물(11)이 도입된 도입 영역(12)이 얻어진다.
다음으로, 도 3에 나타내는 바와 같이, 기판(1)을 열처리하고, 도입 영역(9, 12)에 도입된 불순물을 기판(1) 내에 확산시켜, 기판(1)과는 반대 도전형의 소스/드레인 영역(13) 및, 소스/드레인 영역(13)보다도 불순물 농도가 낮은 소스/드레인 익스텐션 영역(14)을 형성한다.
이상과 같은 제조 방법에 의해 트랜지스터, 본 예에서는, 게이트 전극(3a)에, 예를 들면, 도전성 폴리실리콘보다도 비(比)저항이 작은 금속막이 사용되어, 게이트 절연막(2a)에, 예를 들면, SiO2보다도 비유전율이 높은 High―k막이 사용된 절연 게이트형 전계 효과 트랜지스터가 제조된다.
상기 일 실시 형태에 따른 제조 방법에 의하면, 도 1e에 나타낸 바와 같이, 사이드월막(하드 마스크)(6a)이 되는 박막(6)을, MLD법을 이용하여 성막한다. 이 때문에, 저온에서 성막할 수 있어, 게이트 전극(3a)에 금속막을, 또한, 게이트 절연막(2a)에 High―k막을 이용한 경우에도, 성막 중에, 이들 금속막이나 High―k막의 막질이 열화되어 버리는 것을 억제할 수 있다.
또한, 사이드월막(6a)이 되는 박막을 저온에서 성막할 수 있기 때문에, 희생막(5)에 수지, 예를 들면, 포토레지스트를 이용하는 것도 가능하다. 희생막(5)에 포토레지스트를 이용함으로써, 희생막(5)에 실리콘 질화막 등을 이용하는 경우와 비교하여 저비용으로 형성할 수 있고, 포토레지스트 자체가 희생막(5)이 되기 때문에, 희생막(5)의, 포토레지스트를 마스크로 이용한 에칭 공정을 생략할 수 있다는 이점을 얻을 수 있다.
또한, 상기 일 실시 형태에 따른 제조 방법에 의하면, 도 1k 및 도 2a에 나타낸 바와 같이, 오프셋 스페이서(7a)가 되는 박막(7)을, MLD법을 이용하여 성막한다. 이 때문에, 전술한 바와 같이, 성막 중에, 게이트 전극(3a)의 금속막이나, 게이트 절연막(2a)의 High―k막의 막질이 열화되어 버리는 것을 억제할 수 있다.
또한, 게이트간 피치(p)가 좁은, 예를 들면, 피치(p)가 리소그래피의 해상 한계 이하인 경우에, LPCVD법을 이용하여 오프셋 스페이서가 되는 박막(107)을 성막하면, 도 5a에 나타내는 바와 같이, 박막(107)을 컨포멀하게 형성하기 어렵다.
또한, 피치(p)가 좁아지면, 애스펙트비(높이/저변)도 높아지기 쉽다. 애스펙트비가 높은 경우에도, 피치(p)가 좁은 경우와 동일하게, 박막(107)을 컨포멀하게 형성하기 어렵다.
이에 대하여, 상기 일 실시 형태에 따른 제조 방법에 의하면, 오프셋 스페이서(7a)가 되는 박막(7)을, MLD법을 이용하여 성막한다. 이 때문에, 도 5b에 나타내는 바와 같이, 피치(p)가 좁은 경우, 예를 들면 피치(p)가 리소그래피의 현상의 해상 한계 이하(예를 들면, 40㎚ 이하)인 경우라도, LPCVD법에 비하여, 박막(7)을, 보다 컨포멀하게 형성하는 것이 가능하다.
또한, 애스펙트비가 높은 경우, 예를 들면, 3 이상이라도, LPCVD법에 비하여, 박막(7)을, 보다 컨포멀하게 형성하는 것이 가능하다.
추가로, 상기 일 실시 형태에 따른 제조 방법에 의하면, 사이드월막(6a)과, 오프셋 스페이서(7a)를 동일한 재료, 예를 들면, MLD―SiO2로 한다.
여기에서, 사이드월막과 오프셋 스페이서를 다른 재료로 하는 경우를 가정한다.
예를 들면, 도 6a에 나타내는 바와 같이, 사이드월막(106a)을 실리콘 질화막(SiN)으로 하고, 도 6b에 나타내는 바와 같이, 오프셋 스페이서가 되는 박막(7)을 MLD―SiO2로 한다. 이 경우, 사이드월막(SiN)(106a)이, 제조 프로세스의 불안정 등을 원인으로 하여 게이트 전극(3a)상에 남아 버렸다고 한다. SiN은, 비유전율이 MLD―SiO2보다도 높다. 이 때문에, 게이트 전극(3a)의 주위에 있는 절연물의 비유전율이 상승한다. 제조 프로세스의 불안정 등을 원인으로 한 비유전율의 상승은, 집적 회로 간의 특성 불균일을 확대시키는 요인이 된다.
이에 대하여, 사이드월막(6a)과, 오프셋 스페이서(7a)를 상기 실시 형태와 같이, 동일한 재료로 한다. 예를 들면, 도 7a에 나타내는 바와 같이, 사이드월막(6a)을 MLD―SiO2로 하고, 도 7b에 나타내는 바와 같이, 오프셋 스페이서가 되는 박막(7)도 MLD―SiO2로 한다. 이와 같이 하면, 설령, 사이드월막(6a)이, 프로세스의 불안정 등을 원인으로 하여 게이트 전극(3a)상에 남아 버린 경우에도, 동일한 재료이기 때문에, 게이트 전극(3a)의 주위에 있는 절연물의 비유전율이 상승하는 것을 경감할 수 있다.
이와 같이, 사이드월막(6a)과, 오프셋 스페이서(7a)를 동일한 재료로 함으로써, 프로세스의 불안정 등이 발생한 경우에도, 게이트 전극(3a)의 주위의 절연막의 비유전율의 상승을 경감할 수 있어, 프로세스의 불안정에 강한 반도체 장치의 제조 방법 및, 반도체 장치를 얻을 수 있다. 이것은, 사이드월 스페이서(10a)에도 말할 수 있는 것이다. 즉, 오프셋 스페이서(7a)와 사이드월 스페이서(10a)를 동일한 재료로 한다. 본 예에서는, 오프셋 스페이서(7a)와 사이드월 스페이서(10a)를 동일한 MLD―SiO2로 한다. 이에 따라, 프로세스의 불안정에 강한 오프셋 스페이서(7a) 및 사이드월 스페이서(10a)를 구비한 반도체 장치의 제조 방법 및, 반도체 장치를 얻을 수 있다.
또한, 상기 일 실시 형태에 따른 반도체 장치의 제조 방법에 있어서는, 사이드월막(6a), 오프셋 스페이서(7a) 및, 사이드월 스페이서(10a)를, MLD법에 의해 형성함으로써, 금속막 및, High―k막의 막질의 열화를 방지하는 예를 나타냈다.
그러나, 본 발명은, 사이드월막(6a), 오프셋 스페이서(7a) 및, 사이드월 스페이서(10a)에 한하여 적용되는 것이 아니라, 예를 들면, 이온 주입 보호막에도 적용할 수 있다.
예를 들면, 오프셋 스페이서(7a)를 형성한 후, 도 8a에 나타내는 바와 같이, 이온 주입 보호막(15a)을, 기판(1), 오프셋 스페이서(7a), 게이트 전극(3a)상에 형성한다. 이온 주입 보호막(15a)은, 기판(1)상에 있어서의 막두께(t)가, 예를 들면, 2㎚ 내지 10㎚ 정도의 얇은 막이다. 이어서, 도 8b에 나타내는 바와 같이, n형, 또는 p형의 불순물(8)을, 이온 주입 보호막(15a)을 통하여 기판(1) 내에 이온 주입한다.
이러한 이온 주입 보호막(15a)을, MLD법을 이용하여 형성하여, 예를 들면, MLD―SiO2로 한다.
이온 주입 보호막은, 예를 들면, 기판(1)을 열산화함으로써 얻는 것이 일반적이다. 그러나, 게이트 전극(3a)에 금속막을, 게이트 절연막(2a)에 High―k막을 이용한 경우에, 이온 주입 보호막을 열산화로 얻으려고 하면. 열산화시의 열로, 게이트 전극(3a) 및 게이트 절연막(2a)의 막질이 열화될 가능성이 있다.
이에 대하여, 본 예와 같이, 이온 주입 보호막(15a)을, MLD법을 이용하여 형성하면, 실온 내지 300℃ 정도에서 형성할 수 있기 때문에, 게이트 전극(3a) 및, 게이트 절연막(2a)의 막질의 열화를 억제할 수 있다.
또한, 이온 주입 보호막은, 오프셋 스페이서(7a)가 되는 박막(7)을, 예를 들면, 기판(1)상에 있어서의 막두께(t)가 2㎚ 내지 10㎚ 정도로 남기는 것으로도 얻을 수도 있다.
예를 들면, 도 9a에 나타내는 바와 같이, MLD법을 이용하여 형성된, 예를 들면, MLD―SiO2로 이루어지는 오프셋 스페이서가 되는 박막(7)을, 기판(1)상에, 막두께(t)가 예를 들면, 2㎚ 내지 10㎚로 남도록 에칭한다. 이에 따라, 박막(7)으로부터, 오프셋 스페이서(7a)와, 이온 주입 보호막(15b)을 함께 얻을 수 있다. 그 후, 도 9b에 나타내는 바와 같이, n형, 또는 p형의 불순물(8)을, 이온 주입 보호막(15b)을 통하여 기판(1) 내에 이온 주입한다.
또한, 이온 주입 보호막은, 사이드월 스페이서(10a)를 형성한 후에 행해지는 불순물 도입에 있어서도 사용할 수 있다.
예를 들면, 도 10a에 나타내는 바와 같이, 사이드월 스페이서(10a)를 형성한 후, 이온 주입 보호막(16a)을, 기판(1), 사이드월 스페이서(10a), 오프셋 스페이서(7a) 및, 게이트 전극(3a)상에 형성한다. 이온 주입 보호막(16a)은, 기판(1)상에 있어서의 막두께(t)가, 예를 들면, 2㎚ 내지 10㎚ 정도의 얇은 막이다. 이어서, 도 10b에 나타내는 바와 같이, n형, 또는 p형의 불순물(11)을, 이온 주입 보호막(16a)을 통하여 기판(1) 내에 이온 주입한다.
물론, 사이드월 스페이서(10a)를 형성한 후에 행해지는 불순물 도입에 사용되는 이온 주입 보호막에 있어서도, 사이드월 스페이서(10a)와 함께 형성할 수도 있다.
예를 들면, 도 11a에 나타내는 바와 같이, MLD법을 이용하여 형성된, 예를 들면, MLD―SiO2로 이루어지는 사이드월 스페이서가 되는 박막(10)을, 기판(1)상에, 막두께(t)가 예를 들면, 2㎚ 내지 10㎚로 남도록 에칭한다. 이에 따라, 박막(10)으로부터, 오프셋 스페이서(10a)와, 이온 주입 보호막(16b)을 함께 얻을 수 있다. 그 후, 도 11b에 나타내는 바와 같이, n형, 또는 p형의 불순물(11)을, 이온 주입 보호막(16b)을 통하여 기판(1) 내에 이온 주입한다.
이와 같이, 이온 주입 보호막을 이용하는 경우, 이온 주입 보호막을, MLD법을 이용하여 형성함으로써, 게이트 전극(3a) 및, 게이트 절연막(2a)의 막질의 열화를 억제할 수 있다.
다음으로, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 사용되는 성막 장치의 일 예를 설명한다.
도 12는, 일 예에 따른 성막 장치를 나타내는 종단면도이고, 도 13은 도 12에 나타내는 성막 장치의 횡단면도이고, 도 14는 가스 공급의 타이밍을 나타내는 타이밍 차트이다. 또한, 도 13에 있어서는, 가열 장치를 생략한다.
성막 장치(100)는, 하단이 개구된 천정이 있는 원통체 형상의 처리 용기(101)를 갖고 있다. 이 처리 용기(101) 전체는, 예를 들면 석영에 의해 형성되어 있어, 이 처리 용기(101) 내의 천정에는, 석영제의 천정판(102)이 형성되어 봉지되어 있다. 또한, 이 처리 용기(101)의 하단 개구부에는, 예를 들면 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(manifold; 103)가 O 링 등의 시일 부재(104)를 통하여 연결되어 있다.
상기 매니폴드(103)는 처리 용기(101)의 하단을 지지하고 있으며, 이 매니폴드(103)의 하방으로부터 피(被)처리체로서 다수매, 예를 들면 50∼100매의 반도체 웨이퍼(반도체 기판)(W)를 다단으로 재치 가능한 석영제의 웨이퍼 보트(105)가 처리 용기(101) 내에 삽입 가능하게 되어 있다. 이 웨이퍼 보트(105)는 3개의 지주(支柱; 106)를 가져(도 13 참조), 지주(106)에 형성된 홈에 의해 다수매의 웨이퍼(W)가 지지되도록 되어 있다.
이 웨이퍼 보트(105)는, 석영제의 보온통(107)을 통하여 테이블(108)상에 올려놓여져 있으며, 이 테이블(108)은, 매니폴드(103)의 하단 개구부를 개폐하는, 예를 들면 스테인리스 스틸제의 덮개부(109)를 관통하는 회전축(110)상에 지지된다.
그리고, 이 회전축(110)의 관통부에는, 예를 들면 자성 유체 시일(111)이 형성되어 있어, 회전축(110)을 기밀하게 시일(seal)하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(109)의 주변부와 매니폴드(103)의 하단부와의 사이에는, 예를 들면 O 링으로 이루어지는 시일 부재(112)가 개설되어 있어, 이에 따라 처리 용기(101) 내의 시일성을 유지하고 있다.
상기의 회전축(110)은, 예를 들면 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 아암(113)의 선단에 부착되어 있으며, 웨이퍼 보트(105) 및 덮개부(109) 등을 일체적으로 승강하여 처리 용기(101) 내에 대하여 삽탈(揷脫)되도록 되어 있다. 또한, 상기 테이블(108)을 상기 덮개부(109)측에 고정하여 설치하여, 웨이퍼 보트(105)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 좋다.
또한, 성막 장치(100)는, 처리 용기(101) 내에 산소 함유 가스를 공급하는 산소 함유 가스 공급 기구(114)와, 처리 용기(101) 내에 Si 소스 가스를 공급하는 Si 소스 가스 공급 기구(115)와, 처리 용기(101) 내에 퍼지(purge) 가스로서 불활성 가스를 공급하는 퍼지 가스 공급 기구(116)를 갖고 있다. 산소 함유 가스의 일 예는 O2 가스, Si 소스 가스의 일 예는 BTBAS(비스터셔리부틸아미노실란), 불활성 가스의 일 예는 N2 가스이다.
산소 함유 가스 공급 기구(114)는, 산소 함유 가스 공급원(117)과, 산소 함유 가스 공급원(117)으로부터 산소 함유 가스를 인도하는 산소 함유 가스 배관(118)과, 이 산소 함유 가스 배관(118)에 접속되어, 매니폴드(103)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 산소 함유 가스 분산 노즐(119)을 갖고 있다. 이 산소 함유 가스 분산 노즐(119)의 수직 부분에는, 복수의 가스 토출공(119a)이 소정의 간격을 두고 형성되어 있어, 각 가스 토출공(119a)으로부터 수평 방향으로 처리 용기(101)를 향하여 대략 균일하게 산소 함유 가스, 예를 들면, O2 가스를 토출할 수 있도록 되어 있다.
또한, Si 소스 가스 공급 기구(115)는, Si 소스 가스 공급원(120)과, 이 Si 소스 가스 공급원(120)으로부터 Si 소스 가스를 인도하는 Si 소스 가스 배관(121)과, 이 Si 소스 가스 배관(121)에 접속되어, 매니폴드(103)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 Si 소스 가스 분산 노즐(122)을 갖고 있다. 여기에서는 Si 소스 가스 분산 노즐(122)은 2개 형성되어 있으며(도 13 참조), 각 Si 소스 가스 분산 노즐(122)에는, 그 길이 방향을 따라서 복수의 가스 토출공(122a)이 소정의 간격을 두고 형성되어 있어, 각 가스 토출공(122a)으로부터 수평 방향으로 처리 용기(101) 내에 대략 균일하게, Si 소스 가스를 토출할 수 있도록 되어 있다. 또한, 이 Si 소스 가스 분산 노즐(122)은 1개만이라도 좋다.
또한, 퍼지 가스 공급 기구(116)는, 퍼지 가스 공급원(123)과, 퍼지 가스 공급원(123)으로부터 퍼지 가스를 인도하는 퍼지 가스 배관(124)과, 이 퍼지 가스 배관(124)에 접속되어, 매니폴드(103)의 측벽을 관통하여 형성된 퍼지 가스 노즐(125)을 갖고 있다.
산소 함유 가스 배관(118), Si 소스 가스 배관(121), 퍼지 가스 배관(124)에는, 각각 개폐 밸브(118a, 121a, 124a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(118b, 121b, 124b)가 형성되어 있어, 산소 함유 가스, Si 소스 가스 및 퍼지 가스를 각각 유량 제어하면서 공급할 수 있도록 되어 있다.
상기 처리 용기(101)의 측벽의 일부에는, 산소 함유 가스의 플라즈마를 형성하는 플라즈마 생성 기구(130)가 형성되어 있다. 이 플라즈마 생성 기구(130)는, 상기 처리 용기(101)의 측벽을 상하 방향을 따라서 소정의 폭으로 깎아냄으로써 상하로 가늘고 길게 형성된 개구(131)를 그 외측으로부터 덮도록 하여 처리 용기(101)의 외벽에 기밀하게 용접된 플라즈마 구획벽(132)을 갖고 있다. 플라즈마 구획벽(132)은, 단면 오목부 형상을 이루어 상하로 가늘고 길게 형성되어, 예를 들면 석영으로 형성되어 있다. 또한, 플라즈마 생성 기구(130)는, 이 플라즈마 구획벽(132)의 양측벽의 외면에 상하 방향을 따라서 서로 대향하도록 하여 배치된 가늘고 긴 한 쌍의 플라즈마 전극(133)과, 이 플라즈마 전극(133)에 급전 라인(134)을 통하여 접속되어 고주파 전력을 공급하는 고주파 전원(135)을 갖고 있다. 그리고, 상기 플라즈마 전극(133)에 고주파 전원(135)으로부터 예를 들면 13.56MHz의 고주파 전압을 인가함으로써 산소 함유 가스의 플라즈마를 발생할 수 있다. 또한, 이 고주파 전압의 주파수는 13.56MHz에 한정되지 않고, 다른 주파수, 예를 들면 400kHz 등을 이용해도 좋다.
상기와 같은 플라즈마 구획벽(132)을 형성함으로써, 처리 용기(101)의 측벽의 일부가 오목부 형상으로 외측으로 움푹 패게 한 상태가 되어, 플라즈마 구획벽(132)의 내부 공간이 처리 용기(101)의 내부 공간에 일체적으로 연통된 상태가 된다. 또한, 개구(131)는, 웨이퍼 보트(105)에 지지되어 있는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성되어 있다.
상기 산소 함유 가스 분산 노즐(119)은, 처리 용기(101) 내를 상방향으로 연장되어 가는 도중에 처리 용기(101)의 반경 방향 외방으로 굴곡되어, 상기 플라즈마 구획벽(132) 내의 가장 안쪽 부분(처리 용기(101)의 중심으로부터 가장 떨어진 부분)을 따라서 상방을 향하여 기립되어 있다. 이 때문에, 고주파 전원(135)이 온되어 양전극(133)간에 고주파 전계가 형성되었을 때에, 산소 함유 가스 분산 노즐(119)의 가스 분사공(119a)으로부터 분사된 산소 가스가 플라즈마화되어 처리 용기(101)의 중심을 향하여 확산하면서 흐른다.
상기 플라즈마 구획벽(132)의 외측에는, 이를 덮도록 하여 예를 들면 석영으로 이루어지는 절연 보호 커버(136)가 부착되어 있다. 또한, 이 절연 보호 커버(136)의 내측 부분에는, 도시하지 않은 냉매 통로가 형성되어 있어, 예를 들면 냉각된 질소 가스를 흘림으로써 상기 플라즈마 전극(133)을 냉각할 수 있도록 되어 있다.
상기 2개의 Si 소스 가스 분산 노즐(122)은, 처리 용기(101)의 내측벽의 상기 개구(131)를 사이에 두는 위치에 기립하여 형성되어 있어, 이 Si 소스 가스 분산 노즐(122)에 형성된 복수의 가스 분사공(122a)으로부터 처리 용기(101)의 중심 방향을 향하여 Si 소스 가스를 토출할 수 있도록 되어 있다.
한편, 처리 용기(101)의 개구(131)의 반대측의 부분에는, 처리 용기(101) 내를 진공 배기하기 위한 배기구(137)가 형성되어 있다. 이 배기구(137)는 처리 용기(101)의 측벽을 상하 방향으로 깎아냄으로써 가늘고 길게 형성되어 있다. 처리 용기(101)의 이 배기구(137)에 대응하는 부분에는, 배기구(137)를 덮도록 단면 コ 형상으로 성형된 배기구 커버 부재(138)가 용접에 의해 부착되어 있다. 이 배기구 커버 부재(138)는, 처리 용기(101)의 측벽을 따라서 상방으로 연장되어 있어, 처리 용기(101)의 상방으로 가스 출구(139)를 규정하고 있다. 그리고, 이 가스 출구(139)로부터 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 진공 흡인된다. 그리고, 이 처리 용기(101)의 외주를 둘러싸도록 하여 이 처리 용기(101) 및 그 내부의 웨이퍼(W)를 가열하는 통체 형상의 가열 장치(140)가 형성되어 있다.
성막 장치(100)의 각 구성부의 제어, 예를 들면 밸브(118a, 121a, 124a)의 개폐에 의한 각 가스 공급·정지, 매스 플로우 컨트롤러(118b, 121b, 124b)에 의한 가스 유량의 제어 및, 고주파 전원(135)의 온·오프 제어, 가열 장치(140)의 제어 등은, 예를 들면 마이크로 프로세서(컴퓨터)로 이루어지는 컨트롤러(150)에 의해 행해진다. 컨트롤러(150)에는, 공정 관리자가 성막 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 성막 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(151)가 접속되어 있다.
또한, 컨트롤러(150)에는, 성막 장치(100)에서 실행되는 각종 처리를 컨트롤러(150)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 성막 장치(100)의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 레시피(recipe)가 격납된 기억부(152)가 접속되어 있다. 레시피는 기억부(152) 안의 기억 매체에 기억되어 있다. 기억 매체는, 하드 디스크나 반도체 메모리라도 좋고, CD―ROM, DVD, 플래시 메모리 등의 가반성(portable)의 것이라도 좋다. 또한, 다른 장치로부터, 예를 들면 전용 회선을 통하여 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 유저 인터페이스(151)로부터의 지시 등으로 임의의 레시피를 기억부(152)로부터 불러내어 컨트롤러(150)에 실행시킴으로써, 컨트롤러(150)의 제어하에서, 성막 장치(100)에서의 소망하는 처리가 행해진다.
다음으로, 이상과 같이 구성된 성막 장치를 이용하여 행해지는 본 실시 형태에 따른 SiO2막의 성막 방법에 대해서 도 14를 참조하여 설명한다.
우선, 상온에 있어서, 예를 들면 50∼100매의 반도체 웨이퍼(W)가 탑재된 상태의 웨이퍼 보트(105)를 미리 소정의 온도로 제어된 처리 용기(101) 내에 그 하방으로부터 상승시킴으로써 로드하고, 덮개부(109)에서 매니폴드(103)의 하단 개구부를 닫음으로써 처리 용기(101) 내를 밀폐 공간으로 한다. 반도체 웨이퍼(W)로서는, 직경 300mm의 것이 예시된다.
그리고 처리 용기(101) 내를 진공 흡인하여 소정의 프로세스 압력으로 유지함과 함께, 가열 장치(140)에 대한 공급 전력을 제어하고, 웨이퍼 온도를 상승시켜 프로세스 온도로 유지하여, 웨이퍼 보트(105)를 회전시킨 상태에서 성막 처리를 개시한다.
이때의 성막 처리는, 도 14에 나타내는 바와 같이, Si 소스 가스, 예를 들면, 1분자 내에 2개의 아미노기를 갖는 아미노실란가스, 예를 들면 BTBAS를 흘려 Si 소스를 흡착시키는 공정 S1과, 산소 함유 가스를 여기시켜 형성된 산소 라디칼을 처리 용기(101)에 공급하여 Si 소스 가스를 산화시키는 공정 S2를 번갈아 반복하고, 이들 사이에서 처리 용기(101) 내로부터 처리 용기(101) 내에 잔류하는 가스를 제거하는 공정 S3을 실시한다.
구체적으로는, 공정 S1에 있어서는, Si 소스 가스 공급 기구(115)의 Si 소스 가스 공급원(120)으로부터 Si 소스 가스로서 1분자 내에 2개의 아미노기를 갖는 아미노실란가스, 예를 들면 BTBAS를 Si 소스 가스 배관(121) 및 Si 소스 가스 분산 노즐(122)을 통하여 가스 토출공(122a)으로부터 처리 용기(101) 내에 T1의 기간 공급한다. 이에 따라, 반도체 웨이퍼상에 Si 소스를 흡착시킨다. 이때의 기간(T1)은 1 내지 180sec가 예시된다. 또한, Si 소스 가스의 유량은 1 내지 1000mL/min(sccm)이 예시된다. 또한, 이때의 처리 용기(101) 내의 압력은 13.3∼1333Pa(0.1∼10Torr)이 예시된다.
이 경우에, Si 소스 가스로서 이용하는 1분자 내에 2개의 아미노기를 갖는 아미노실란가스로서는, 상기 BTBAS 외에, BDEAS(비스디에틸아미노실란), BDMAS(비스디메틸아미노실란)를 들 수 있다. 이들은 1분자당 아미노기의 수가 2개로 적기 때문에 구조적으로 아미노기의 수가 3개인 아미노실란가스보다도 Si의 흡착 반응의 장해(구조 장해)가 되기 어렵다. 또한, 1분자 내에 2개의 아미노기를 갖는 아미노실란가스는, 1분자당 아미노기의 수가 1개인 것보다도 안정성이 높아, 그 중에서도 상기 BTBAS가 가장 바람직하다.
공정 S2의 산소 라디칼을 공급하는 공정에 있어서는, 산소 함유 가스 공급 기구(114)의 산소 함유 가스 공급원(117)으로부터 산소 함유 가스로서, 예를 들면 O2 가스를 산소 함유 가스 배관(118) 및 산소 함유 가스 분산 노즐(119)을 통하여 가스 토출공(119a)으로부터 토출하고, 이때, 플라즈마 생성 기구(130)의 고주파 전원(135)을 온으로 하여 고주파 전계를 형성하여, 이 고주파 전계에 의해 산소 함유 가스, 예를 들면 O2 가스를 플라즈마화한다. 그리고, 이와 같이 플라즈마화된 산소 함유 가스가 처리 용기(101) 내에 공급된다. 이에 따라, 반도체 웨이퍼(W)에 흡착된 Si 소스가 산화되어 SiO2가 형성된다. 이 처리 기간(T2)은 1 내지 300sec의 범위가 예시된다. 또한, 산소 함유 가스의 유량은 반도체 웨이퍼(W)의 탑재 매수에 따라서도 상이하지만, 100 내지 20000mL/min(sccm)이 예시된다. 또한, 고주파 전원(35)의 주파수는 13.56MHz가 예시되고, 파워로서는 5∼1000W가 채용된다. 또한, 이때의 처리 용기(101) 내의 압력은 13.3∼1333Pa(0.1∼10Torr)이 예시된다.
이 경우에, 산소 함유 가스로서는, O2 가스 외에, NO 가스, N2O 가스, H2O 가스, O3 가스를 들 수 있고, 이들을 고주파 전계에 의해 플라즈마화하여 산화제로서 이용한다. 산화제로서는 산소 라디칼이면 산소 함유 가스의 플라즈마에 한하지 않지만, 산소 함유 가스의 플라즈마를 형성하는 것이 바람직하며, 그 중에서도 O2 플라즈마가 바람직하다. 산화제로서 산소 라디칼, 특히 산소 함유 가스의 플라즈마를 이용함으로써, SiO2막의 성막이 300℃ 이하, 나아가서는 100℃ 이하, 이상적으로는 실온에서도 성막이 가능하다.
또한, 공정 S1과 공정 S2와의 사이에 행해지는 공정 S3은, 공정 S1의 후 또는 공정 S2의 후에 처리 용기(101) 내에 잔류하는 가스를 제거하여 다음 공정에 있어서 소망하는 반응을 발생시키는 공정으로, 처리 용기(101) 내를 진공 배기하면서 퍼지 가스 공급 기구(116)의 퍼지 가스 공급원(123)으로부터 퍼지 가스 배관(124) 및 퍼지 가스 노즐(125)을 통하여 퍼지 가스로서 불활성 가스, 예를 들면 N2 가스를 공급함으로써 행해진다. 이 공정 S3의 기간(T3)으로서는 1∼60sec가 예시된다. 또한, 퍼지 가스 유량으로서는 50∼20000mL/min(sccm)이 예시된다.
또한, 이 공정 S3은 처리 용기(101) 내에 잔류하고 있는 가스를 제거할 수 있으면, 퍼지 가스를 공급하지 않고 모든 가스 공급을 정지한 상태에서 진공 흡인을 계속하여 행하도록 해도 좋다. 단, 퍼지 가스를 공급함으로써, 단시간에 처리 용기(101) 내의 잔류 가스를 제거할 수 있다. 또한, 이때의 처리 용기(101) 내의 압력은 13.3∼1333Pa(0.1∼10Torr)이 예시된다.
이와 같이 하여, 사이에 처리 용기(101) 내로부터 가스를 제거하는 공정 S3을 사이에 두고 번갈아 간헐적으로 Si 소스 가스와 산소 라디칼로서의 산소 함유 플라즈마를 반복 공급함으로써, SiO2막의 얇은 막을 한층씩 반복 적층하여 소정의 두께로 할 수 있다.
또한, 상기 실시 형태에 따른 SiO2막의 성막 방법에 대해서 변형예를, 도 15를 참조하여 설명한다.
상기 실시 형태에 있어서는, Si 소스 가스와 산소 라디칼을 완전히 번갈아 공급했지만, Si 소스 가스를 공급할 때에, 산소 라디칼을 공급하는 공정 S4와, 처리 용기(101) 내에 잔류하는 가스를 제거하는 공정 S5를 번갈아 반복 실시하도록 해도 좋다.
상기와 같이 본질적으로 저온 성막이 가능하며 양호한 막질이 얻어지는 ALD법, MLD법을 전제로 하여, Si 소스로서 반응성이 높아 구조 장해가 발생하기 어려운 BTBAS로 대표되는 1분자 중에 2개의 아미노기를 갖는 아미노실란을 이용하여, 산화 처리에 있어서 반응이 온도를 상승시키지 않고 진행되는 O2 가스 플라즈마와 같은 산소 라디칼을 이용하기 때문에, 양호한 막질의 SiO2막을 100℃ 이하, 나아가서는 실온과 같은 저온에서 그리고 높은 성막 레이트로 성막할 수 있다.
상기 실시 형태에서는, 원리적으로 100℃ 이하와 같은 극저온에서 성막할 수 있지만, 그보다도 높은 온도라도 성막이 가능하다. 단, 성막 온도가 상승함에 따라 막두께 불균일이 커져, 300℃를 넘으면 막두께 불균일이 무시할 수 없게 될 우려가 있기 때문에 성막 온도는 300℃ 이하인 것이 바람직하다. 보다 바람직한 ALD, 또는 MLD 실리콘 산화막의 성막 온도의 범위로서는, 성막 온도 180℃ 내지 250℃의 범위를 들 수 있다.
이상, 일 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 금속막이나 High―k막의 막질의 열화를 억제할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
1 : 반도체 기판
2 : High―k막
3 : 금속막
4 : 반사 방지막(BARC)
5 : 희생막
6, 7, 10 : MLD 실리콘 산화막(MLD―SiO2)
6a : 사이드월막
7a : 오프셋 스페이서
10a : 사이드월 스페이서
15a, 15b, 16a, 16b : 이온 주입 보호막

Claims (24)

  1. 기판 상에, 제1 박막을 형성하는 공정과,
    상기 제1 박막 상에, 상기 제1 박막과는 상이한 제2 박막을 형성하는 공정과,
    상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과,
    상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과,
    실리콘 함유 프리커서(precursor), 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여, 상기 희생막 패턴에 실리콘 산화막을 피복하는 공정과,
    상기 실리콘 산화막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과,
    상기 희생막을 제거하는 공정과,
    상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정
    을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 가공된 제1 박막은 고(高)유전율 유전체 게이트, 상기 가공된 제2 박막은 메탈 게이트 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은,
    상기 실리콘 함유 프리커서를 상기 기판에 공급하여 흡착층을 형성하는 단계와,
    산소 함유 가스의 라디칼(radical)을 상기 기판에 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 단계와,
    상기 흡착층을 형성하는 단계와, 상기 실리콘 산화막을 형성하는 단계를, 소망하는 실리콘 산화막의 막두께가 되기까지 복수회 반복하는 것을 갖는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘 함유 프리커서는, BTBAS(비스터셔리부틸아미노실란)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는 상기 산소 함유 가스는, 산소, 산화 질소, 일산화 이질소로 이루어지는 그룹으로부터 선택되는, 또는 조합되는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는, 상기 기판에 산소 라디칼을 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은, 180℃ 내지 250℃의 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은 애스펙트비(比) 3 이상의 단차를 피복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 기판 상에, 제1 박막을 형성하는 공정과,
    상기 제1 박막 상에, 상기 제1 박막과는 상이한 제2 박막을 형성하는 공정과,
    상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과,
    상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과,
    상기 희생막 패턴에, 상기 희생막과는 상이한 막으로 이루어지는 제3 박막을 피복시키는 공정과,
    상기 제3 박막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과,
    상기 희생막을 제거하는 공정과,
    상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정과,
    상기 가공된 제1 박막 및 상기 가공된 제2 박막에, 실리콘 함유 프리커서, 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여 퇴적되는 실리콘 산화막으로 피복하는 공정과,
    상기 실리콘 산화막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 실리콘 산화막 패턴을 형성하는 공정과,
    상기 실리콘 산화막 패턴을 오프셋 스페이서로서 이용하여 상기 기판에 불순물을 도입하는 공정
    을 갖는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 가공된 제1 박막은 고유전율 유전체 게이트, 상기 가공된 제2 박막은 메탈 게이트 전극, 제3 박막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은,
    상기 실리콘 함유 프리커서를 상기 기판에 공급하여 흡착층을 형성하는 단계와,
    상기 산소 함유 가스의 라디칼을 상기 기판에 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 단계와,
    상기 흡착층을 형성하는 단계와, 상기 실리콘 산화막을 형성하는 단계를, 소망하는 실리콘 산화막의 막두께가 되기까지 복수회 반복하는 것을 갖는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 실리콘 함유 프리커서는 BTBAS(비스터셜리부틸아미노실란)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는 상기 산소 함유 가스는, 산소, 산화 질소, 일산화 이질소로 이루어지는 그룹으로부터 선택되는, 또는 조합되는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는, 상기 기판에 산소 라디칼을 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은, 180℃ 내지 250℃의 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은, 애스펙트비 3 이상의 단차를 피복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에, 제1 박막을 형성하는 공정과,
    상기 제1 박막 상에, 상기 제1 박막과는 상이한 막으로 이루어지는 제2 박막을 형성하는 공정과,
    상기 제2 박막 상에, 상기 제2 박막과는 상이한 막으로 이루어지는 희생막을 형성하는 공정과,
    상기 희생막을 에칭에 의해 소망하는 간격을 갖는 패턴으로 가공하여, 희생막 패턴을 형성하는 공정과,
    상기 희생막 패턴에, 상기 희생막과는 상이한 막으로 이루어지는 제3 박막을 피복시키는 공정과,
    상기 제3 박막을 에칭에 의해 상기 희생막의 측벽상에 측벽 스페이서를 형성하는 공정과,
    상기 희생막을 제거하는 공정과,
    상기 측벽 스페이서를 마스크로서 이용하여 상기 제1 박막 및 상기 제2 박막을 가공하는 공정과,
    상기 가공된 제1 박막 및 상기 가공된 제2 박막을, 실리콘 함유 프리커서, 산소 함유 가스를 상기 기판 상에 간헐적으로 공급하여 퇴적되는 실리콘 산화막으로 피복하는 공정과,
    상기 실리콘 산화막을 보호막으로서 이용하여 상기 실리콘 산화막상으로부터 이온 임플랜테이션법으로, 상기 기판의 표면상에 불순물을 도입하는 공정
    을 갖는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 가공된 제1 박막은 고유전율 유전체 게이트, 상기 가공된 제2 박막은 메탈 게이트 전극, 제3 박막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은,
    상기 실리콘 함유 프리커서를 상기 기판에 공급하여 흡착층을 형성하는 단계와,
    상기 산소 함유 가스의 라디칼을 상기 기판에 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 단계와,
    상기 흡착층을 형성하는 단계와, 상기 실리콘 산화막을 형성하는 단계를, 소망하는 실리콘 산화막의 막두께가 되기까지 복수회 반복하는 것을 갖는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 실리콘 함유 프리커서는 BTBAS(비스터셔리부틸아미노실란)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는 상기 산소 함유 가스는, 산소, 산화 질소, 일산화 이질소로 이루어지는 그룹으로부터 선택되는, 또는 조합되는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 실리콘 산화막을 형성하는 단계에서는, 상기 기판에 산소 라디칼을 공급하여 상기 흡착층과 반응시켜, 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은, 180℃ 내지 250℃의 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 실리콘 산화막을 피복하는 공정은, 애스펙트비 3 이상의 단차를 피복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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