KR20160087533A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20160087533A
KR20160087533A KR1020150006589A KR20150006589A KR20160087533A KR 20160087533 A KR20160087533 A KR 20160087533A KR 1020150006589 A KR1020150006589 A KR 1020150006589A KR 20150006589 A KR20150006589 A KR 20150006589A KR 20160087533 A KR20160087533 A KR 20160087533A
Authority
KR
South Korea
Prior art keywords
film
mask
patterns
pattern
sacrificial
Prior art date
Application number
KR1020150006589A
Other languages
English (en)
Other versions
KR102327667B1 (ko
Inventor
김은정
권성운
김용관
황유상
서영식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150006589A priority Critical patent/KR102327667B1/ko
Publication of KR20160087533A publication Critical patent/KR20160087533A/ko
Application granted granted Critical
Publication of KR102327667B1 publication Critical patent/KR102327667B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

반도체 소자의 패턴 형성 방법으로, 식각 대상막 상에 희생막 패턴들을 형성하고, 상기 희생막 패턴들의 양 측벽 상에 스페이서 형상의 예비 마스크 패턴들을 형성하고, 상기 예비 마스크 패턴들 사이의 갭 부위를 채우도록 매립막을 형성한다. 상기 예비 마스크 패턴들의 상부면을 일부 에치백하여, 상기 예비 마스크 패턴들을 마스크 패턴들로 변환하고, 상기 마스크 패턴은 상기 제1 방향과 수직한 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 갖도록 한다. 이 후, 상기 희생막 패턴들 및 매립막을 제거하고, 상기 마스크 패턴들을 이용하여 상기 식각 대상막을 식각하여 패턴들을 형성한다. 상기 마스크 패턴이 대칭되는 형상을 갖기 때문에, 상기 마스크 패턴을 이용하여 형성된 상기 패턴의 선폭 산포가 감소될 수 있다.

Description

반도체 소자의 제조 방법 {METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 미세 패턴을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화되면서 수 내지 수십 ㎚수준의 폭을 갖는 미세 패턴 형성이 요구되고 있다. 이에 따라, 다양한 패턴 형성 방법이 개발되고 있다.
본 발명의 일 과제는 산포가 개선되는 패턴들을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 식각 대상막 상에 제1 방향으로 연장되는 라인 형상의 희생막 패턴들을 형성하고, 상기 희생막 패턴들의 양 측벽 상에 스페이서 형상의 예비 마스크 패턴들을 형성하고, 상기 예비 마스크 패턴들 사이의 갭 부위를 채우도록 매립막을 형성하고, 상기 예비 마스크 패턴들의 상부면을 일부 에치백하여, 상기 예비 마스크 패턴들을 마스크 패턴들로 변환하고, 상기 마스크 패턴은 상기 제1 방향과 수직한 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 갖도록 하고, 상기 희생막 패턴들 및 매립막을 제거하고, 그리고 상기 마스크 패턴들을 이용하여 상기 식각 대상막을 식각하여 패턴들을 형성한다.
예시적인 실시예들에 있어서, 상기 각각의 희생막 패턴들 상에 상부 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 마스크 패턴들의 상부면의 일부를 에치백하는 공정에서, 상기 상부 마스크 패턴은 모두 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴들 및 매립막은 동일한 물질로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴들 및 매립막은 탄소 함유막 또는 폴리실리콘막으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 마스크 패턴들을 형성하는 것은, 상기 희생막 패턴들 및 식각 대상막 상에 컨포멀하게 마스크막을 형성하고, 상기 마스크막을 이방성 식각하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴들은 상기 패턴들의 목표 이격 거리인 제1 거리와 동일한 폭을 갖고, 상기 제1 희생막 패턴들 사이의 이격 거리는 상기 패턴들의 목표 선폭인 제1 선폭의 2배와 상기 제1 거리의 합과 동일하게 되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 마스크 패턴들은 상기 제1 폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴들은 상기 패턴들의 목표 이격 거리인 제1 거리보다 넓은 폭을 갖고, 상기 포토레지스트 패턴들의 이격 거리는 상기 패턴들의 목표 선폭인 제1 선폭의 약 2배와 상기 제1 거리를 합한 것보다 더 작은 거리를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 마스크 패턴들은 상기 제1 폭보다 좁은 폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 마스크 패턴들 사이의 이격 거리는 상기 제1 거리보다 넓게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴들 및 매립막을 제거하고 난 후, 상기 마스크 패턴의 양 측벽에 추가 마스크 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 추가 마스크 패턴은 상기 마스크 패턴 및 상기 마스크 패턴의 양 측벽에 형성된 추가 마스크 패턴을 포함하는 마스크 구조물의 폭이 상기 제1 폭과 동일하게 되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 추가 마스크 패턴을 형성하는 것은, 상기 마스크 패턴 및 상기 식각 대상막 상에 컨포멀하게 추가 마스크막을 형성하고, 상기 추가 마스크막을 이방성 식각하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 추가 마스크막은 원자층 적층법으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막 상에 하부 마스크막을 형성하는 것을 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 식각 대상막 상에 제1 방향으로 연장되는 라인 형상의 희생막 패턴들을 형성하고, 상기 희생막 패턴들 및 식각 대상막 상에 컨포멀하게 마스크막을 형성하고, 상기 마스크막 사이의 갭 부위를 채우도록 매립막을 형성하고, 상기 희생막 패턴 상부면이 노출되도록 상기 마스크막의 상부면을 에치백하여, 제1 라인, 제2 라인 및 상기 제1 및 제2 라인의 하부를 연결하는 연결부를 포함하는 마스크 패턴들을 형성하고, 상기 희생막 패턴들 및 매립막을 제거하고, 그리고 상기 마스크 패턴의 연결부를 이방성 식각하고, 그 하부의 식각 대상막을 식각하여 패턴들을 형성한다.
예시적인 실시예들에 있어서, 상기 각각의 희생막 패턴들 상에 상부 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 마스크막의 상부면을 에치백하는 공정에서, 상기 상부 마스크 패턴은 모두 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 대상막 상에 하부 마스크막을 형성하는 것을 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 식각 대상막 상에 제1 희생막 및 제1 마스크막을 형성하고, 상기 제1 마스크막 상에 제1 방향으로 연장되는 제2 희생막 패턴들을 형성하고, 상기 제2 희생막 패턴들의 양 측벽 상에 스페이서 형상의 제2 예비 마스크들을 형성하고, 상기 제2 예비 마스크 패턴들 사이의 갭 부위를 채우도록 제1 매립막을 형성하고, 상기 제2 예비 마스크 패턴들의 상부면을 일부 에치백하여, 상기 제2마스크들을 형성하고, 상기 제2 희생막 패턴들 및 제1 매립막을 제거하고, 상기 제2 마스크 패턴들을 이용하여 상기 제1 마스크막을 식각하여 제1 마스크들을 형성하고, 상기 제1 마스크들 사이의 갭을 매립하는 제3 희생막을 형성하고, 상기 제1 마스크들 및 제3 희생막 상에 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 마스크들을 형성하고, 상기 제1 및 제2 마스크들 사이의 제1 및 제3 희생막을 식각하여 홀들을 포함하는 희생 마스크 패턴을 형성하고, 그리고 상기 희생 마스크 패턴을 이용하여 상기 식각 대상막을 식각하여 홀들을 포함하는 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 식각 대상막 상에 하부 마스크막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크 패턴을 형성하는 것은, 상기 제1 마스크들 및 제3 희생막 상에 제2 마스크막을 형성하고, 상기 제2 마스크막 상에 상기 제2 방향으로 연장되는 제4 희생막 패턴을 형성하고, 상기 제4 희생막 패턴의 양 측에 제2 예비 마스크 패턴들을 형성하고, 상기 제2 예비 마스크 패턴들 사이의 갭 부위를 채우도록 제2 매립막을 형성하고, 상기 제2 예비 마스크 패턴들의 상부면을 일부 에치백하여, 상기 제2 예비 마스크 패턴들을 제2 마스크 패턴들로 변환하고, 그리고, 상기 제4 희생막 패턴들 및 제2 매립막을 제거하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각각의 제2 희생막 패턴들 상에 상부 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 예비 마스크 패턴들의 상부면을 에치백하는 공정에서, 상기 상부 마스크 패턴은 모두 제거될 수 있다.
본 발명에 의하면, 패턴들을 형성하기 위한 식각 마스크로 제공되는 마스크 패턴들은 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 가질 수 있다. 또한, 상기 마스크 패턴들 사이에 노출되는 하부막들의 상부면의 높이 차이가 감소된다. 따라서, 상기 마스크 패턴들을 사용하여 상기 하부막들을 식각하여 형성된 상기 각 패턴들은 임계 치수가 매우 균일하며, 상기 임계 치수의 산포가 매우 작다. 그러므로, 상기 패턴들을 포함하는 고집적도를 갖는 반도체 소자를 제조할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 21 내지 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 28 내지 도 36은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100) 상에 식각 대상막(102)을 형성한다. 상기 식각 대상막(102) 상에, 하부 마스크막(104), 희생막(106), 상부 마스크막(108)을 형성한다. 상기 상부 마스크막(108) 상에 사진 공정을 수행하여 포토레지스트 패턴들(110)을 형성한다.
예시적인 실시예에서, 식각하는 대상이 기판(100)일 수 있으며, 이 경우에는 상기 식각 대상막(102)은 형성되지 않을 수 있다.
기판(100)은 예를 들면, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다.
상기 식각 대상막(102)은 포토리소그라피 공정을 통해 패턴으로 변환되는 층을 의미할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 대상막(102)은 실리콘 산화물과 같은 절연 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 대상막(102)은 금속, 금속 질화물, 금속 실리사이드, 금속 실리사이드 질화막과 같은 도전 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 식각 대상막(102)은 폴리실리콘과 같은 반도체 물질을 포함하도록 형성될 수 있다.
상기 식각 대상막(102)은 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(physical vapor deposition: PVD) 공정 들 중 적어도 하나의 공정을 통해 형성될 수 있다.
상기 하부 마스크막(104)은 상기 식각 대상막(102)을 식각하기에 적합한 물질로 형성될 수 있다. 즉, 상기 하부 마스크막(104)은 상기 식각 대상막과 식각 선택비를 갖는 물질로 형성될 수 있다. 그러므로, 상기 하부 마스크막(104)은 상기 식각 대상막(102)에 따라 다른 물질로 형성될 수 있다.
일 예로, 상기 하부 마스크막(104)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 이 경우, 상기 하부 마스크막(104)은 반사 방지막으로도 사용될 수 있다. 다른 예로, 상기 하부 마스크막(104)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에서, 상기 하부 마스크막(104)은 형성되지 않을 수도 있다.
상기 희생막(106)은 식각에 사용되는 마스크 패턴을 형성하기 위한 몰드막으로 제공되며, 후속 공정에서 모두 제거될 수 있다. 따라서, 상기 희생막(106)은 상기 마스크 패턴으로 제공되는 물질과 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막(106)은 선택적으로 용이하게 제거될 수 있는 물질로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막(106)은 비정질 탄소막(ACL,amorphous carbon layer) 또는 탄소함유막을 포함할 수 있다. 구체적으로, 스핀 코팅 (spin coating) 공정을 통해 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물층을 형성한다. 이 후, 베이크 공정을 수행하여 상기 희생막을 형성할 수 있다. 상기 ACL 또는 탄소 함유막은 통상적으로 스핀 온 탄소 하드 마스크(SOH, spin on hard mask)막 이라 한다.
다른 예로, 상기 희생막(106)은 폴리실리콘막으로 형성할 수 있다. 상기 폴리실리콘막은 예를들면 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 상부 마스크막(108)은 상기 희생막(106)을 식각하기에 적합한 물질로 형성될 수 있다. 즉, 상기 상부 마스크막(108)은 상기 희생막과 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 상기 상부 마스크막(108)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 이 경우, 상기 상부 마스크막(108)은 반사 방지막으로도 사용될 수 있다.
상기 포토레지스트 패턴들(110)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다. 상기 포토레지스트 패턴들(110)은 최종 패턴들의 목표 이격 거리인 제1 거리(D1)와 동일한 선폭을 갖도록 형성될 수 있다. 또한, 상기 포토레지스트 패턴들(110)의 이격 거리는 상기 최종 패턴의 목표 선폭인 제1 폭의 약 2배와 상기 제1 거리(D1)를 합한 것과 동일한 제2 거리(D2)가 되도록 형성될 수 있다. 예를들어, 상기 제1 거리(D1)와 상기 제1 폭이 동일한 경우, 상기 제2 거리(D2)는 상기 제1 폭의 약 3배가 되도록 형성될 수 있다.
상기 포토레지스트 패턴들(110)을 형성하기 위하여, 포토레지스트를 코팅하고 경화하여 포토레지스트막을 형성한다. 상기 포토레지스트막 상에 노광 및 현상 공정을 수행하여 상기 포토레지스트 패턴들(110)을 형성할 수 있다. 상기 노광 공정에 사용되는 광원은 특별히 제한되는 것은 아니나, 예를 들면 ArF, KrF, 전자빔, I-line, 극자외선(EUV) 광원 등을 포함할 수 있다.
도 2를 참조하면, 상기 포토레지스트 패턴들(110)을 식각 마스크로 사용하여 상기 상부 마스크막을 이방성 식각하여 상부 마스크 패턴들(108a)을 형성한다. 상기 공정을 수행하면, 상기 포토레지스트 패턴들(110)이 대부분 제거될 수 있다. 상기 상부 마스크 패턴들(108a)을 식각 마스크로 이용하여 상기 희생막(106)을 이방성 식각하여 희생막 패턴들(106a)을 각각 형성한다. 상기 각각의 희생막 패턴들(106a) 상에는 상기 상부 마스크 패턴(108a)이 남아있을 수 있다.
상기 희생막 패턴들(106a)은 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다. 상기 희생막 패턴들(106a)의 선폭은 상기 제1 거리(D1)와 동일할 수 있고, 상기 희생막 패턴들(106a)의 이격 거리는 상기 제2 거리(D2)를 가질 수 있다.
도 3을 참조하면, 상기 희생막 패턴들(106a), 상부 마스크 패턴들(108a) 및 하부 마스크막(104) 표면을 따라 컨포멀하게 마스크막(112)을 형성한다. 상기 마스크막(112)이 균일한 두께를 갖도록 형성하더라도, 상기 상부 마스크 패턴(108a)상부면의 모서리 부위에서 상기 마스크막(112)은 곡률을 가질 수 있다. 예를들어, 상기 상부 마스크 패턴(108a)상부면의 모서리 부위에서 상기 마스크막(112)의 곡률 반경은 상기 마스크막의 두께일 수 있다.
상기 마스크막(112)은 원자층 증착 공정 또는 화학 기상 증착 공정을 통해 형성할 수 있다. 수 내지 수십 ㎚수준의 초미세 패턴을 형성하기 위해서, 상기 마스크막(112)은 원자층 증착 공정을 통해 형성하는 것이 바람직하다.
예시적인 실시예들에 있어서, 상기 마스크막(112)은 후속 공정을 통해 상기 하부 마스크막(104)을 식각하기 위한 마스크 패턴으로 제공될 수 있다. 따라서, 상기 마스크막(112)은 상기 하부 마스크막(104)과 식각 선택비를 갖는 물질로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 마스크막(104)이 형성되지 않는 경우, 상기 마스크막(112)은 식각 대상막(102)을 식각하기 위한 마스크 패턴으로 제공될 수 있다. 이 경우, 상기 마스크막(112)은 상기 식각 대상막(102)과 식각 선택비를 갖는 물질로 형성될 수 있다.
예시적인 실시예에서, 상기 마스크막(112)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 상기 원자층 증착 공정을 통해 수 내지 수수십 ㎚수준의 얇은 두께로 매우 균일하게 형성될 수 있으므로, 상기 마스크막(112)으로 사용하기에 적합할 수 있다.
상기 마스크막(112)은 상기 제1 폭(W1)과 동일한 두께를 갖도록 형성될 수 있다. 따라서, 상기 희생막 패턴들(106a)의 측벽에 형성되는 마스크막(112)은 상기 제1 폭(W1)을 가질 수 있다. 또한, 상기 희생막 패턴들(106a)의 측벽에 형성되는 마스크막들(112) 사이의 갭 부위는 상기 제1 거리(D1)를 가질 수 있다.
도 4를 참조하면, 상기 하부 마스크막(104)이 노출되도록 상기 마스크막(112)을 이방성 식각하여, 상기 희생막 패턴들(106a)의 측벽 상에 스페이서 형상의 예비 마스크 패턴(112a)을 형성한다.
상기 상부 마스크 패턴(108a)상부면의 모서리 부위에 형성되는 마스크(112)막이 곡률을 가지기 때문에, 상기 이웃하는 예비 마스크 패턴들은 동일한 형상을 갖지 않을 수 있다.
상기 예비 마스크 패턴(112a)은 상기 제1 방향과 수직한 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인(L1)을 기준으로 비대칭인 형상을 갖는다. 즉, 상기 예비 마스크 패턴(112a)은 상기 희생막 패턴들(106a) 측벽과 접촉되는 쪽의 상부면은 상대적으로 높이가 높고, 상기 희생막 패턴들(106a)의 측벽과 멀어질수록 상부면의 높이가 낮아질 수 있다.
상기 예비 마스크 패턴(112a)을 형성한 이 후에도, 상기 각각의 희생막 패턴들(106a) 상에는 상기 상부 마스크 패턴들(108a)이 남아있을 수 있다.
도 5를 참조하면, 상기 예비 마스크 패턴(112a) 사이의 갭 부위를 채우도록 매립막(도시안됨)을 형성한다.
예시적인 실시예에서, 상기 매립막은 상기 희생막 패턴(106a)과 동일한 물질을 사용하여 형성할 수 있다. 일 예로, 상기 매립막은 ACL (amorphous carbon layer) 또는 탄소 함유막을 포함할 수 있다. 이 경우, 상기 매립막은 스핀 코팅 공정을 통해 형성할 수 있다. 다른 예로, 상기 매립막은 폴리실리콘막으로 형성할 수 있다. 이 경우, 상기 매립막은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 상부 마스크 패턴(108a)이 노출되도록 매립막을 에치백하여 상기 예비 마스크 패턴(112a) 사이의 갭 부위에 매립막 패턴(114)을 형성한다.
도 6을 참조하면, 상기 상부 마스크 패턴(108a)이 완전하게 제거되도록 상기 상부 마스크 패턴(108a)을 에치백한다. 또한, 상기 예비 마스크 패턴(112a)의 상부를 에치백하여 마스크 패턴(112b)을 형성한다. 상기 마스크 패턴들(112b)은 실질적으로 동일한 형상을 가질 수 있다. 상기 에치백 공정에서, 상기 희생막 패턴(106a) 및 매립막 패턴(114)도 일부 두께만큼 식각될 수 있다.
상기 마스크 패턴(112b)은 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인(L1)을 기준으로 대칭되는 형상을 가질 수 있다. 예시적인 실시예에 있어서, 상기 마스크 패턴(112b)은 상부면의 높이가 실질적으로 동일할 수 있다.
다른 예로, 도시하지는 않았지만, 상기 마스크 패턴(112b)은 제2 방향의 중심 부위의 상부면 높이가 높고, 상기 마스크 패턴(112b)의 양 측벽으로 갈수록 상부면 높이가 낮아지는 형상을 가질 수도 있다.
만약, 상기 마스크 패턴이 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 비대칭인 형상을 가지면, 상기 마스크 패턴을 식각 마스크로 사용하여 형성되는 패턴들은 불균일한 측벽면을 가질 수 있어서 선폭의 편차가 크게 발생될 수 있다. 그러나, 본 발명의 일 실시예에서, 상기 마스크 패턴(112b)은 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭인 형상을 가지므로, 상기 마스크 패턴(112b)을 사용하여 형성되는 패턴들의 선폭의 편차가 감소될 수 있다.
또한, 상기 에치백 공정을 통해 상부 마스크 패턴(108a)을 제거할 때, 상기 하부 마스크막(104)은 상기 희생막 패턴(106a), 매립막 패턴(114) 및 예비 마스크 패턴(112a)에 의해 모두 덮혀있다. 따라서, 상기 상부 마스크 패턴(108a)을 제거하는 동안 상기 하부 마스크막(104)의 표면은 손상되거나 식각되지 않을 수 있다.
만약, 상기 하부 마스크막의 표면이 부분적으로 손상되거나 식각되면, 상기 하부 마스크막은 상기 손상된 부위와 나머지 부위의 상부면의 높이 차이가 발생된다. 따라서, 후속 식각 공정을 통해 형성되는 최종 패턴들은 높이 차이 및 선폭 편차가 발생될 수 있다. 그러나, 본 발명의 일 실시예에서는, 상기 에치백 공정에서 상기 하부 마스크막(104)의 표면이 손상되지 않기 때문에, 상기 최종 패턴들의 높이 차이 및 선폭 편차가 감소될 수 있다.
도 7을 참조하면, 상기 희생막 패턴(106a) 및 매립막 패턴(114)을 제거한다. 따라서, 상기 하부 마스크막(104) 상에는 상기 제1 폭(W1)을 갖는 마스크 패턴들(112b)이 형성될 수 있다. 또한, 상기 마스크 패턴들(112b)은 상기 제1 거리(D1)만큼 이격될 수 있다.
예시적인 실시예에서, 상기 희생막 패턴(106a) 및 매립막 패턴(114)이 ACL 또는 탄소 함유막을 포함하는 경우, 플라즈마 에싱 공정을 통해 상기 희생막 패턴(106a) 및 매립막 패턴(114)을 제거할 수 있다.
예시적인 실시예에서, 상기 희생막 패턴(106a) 및 매립막 패턴(114)이 폴리실리콘을 포함하는 경우, 등방성 식각 공정을 통해 상기 폴리실리콘을 제거할 수 있다.
도 8을 참조하면, 상기 마스크 패턴들(112b)을 식각 마스크로 이용하여 상기 하부 마스크막(104)을 이방성 식각하여 하부 마스크 패턴들(104a)을 형성한다.
이 후, 상기 마스크 패턴들(112b) 및 하부 마스크 패턴들(104a)을 식각 마스크로 이용하여 상기 식각 대상막(102)을 이방성 식각하여 목표 패턴들(102a)을 형성한다. 상기 이방성 식각 공정 중에 상기 마스크 패턴들(112b)의 일부 또는 전부가 제거될 수 있다.
상기 목표 패턴들(102a)은 상기 제1 폭(W1)을 갖고, 상기 제1 거리(D1)만큼 이격될 수 있다.
설명한 것과 같이, 상기 마스크 패턴들(112b)은 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 가질 수 있다. 그러므로, 상기 마스크 패턴들(112b)을 식각 마스크로 사용하여 형성되는 상기 목표 패턴들(102a)은 균일한 선폭을 가질 수 있다. 또한, 상기 상부 마스크 패턴(108a)을 제거하는 에치백 공정을 수행할 때, 상기 하부 마스크막(104)의 표면의 부분적인 손상이 발생되지 않을 수 있다. 따라서, 상기 목표 패턴들(102a)의 높이 차이 및 선폭 산포가 감소될 수 있다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 9를 참조하면, 기판(100) 상에 식각 대상막(102)을 형성한다. 상기 식각 대상막(102) 상에, 하부 마스크막(104), 희생막, 상부 마스크막을 형성한다. 상기 식각 대상막(102), 하부 마스크막(104), 희생막 및 상부 마스크막은 도 1을 참조로 설명한 것과 실질적으로 동일한 방법으로 형성할 수 있다.
상기 하부 마스크막(104) 상에 사진 공정을 수행하여 포토레지스트 패턴들(도시안됨)을 형성한다. 상기 포토레지스트 패턴들은 제1 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다. 상기 포토레지스트 패턴들은 제2 폭(W2)을 갖도록 형성될 수 있다. 상기 제2 폭(W2)은 형성하고자 하는 목표 패턴의 이격 거리인 제1 거리보다 더 넓을 수 있다.
상기 하나의 포토레지스트 패턴의 제1 측벽으로부터 상기 포토레지스트 패턴과 이웃하는 포토레지스트 패턴의 제1 측벽까지의 거리인 제1 피치(P1)는 상기 제1 거리의 약 2배와 상기 최종 패턴의 목표 선폭인 제1 폭(W1)의 약 2배를 합한 것과 동일하게 되도록 형성될 수 있다. 예시적인 실시예에서, 상기 포토레지스트 패턴들의 이격 거리는 상기 제1 폭의 약 2배와 상기 제1 거리를 합한 것보다 더 작은 제3 거리(D3)를 가질 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 마스크막을 이방성 식각하여 상부 마스크 패턴(132)을 형성한다. 상기 공정을 수행하면, 상기 포토레지스트 패턴들이 대부분 제거될 수 있다. 상기 상부 마스크 패턴(132)을 식각 마스크로 이용하여 상기 희생막을 이방성 식각하여 희생막 패턴들(130)을 각각 형성한다. 상기 각각의 희생막 패턴들(130) 상에는 상기 상부 마스크 패턴(132)이 남아있을 수 있다.
상기 희생막 패턴들(130)은 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다. 상기 희생막 패턴들(130)은 상기 제2 폭(W2)을 갖고, 상기 희생막 패턴들(130)의 간격은 상기 제3 거리(D3)를 가질 수 있다. 또한, 상기 희생막 패턴들(130) 간의 상기 제1 피치(P1)는 상기 제1 거리의 약 2배와 상기 제1 폭의 약 2배를 합한 것과 동일할 수 있다.
이와같이, 상기 희생막 패턴들(130)이 상기 제1 폭보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 희생막 패턴들(130)이 상기 제1 폭을 갖는 경우보다 종횡비가 감소된다. 따라서, 상기 희생막 패턴들(130)이 쓰러지거나 기울어지는 문제들이 감소될 수 있다. 또한, 상기 희생막 패턴들(130)의 한계 높이를 증가시킬 수 있다.
도 10을 참조하면, 상기 희생막 패턴(130), 상부 마스크 패턴(132) 및 하부 마스크막(104) 표면을 따라 컨포멀하게 마스크막(134)을 형성한다.
예시적인 실시예들에 있어서, 상기 마스크막(134)은 후속 공정을 통해 상기 하부 마스크막(104)을 식각하기 위한 마스크 패턴으로 제공될 수 있다. 따라서, 상기 마스크막(134)은 상기 하부 마스크막(104)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예시적인 실시예에서, 상기 마스크막(134)은 실리콘 산화물을 원자층 적층방법으로 형성할 수 있다.
상기 마스크막(134)은 상기 제1 폭보다 얇은 두께를 갖도록 형성될 수 있다. 따라서, 상기 희생막 패턴들(130)의 측벽에 형성되는 마스크막(134)은 상기 제1 폭(W1)보다 좁은 제4 폭(W4)을 가질 수 있다. 또한, 상기 희생막 패턴들(130)의 측벽에 형성되는 마스크들(134) 사이의 갭 부위는 상기 제2 폭(W2)과 동일한 거리를 갖도록 형성할 수 있다.
도 11을 참조하면, 상기 하부 마스크막(104)이 노출되도록 상기 마스크막(134)을 이방성 식각하여, 상기 희생막 패턴(130)의 측벽 상에 스페이서 형상의 제1 예비 마스크 패턴(134a)을 형성한다. 상기 제1 예비 마스크 패턴(134a)은 상기 제4 폭(W4)을 가질 수 있다.
상기 마스크막(134)이 상기 제1 폭보다 얇은 두께를 가지므로, 상기 마스크막(134)을 용이하게 식각할 수 있다. 또한, 상기 식각 공정을 수행할 때, 상기 하부 마스크막(104)의 손상되는 것을 감소할 수 있다.
상기 제1 예비 마스크 패턴(134a)은 상기 제1 방향과 수직한 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 비대칭인 형상을 가질 수 있다. 상기 제1 예비 마스크 패턴(134a)을 형성한 이 후에도, 상기 각각의 희생막 패턴들(130) 상에는 상기 상부 마스크 패턴(132)이 남아있을 수 있다.
도 12를 참조하면, 상기 제1 예비 마스크 패턴(134a) 사이의 갭 부위를 채우도록 매립막(도시안됨)을 형성한다.
상기 매립막은 상기 희생막 패턴(130)과 동일한 물질을 사용하여 형성할 수 있다. 일 예로, 상기 매립막은 ACL 또는 탄소 함유막을 포함할 수 있다. 이 경우, 상기 매립막은 스핀 코팅 공정을 통해 형성할 수 있다.
다른 예로, 상기 매립막은 폴리실리콘막으로 형성할 수 있다. 이 경우, 상기 매립막은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 상부 마스크 패턴(132)이 노출되도록 매립막을 에치백하여 상기 제1 예비 마스크 패턴(134a) 사이의 갭 부위에 매립막 패턴(136)을 형성한다.
도 13을 참조하면, 상기 상부 마스크 패턴(132)이 완전하게 제거되도록 상기 상부 마스크 패턴(132)을 에치백한다. 또한, 상기 제1 예비 마스크 패턴(134a)의 상부를 에치백하여 제2 예비 마스크 패턴(134b)을 형성한다. 상기 에치백 공정에서, 상기 희생막 패턴(130) 및 매립막 패턴(136)도 일부 두께만큼 식각될 수 있다.
상기 제2 예비 마스크 패턴(134b)은 상기 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 가질 수 있다. 상기 제2 예비 마스크 패턴들(134b)은 실질적으로 동일한 형상을 가질 수 있다.
또한, 상기 에치백 공정을 통해 상부 마스크 패턴(132)을 제거할 때, 상기 하부 마스크막(104)은 상기 희생막 패턴(130), 매립막 패턴(136) 및 제1 예비 마스크 패턴(134a)에 의해 모두 덮혀있다. 따라서, 상기 상부 마스크 패턴(132)을 제거하는 동안 상기 하부 마스크막(104)의 표면은 전혀 손상되거나 식각되지 않을 수 있다.
도 14를 참조하면, 상기 희생막 패턴들(130) 및 매립막 패턴(136)을 제거한다. 따라서, 상기 하부 마스크막(104) 상에는 상기 제4 폭(W4)을 갖는 제2 예비 마스크 패턴들(134b)이 형성될 수 있다. 상기 제2 예비 마스크 패턴들(134b) 사이의 이격 거리는 상기 제2 폭(W2)과 동일할 수 있다.
예시적인 실시예에서, 상기 희생막 패턴들(130) 및 매립막 패턴(136)이 ACL 또는 탄소 함유막을 포함하는 경우, 플라즈마 에싱 공정을 통해 상기 희생막 패턴(130) 및 매립막 패턴(136)을 제거할 수 있다.
예시적인 실시예에서, 상기 희생막 패턴(130) 및 매립막 패턴(136)이 폴리실리콘을 포함하는 경우, 등방성 식각 공정을 통해 상기 폴리실리콘을 제거할 수 있다.
도 15를 참조하면, 상기 제2 예비 마스크 패턴들(134b)의 표면 및 상기 하부 마스크막(104) 상에 컨포멀하게 추가 마스크막(138)을 형성한다.
상기 추가 마스크막(138)은 마스크 패턴의 선폭이 목표한 제1 폭(W1)을 갖도록 하기 위하여 형성될 수 있다. 즉, 상기 제2 예비 마스크 패턴(134b) 및 상기 제2 예비 마스크 패턴(134b)의 양 측벽에 형성된 추가 마스크막(138)을 포함한 구조는 상기 제2 방향으로 상기 제1 폭(W1)을 가질 수 있다.
상기 추가 마스크막(138)은 실리콘 산화물로 형성할 수 있다. 상기 추가 마스크막(138)은 원자층 증착 공정을 통해 형성할 수 있다.
도 16을 참조하면, 상기 제2 예비 마스크 패턴들(134b) 사이의 추가 마스크막(138)을 이방성 식각한다. 따라서, 상기 제2 예비 마스크 패턴들(134b) 및 추가 마스크(138a)를 포함하는 마스크 패턴들(139)을 형성한다.
이 후, 상기 마스크 패턴들(139)을 식각 마스크로 이용하여 상기 하부 마스크막을 식각하여 하부 마스크 패턴들(104a)을 형성한다.
상기 마스크 패턴들(139) 및 하부 마스크 패턴들(104a)을 식각 마스크로 이용하여 상기 식각 대상막(102)을 이방성 식각하여 목표 패턴(102a)을 형성한다. 상기 이방성 식각 공정 중에 상기 마스크 패턴들(139)의 일부 또는 전부가 제거될 수 있다. 상기 목표 패턴들(102a)은 제1 폭(W1)을 갖고, 상기 제1 거리(D1)로 이격될 수 있다.
설명한 것과 같이, 상기 마스크 패턴들(139)을 이용하여, 높이 차이 및 선폭 산포가 감소되는 목표 패턴들(102a)을 형성할 수 있다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 1 내지 도 3을 참조로 설명한 것과 동일한 공정을 수행하여, 도 3에 도시된 구조를 형성한다.
도 17을 참조하면, 상기 마스크막 상에, 상기 희생막 패턴들(106a) 측벽에 형성되는 상기 마스크막 사이의 갭을 채우도록 매립막을 형성한다.
예시적인 실시예에서, 상기 매립막은 상기 희생막 패턴(106a)과 동일한 물질을 사용하여 형성할 수 있다. 일 예로, 상기 매립막은 ACL (amorphous carbon layer) 또는 탄소 함유막을 포함할 수 있다. 이 경우, 상기 매립막은 스핀 코팅 공정을 통해 형성할 수 있다. 다른 예로, 상기 매립막은 폴리실리콘막으로 형성할 수 있다. 이 경우, 상기 매립막은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 마스크막의 최상부면이 노출되도록 상기 매립막을 에치백하여 상기 희생막 패턴들(106a) 측벽에 형성되는 상기 마스크막 사이의 갭 부위에 매립막 패턴(150)을 형성한다.
도 18을 참조하면, 상기 희생막 패턴들(106a)의 상부면이 노출되도록 상기 마스크막(112), 매립막 패턴(150) 및 상부 마스크 패턴(108a)의 상부면을 평탄화한다. 상기 평탄화 공정은 에치백 공정 및/또는 화학기계적 연마 공정을 포함할 수 있다.
따라서, 상기 마스크막(112)은 제1 및 제2 라인(140a, 140b)과 상기 제1 및 제2 라인(140a, 140b)의 하부를 연결하는 연결부(140c)를 포함하는 예비 마스크 패턴(140)으로 형성될 수 있다. 즉, 상기 예비 마스크 패턴(140)은 단면이 컵 형상을 가지면서 연장되는 형상을 가질 수 있다. 상기 공정에 의해, 상기 상부 마스크 패턴(108a)은 완전하게 제거될 수 있다.
상기 상부 마스크 패턴(108a)을 제거할 때 상기 하부 마스크막(104)이 노출되지 않기 때문에, 상기 제거 공정에서 상기 하부 마스크막(104)이 손상되지 않을 수 있다. 또한, 상기 예비 마스크 패턴(140)은 상부면이 실질적으로 평탄한 형상을 가질 수 있다. 상기 예비 마스크 패턴들(140)은 실질적으로 동일한 형상을 가질 수 있다.
도 19를 참조하면, 상기 희생막 패턴들(106a) 및 상기 매립막 패턴(150)을 제거한다.
예시적인 실시예에서, 상기 희생막 패턴(106a) 및 매립막 패턴(150)이 ACL 또는 탄소 함유막을 포함하는 경우, 플라즈마 에싱 공정을 통해 상기 희생막 패턴(106a) 및 매립막 패턴(150)을 제거할 수 있다.
예시적인 실시예에서, 상기 희생막 패턴(106a) 및 매립막 패턴(150)이 폴리실리콘을 포함하는 경우, 등방성 식각 공정을 통해 상기 폴리실리콘을 제거할 수 있다.
도 20을 참조하면, 상기 예비 마스크 패턴(140)을 이방성으로 식각하여 상기 예비 마스크 패턴(140)의 연결부가 제거되도록 한다. 따라서, 라인 형상을 갖는 마스크 패턴(142)을 형성한다.
상기 마스크 패턴들(142)을 식각 마스크로 이용하여 상기 하부 마스크막을 식각하여 하부 마스크 패턴들(104a)을 형성한다.
상기 마스크 패턴들(142) 및 하부 마스크 패턴들(104a)을 식각 마스크로 이용하여 상기 식각 대상막(102)을 이방성 식각하여 목표 패턴(102a)을 형성한다. 상기 이방성 식각 공정 중에 상기 마스크 패턴들(142)의 일부 또는 전부가 제거될 수 있다.
도 21 내지 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도들이다.
상기 반도체 소자에는 규칙적으로 배치되는 홀들을 포함하는 패턴이 형성될 수 있다.
도 21을 참조하면, 기판(200) 상에 식각 대상막(202)을 형성한다. 상기 식각 대상막(202) 상에, 제1 하드 마스크막(204), 제1 희생막(206), 제2 하드 마스크막(208), 제2 희생막(210) 및 제3 하드 마스크막(212)을 형성한다. 상기 제3 하드 마스크막(212) 상에 사진 공정을 수행하여 제1 포토레지스트 패턴들(214)을 형성한다.
예시적인 실시예에서, 상기 제1 포토레지스트 패턴들(214)은 도 1을 참조로 설명한 것과 동일하게 형성할 수 있다. 다른 예로, 상기 제1 포토레지스트 패턴들(214)은 도 9를 참조로 설명한 것과 동일하게 형성할 수 있다.
도 22를 참조하면, 상기 제2 하드 마스크막(208) 상에 제1 마스크 패턴(216)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 마스크 패턴(216)은 도 2 내지 도 7을 참조로 설명한 공정들을 동일하게 수행하여 형성할 수 있다.
구체적으로, 상기 제1 포토레지스트 패턴들(214)을 식각 마스크로 사용하여 상기 제3 하드 마스크막(212)을 이방성 식각하여 제3 하드 마스크를 형성한다. 상기 제3 하드 마스크를 식각 마스크로 이용하여 상기 제2 희생막(210)을 이방성 식각하여 제2 희생막 패턴들을 각각 형성한다. 상기 제2 희생막 패턴들, 제3 하드 마스크 및 제2 하드 마스크막(208) 표면을 따라 컨포멀하게 마스크막을 형성하고, 이를 이방성으로 식각하여, 예비 제1 마스크 패턴(도시안됨)을 형성한다.
상기 예비 제1 마스크 패턴 사이에 제1 매립막 패턴(도시안됨)을 형성한다. 에치백 공정을 통해, 상기 제3 하드 마스크를 제거하고, 상기 제1 예비 마스크 패턴의 상부를 에치백하여 제1 마스크 패턴(216)을 형성한다. 이 후, 상기 제1 마스크 패턴들(216) 사이의 제1 매립막 패턴 및 제2 희생막 패턴을 제거한다.
예시적인 실시예들에 있어서, 상기 제1 마스크 패턴(216)은 도 9 내지 15를 참조로 설명한 것과 동일한 방법 또는 도 17 내지 도 19를 참조로 설명한 것과 동일한 방법으로 형성될 수도 있다.
도 23을 참조하면, 상기 제1 마스크 패턴(216)을 이용하여 상기 제2 하드 마스크막(208)을 식각하여 제2 하드 마스크(208a)를 형성한다. 이 때, 상기 제2 하드 마스크(208a) 사이의 제1 희생막(206)도 일부 과도 식각될 수 있다. 따라서, 상기 제1 방향으로 연장되는 제1 트렌치(217)를 포함하는 제1 예비 희생막 패턴(206a)이 형성된다.
상기 제2 하드 마스크들(208a)은 상기 제1 폭을 갖고, 상기 제1 거리만큼 서로 이격되도록 형성될 수 있다. 또한, 상기 제2 하드 마스크들(208a)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
도 24를 참조하면, 상기 제1 트렌치(217) 내부를 완전하게 채우도록 제3 희생막을 형성한다. 상기 제2 하드 마스크들(208a)이 노출되도록 상기 제1 마스크 패턴(216) 및 제3 희생막을 에치백하여 상기 제1 트렌치(217) 내부에 제3 희생막 패턴(218)을 형성한다.
상기 제1 예비 희생막 패턴(206a) 및 제3 희생막 패턴(218)은 하나의 하부 희생막 패턴(219)으로 제공될 수 있다. 상기 하부 희생막 패턴(219) 상에는 상기 제1 방향으로 연장되는 제2 하드 마스크(208a)가 형성될 수 있다. 또한, 상기 하부 희생막 패턴(219) 및 제2 하드 마스크(208a)는 평탄한 상부면을 가질 수 있다.
상기 하부 희생막 패턴(219) 및 제2 하드 마스크(208a) 상에 제4 하드 마스크막(220), 제4 희생막(222) 및 제5 하드 마스크막(224)을 형성한다. 또한, 상기 제5 하드 마스크막(224) 상에 제2 포토레지스트 패턴(226)을 형성한다.
상기 제2 포토레지스트 패턴들(226)은 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
도 25를 참조하면, 상기 제4 하드 마스크막 상에 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴을 이용하여 상기 제4 하드 마스크막을 식각하여, 상기 제2 하드 마스크(208a) 및 하부 희생막 패턴(219) 상에 제4 하드 마스크를 형성한다.
구체적으로, 상기 제2 포토레지스트 패턴들(226)을 식각 마스크로 사용하여 상기 제5 하드 마스크막(224)을 이방성 식각하여 제5 하드 마스크(도시안됨)들을 형성한다. 상기 제5 하드 마스크를 식각 마스크로 이용하여 상기 제4 희생막(222)을 이방성 식각하여 제4 희생막 패턴들(도시안됨)을 각각 형성한다. 상기 제4 희생막 패턴들, 제5 하드 마스크 및 제4 하드 마스크막(220) 표면을 따라 컨포멀하게 마스크막을 형성하고, 이를 이방성으로 식각하여, 예비 제2 마스크 패턴(도시안됨)을 형성한다.
상기 제2 예비 마스크 패턴 사이에 제2 매립막 패턴(도시안됨)을 형성한다. 에치백 공정을 통해, 상기 제5 하드 마스크를 제거하고, 상기 제2 예비 마스크 패턴의 상부를 에치백하여 제2 마스크 패턴(228)을 형성한다. 이 후, 상기 제2 마스크 패턴들(228) 사이의 제2 매립막 패턴 및 제4 희생막 패턴을 제거한다.
이와같이, 상기 제2 마스크 패턴(228)은 도 2 내지 도 7을 참조로 설명한 공정들을 동일하게 수행하여 형성할 수 있다.
이와는 다르게, 도 9 내지 15 또는 도 17 내지 도 19를 참조로 설명한 것과 동일한 방법으로 상기 제2 마스크 패턴을 형성할 수도 있다.
이 후, 상기 제2 마스크 패턴(228)을 식각 마스크로 이용하여 상기 제4 하드 마스크막(220)을 식각하여 제4 하드 마스크(220a)를 형성한다.
상기 제4 하드 마스크(220a)는 상기 제2 하드 마스크(208a)와 수직한 방향으로 연장되는 라인 형상을 가질 수 있다.
도 26을 참조하면, 상기 제2 및 제4 하드 마스크(208a, 220a) 사이에 노출되는 하부 희생막 패턴(219)을 식각하여 홀들을 형성한다.
계속하여, 상기 하부 희생막 패턴(219) 아래의 제1 하드 마스크막(204)을 식각하여 제1 하드 마스크(204a)를 형성한다. 상기 제1 하드 마스크(204a)는 홀들이 규칙적으로 형성된다. 상기 식각 공정들을 수행하는 동안 상기 제1 하드 마스크(204a) 상에 형성되어 있는 막들의 일부 또는 전부가 제거될 수 있다. 도시하지는 않았지만, 상기 제1 하드 마스크(204a) 상의 막들을 제거하는 공정을 더 포함할 수 있다.
도 27을 참조하면, 상기 제1 하드 마스크(204a)를 식각 마스크로 사용하여 상기 식각 대상막(202)을 이방성 식각하여 홀들(230)을 포함하는 패턴(202a)을 형성한다.
상기 공정들을 수행하면, 규칙적으로 배열되는 홀들을 포함하고, 상기 홀들의 크기의 산포가 감소되는 패턴을 형성할 수 있다.
도 28 내지 도 36은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 29 및 도 32는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 28, 30, 31, 32 내지 36은 상기 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 각 단면도들은 도 29 및 도 21의 I-I'및 II-II'부위를 절단한 것이다.
도 28 및 도 29를 참조하면, 기판(300)에 소자 분리막(302)을 형성하여 액티브 패턴들(305)을 형성한다.
예시적인 실시예들에 따르면, 소자 분리막(302) 및 액티브 패턴(305)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 이방성 식각 공정을 통해 기판(300) 상부를 제거하여 소자 분리 트렌치를 형성할 수 있다. 이후, 예를 들면, 실리콘 산화물을 포함하는 절연막을 상기 소자 분리 트렌치를 채우면서 상기 기판(300) 상에 형성할 수 있다. 이어서 상기 절연막 상부를 액티브 패턴(305)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(302)을 형성할 수 있다.
상기 소자 분리막(302)이 형성됨에 따라, 상기 소자 분리막(302)에 의해 한정되는 복수의 액티브 패턴들(305)이 형성될 수 있다. 도 29에 도시된 바와 같이, 각 액티브 패턴(305)은 제1 방향에 소정의 각도로 경사진 사선 방향으로 연장될 수 있다.
상기 소자 분리막(302) 및 액티브 패턴들(305) 상에 상기 제1 방향으로 연장되는 제1 하드 마스크(317)를 형성한다.
상기 제1 하드 마스크(317)는 예를들면, 도 1 내지 도 8을 참조로 하여 상기 하부 마스크를 형성하는 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다. 다른 예로, 상기 제1 하드 마스크(317)는 도 9 내지 도 16 또는 도 17 내지 도 20을 참조로 상기 하부 마스크를 형성하는 것과 실질적으로 동일한 공정을 수행하여 형성할 수도 있다.
상기 제1 하드 마스크(317)를 이용하여, 상기 소자 분리막(302) 및 액티브 패턴들(305)을 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치(309)를 형성할 수 있다. 상기 게이트 트렌치(309)는 내부 폭의 산포가 감소될 수 있다.
도 30을 참조하면, 상기 게이트 트렌치(309)를 채우며 연장하는 게이트 구조물(328)을 형성할 수 있다. 상기 게이트 트렌치(309)의 내부 폭의 산포가 감소되므로, 상기 게이트 구조물들(328)은 균일한 선폭을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 트렌치(309)에 의해 노출된 액티브 패턴(305)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(305)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치(309)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 액티브 패턴(305)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(309) 내부에 형성된 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(309)의 하부를 채우는 게이트 절연막 패턴(322) 및 게이트 전극(324)을 형성할 수 있다.
상기 게이트 절연막 패턴(322) 및 게이트 전극(324) 상에 게이트 트렌치(309)의 나머지 부분을 채우는 마스크막을 형성한 후, 상기 마스크막의 상부를 액티브 패턴(305)의 상기 상면이 노출될 때까지 평탄화하여 게이트 마스크(326)를 형성할 수 있다.
이에 따라, 게이트 트렌치(309) 내부에 순차적으로 적층된 게이트 절연막 패턴(322), 게이트 전극(324) 및 게이트 마스크(326)를 포함하는 게이트 구조물(328)이 형성될 수 있다.
상기 게이트 구조물들(328)과 인접한 액티브 패턴(305)의 상기 상부에 이온 주입 공정을 수행하여 불순물 영역들(도 29, 301, 303)이 형성될 수 있다.
상기 액티브 패턴(305), 소자 분리막(302) 및 게이트 구조물(328)을 덮는 식각 저지막(330)을 형성하고, 상기 식각 저지막(330) 상에 제1 층간 절연막(332)을 형성한다. 상기 제1 층간 절연막(332) 상에 제1 도전막(334)을 형성한다.
상기 제1 도전막(334), 제1 층간 절연막(332) 및 식각 저지막(330)을 부분적으로 식각하여, 상기 게이트 구조물들(328) 사이의 액티브 패턴(305)의 일부를 노출하는 제1 홀들(336)을 형성할 수 있다.
도 31을 참조하면, 제1 홀들(336)을 채우면서 상기 제1 도전막(334) 상에 제2 도전막(338)을 형성한다. 상기 제2 도전막(338)은 상기 제1 도전막(334)과 실질적으로 동일한 물질로 형성할 수 있다. 예를 들면, 제1 및 제2 도전막(334, 338)은 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
이 후, 상기 제1 및 제2 도전막(334, 338)의 상부면이 평탄해지도록 평탄화 공정을 수행할 수 있다.
상기 제1 및 제2 도전막(334, 338) 상에 베리어 금속막(345) 및 금속막(347)을 포함하는 제3 도전막(348)을 형성한다.
상기 제3 도전막(348) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 하드 마스크(350)를 형성한다.
상기 제2 하드 마스크(350)는 예를들면, 도 1 내지 도 8을 참조로 하여 상기 하부 마스크를 형성하는 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다. 다른 예로, 상기 제2 하드 마스크(350)는 도 9 내지 도 16을 참조로 하부 마스크를 형성하는 것 또는 도 17 내지 도 20을 참조로 하부 마스크를 형성하는 것과 실질적으로 동일한 공정을 수행하여 형성할 수도 있다.
도 32 및 도 33을 참조하면, 제2 하드 마스크(350)를 식각 마스크로 사용하여 제3 도전막(348), 제2 도전막(338) 및 제1 도전막(334)을 순차적으로 식각한다. 따라서, 제1 도전막 패턴(334a), 제2 도전막 패턴(338a), 제3 도전막 패턴(348a) 및 제2 하드 마스크(350)를 포함하는 비트 라인 구조물(355)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(355)은 상기 제1 홀(336)보다 작은 폭을 가질 수 있다. 따라서, 상기 비트 라인 구조물(355)의 측벽은 상기 제1 홀(336)의 측벽과 이격될 수 있다.
상기 제2 하드 마스크(350)를 이용하여 상기 비트 라인 구조물(355)이 형성되므로, 상기 비트 라인 구조물(355)은 미세한 선폭을 가지면서도 선폭의 산포가 감소될 수 있다.
도 34를 참조하면, 상기 비트 라인 구조물(355)의 측벽 상에 스페이서(352)를 형성한다.
상기 제1 층간 절연막(332) 상에 상기 비트 라인 구조물(355)을 덮는 제2 층간 절연막(360)을 형성한다. 상기 제2 층간 절연막(360)의 상부가 평탄해지도록 평탄화 공정을 더 수행할 수 있다.
상기 제2 층간 절연막(360), 제1 층간 절연막(332) 및 식각 저지막(330)의 일부를 식각하여 액티브 패턴(305)의 상부를 노출하는 콘택홀들을 형성할 수 있다.
상기 콘택홀들 내부를 채우면서 상기 액티브 패턴(305)과 전기적으로 연결되는 콘택 플러그들(375)을 형성할 수 있다. 구체적으로, 상기 콘택홀들을 채우는 도전막을 형성한 후, 상기 도전막의 상부를 상기 제2 하드 마스크(350)의 상면이 노출될 때까지 평탄화할 수 있다.
도 35를 참조하면, 상기 제2 하드 마스크(350), 제2 층간 절연막(360) 및 콘택 플러그들(375) 상에 식각 저지막(도시안됨) 및 몰드막을 형성한다.
상기 몰드막 상에 상기 콘택 플러그와 대응하는 부위에 각각 홀들을 포함하는 제3 하드 마스크(381)를 형성한다.
상기 제3 하드 마스크(381)는 예를들면, 도 21 내지 도 27을 참조로 하여 제1 하드 마스크를 형성하는 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
상기 제3 하드 마스크(381)를 식각 마스크로 사용하여 상기 몰드막 및 식각 저지막을 식각하여 상기 콘택 플러그들(375)의 상부면을 각각 노출하는 커패시터 개구부(382)를 포함하는 몰드막 패턴(380)을 형성할 수 있다.
도 36을 참조하면, 상기 콘택 플러그들(375)과 전기적으로 연결되는 커패시터들(390)을 형성한다. 이에 따라, 디램(Dynamic Random Access Memory: DRAM) 소자가 제조될 수 있다.
구체적으로, 상기 커패시터 개구부(382)의 내벽 및 상기 몰드막 패턴(380)의 상면을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시안됨)을 형성한 후, 상기 몰드막 패턴(380)의 상면이 노출되도록 상기 희생막 및 하부 전극막의 상부를 평탄화할 수 있다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 하부 전극(390a)을 형성할 수 있다.
상기 식각 저지막 및 하부 전극(390a)의 표면을 따라 유전막(390b)을 형성하고, 상기 유전막(390b) 상에 상부 전극(390c)을 형성하여 커패시터(390)를 형성할 수 있다. 상기 유전막(390b)은 실리콘 산화물 또는 고유전율의 금속 산화물을 사용하여 형성될 수 있다. 상기 하부 전극(390a) 및 상부 전극(390c)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 또는 루테늄 등과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 미세한 폭을 갖는 라인 또는 콘택홀을 포함하고, 산포가 감소되는 패턴들을 갖는 반도체 소자들을 형성할 수 있다.
본 발명은 반도체 소자의 제조에서 미세한 선폭을 갖는 패턴을 형성하는데 다양하게 이용될 수 있다. 특히, 고집적화되면서 고성능을 요구하는 반도체 소자의 배선 또는 콘택 등을 형성하는데 사용될 수 있다.
100 : 기판 102 : 식각 대상막
104 : 하부 마스크막 106 : 희생막
108 : 상부 마스크막 110 : 포토레지스트 패턴
108a, 132 : 상부 마스크 패턴 106a, 130 : 희생막 패턴
112, 134 : 마스크막 112a : 예비 마스크 패턴
114, 136 : 매립막 패턴 112b : 마스크 패턴
104a : 하부 마스크 패턴
134a : 제1 예비 마스크 패턴 134b : 제2 예비 마스크 패턴
138 : 추가 마스크막 138a : 추가 마스크

Claims (20)

  1. 식각 대상막 상에 제1 방향으로 연장되는 라인 형상의 희생막 패턴들을 형성하고;
    상기 희생막 패턴들의 양 측벽 상에 스페이서 형상의 예비 마스크 패턴들을 형성하고;
    상기 예비 마스크 패턴들 사이의 갭 부위를 채우도록 매립막을 형성하고;
    상기 예비 마스크 패턴들의 상부면을 일부 에치백하여, 상기 예비 마스크 패턴들을 마스크 패턴들로 변환하고, 상기 마스크 패턴은 상기 제1 방향과 수직한 제2 방향의 중심을 따라 상기 제1 방향으로 연장되는 라인을 기준으로 대칭되는 형상을 갖도록 하고;
    상기 희생막 패턴들 및 매립막을 제거하고; 그리고
    상기 마스크 패턴들을 이용하여 상기 식각 대상막을 식각하여 패턴들을 형성하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 각각의 희생막 패턴들 상에 상부 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 예비 마스크 패턴들의 상부면의 일부를 에치백하는 공정에서, 상기 상부 마스크 패턴은 모두 제거되는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 희생막 패턴들 및 매립막은 동일한 물질로 형성되는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 희생막 패턴들 및 매립막은 탄소 함유막 또는 폴리실리콘막으로 형성되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 예비 마스크 패턴들을 형성하는 것은,
    상기 희생막 패턴들 및 식각 대상막 상에 컨포멀하게 마스크막을 형성하고; 그리고
    상기 마스크막을 이방성 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 희생막 패턴들은 상기 패턴들의 목표 이격 거리인 제1 거리와 동일한 폭을 갖고, 상기 제1 희생막 패턴들 사이의 이격 거리는 상기 패턴들의 목표 선폭인 제1 선폭의 2배와 상기 제1 거리의 합과 동일하게 되도록 형성되는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 예비 마스크 패턴들은 상기 제1 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 희생막 패턴들은 상기 패턴들의 목표 이격 거리인 제1 거리보다 넓은 폭을 갖고, 상기 포토레지스트 패턴들의 이격 거리는 상기 패턴들의 목표 선폭인 제1 선폭의 약 2배와 상기 제1 거리를 합한 것보다 더 작은 거리를 갖도록 형성되는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 예비 마스크 패턴들은 상기 제1 폭보다 좁은 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 예비 마스크 패턴들 사이의 이격 거리는 상기 제1 거리보다 넓게 형성되는 반도체 소자의 제조 방법.
  12. 제9항에 있어서, 상기 희생막 패턴들 및 매립막을 제거하고 난 후, 상기 마스크 패턴의 양 측벽에 추가 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서, 상기 추가 마스크 패턴은 상기 마스크 패턴 및 상기 마스크 패턴의 양 측벽에 형성된 추가 마스크 패턴을 포함하는 마스크 구조물의 폭이 상기 제1 폭과 동일하게 되도록 형성되는 반도체 소자의 제조 방법.
  14. 제12항에 있어서, 상기 추가 마스크 패턴을 형성하는 것은,
    상기 마스크 패턴 및 상기 식각 대상막 상에 컨포멀하게 추가 마스크막을 형성하고; 그리고
    상기 추가 마스크막을 이방성 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 추가 마스크막은 원자층 적층법으로 형성되는 반도체 소자의 제조 방법.
  16. 제1항에 있어서, 상기 식각 대상막 상에 하부 마스크막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  17. 식각 대상막 상에 제1 방향으로 연장되는 라인 형상의 희생막 패턴들을 형성하고;
    상기 희생막 패턴들 및 식각 대상막 상에 컨포멀하게 마스크막을 형성하고;
    상기 마스크막 사이의 갭 부위를 채우도록 매립막을 형성하고;
    상기 희생막 패턴 상부면이 노출되도록 상기 마스크막의 상부면을 에치백하여, 제1 라인, 제2 라인 및 상기 제1 및 제2 라인의 하부를 연결하는 연결부를 포함하는 마스크 패턴들을 형성하고;
    상기 희생막 패턴들 및 매립막을 제거하고; 그리고
    상기 마스크 패턴의 연결부를 이방성 식각하고, 그 하부의 식각 대상막을 식각하여 패턴들을 형성하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 각각의 희생막 패턴들 상에 상부 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 마스크막의 상부면을 에치백하는 공정에서, 상기 상부 마스크 패턴은 모두 제거되는 반도체 소자의 제조 방법.
  20. 제17항에 있어서, 상기 식각 대상막 상에 하부 마스크막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020150006589A 2015-01-14 2015-01-14 반도체 소자의 제조 방법 KR102327667B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150006589A KR102327667B1 (ko) 2015-01-14 2015-01-14 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150006589A KR102327667B1 (ko) 2015-01-14 2015-01-14 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160087533A true KR20160087533A (ko) 2016-07-22
KR102327667B1 KR102327667B1 (ko) 2021-11-17

Family

ID=56681186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150006589A KR102327667B1 (ko) 2015-01-14 2015-01-14 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR102327667B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190078291A (ko) * 2017-12-26 2019-07-04 삼성전자주식회사 집적회로 소자의 제조 방법
CN112670245A (zh) * 2019-10-15 2021-04-16 长鑫存储技术有限公司 半导体元件的制作方法
CN113937103A (zh) * 2021-08-27 2022-01-14 长鑫存储技术有限公司 一种接触孔图案的制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100843241B1 (ko) * 2007-03-29 2008-07-02 삼성전자주식회사 반도체 소자의 제조방법
KR20090047001A (ko) * 2007-11-07 2009-05-12 주식회사 하이닉스반도체 스페이서를 이용한 반도체소자의 미세 패턴 형성방법
KR20090090327A (ko) * 2006-11-29 2009-08-25 마이크론 테크놀로지, 인크. 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스
KR20100121884A (ko) * 2009-05-11 2010-11-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR20110016391A (ko) * 2009-08-11 2011-02-17 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
KR20120021722A (ko) * 2010-08-13 2012-03-09 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20120120666A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR20130063807A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR20090090327A (ko) * 2006-11-29 2009-08-25 마이크론 테크놀로지, 인크. 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스
KR100843241B1 (ko) * 2007-03-29 2008-07-02 삼성전자주식회사 반도체 소자의 제조방법
KR20090047001A (ko) * 2007-11-07 2009-05-12 주식회사 하이닉스반도체 스페이서를 이용한 반도체소자의 미세 패턴 형성방법
KR20100121884A (ko) * 2009-05-11 2010-11-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR20110016391A (ko) * 2009-08-11 2011-02-17 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
KR20120021722A (ko) * 2010-08-13 2012-03-09 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20120120666A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR20130063807A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190078291A (ko) * 2017-12-26 2019-07-04 삼성전자주식회사 집적회로 소자의 제조 방법
CN110021520A (zh) * 2017-12-26 2019-07-16 三星电子株式会社 制造集成电路器件的方法
CN110021520B (zh) * 2017-12-26 2023-07-11 三星电子株式会社 制造集成电路器件的方法
CN112670245A (zh) * 2019-10-15 2021-04-16 长鑫存储技术有限公司 半导体元件的制作方法
CN113937103A (zh) * 2021-08-27 2022-01-14 长鑫存储技术有限公司 一种接触孔图案的制备方法

Also Published As

Publication number Publication date
KR102327667B1 (ko) 2021-11-17

Similar Documents

Publication Publication Date Title
KR101087835B1 (ko) 반도체 소자의 미세 패턴 형성방법
US8435876B2 (en) Method of manufacturing semiconductor device
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
TW200952041A (en) Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US20120104489A1 (en) Semiconductor device with vertical gate and method for fabricating the same
KR102484393B1 (ko) 반도체 소자 제조 방법 및 이에 의한 반도체 소자
US9754785B2 (en) Methods of manufacturing semiconductor devices
TWI571915B (zh) 電容器下電極之製造方法及半導體裝置
KR102186928B1 (ko) 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9837272B2 (en) Methods of manufacturing semiconductor devices
KR102327667B1 (ko) 반도체 소자의 제조 방법
US11676816B2 (en) Method of forming semiconductor device
TWI722418B (zh) 半導體結構及其製造方法
CN112259505B (zh) 半导体器件鳍体的形成方法
CN111916453B (zh) 半导体结构及其制造方法
US20230377889A1 (en) Method for manufacturing semiconductor device
US8114724B2 (en) Method for fabricating semiconductor device
TWI715967B (zh) 半導體結構及其製造方法
KR101185947B1 (ko) 반도체 소자 및 그 형성 방법
US20200365597A1 (en) Semiconductor structure and manufacturing method thereof
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
TW202230728A (zh) 半導體元件
KR20200017100A (ko) 저항 구조물을 구비하는 반도체 소자
CN116896862A (zh) 半导体器件
KR20010081778A (ko) 커패시터 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant