KR20130063807A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130063807A
KR20130063807A KR1020110130376A KR20110130376A KR20130063807A KR 20130063807 A KR20130063807 A KR 20130063807A KR 1020110130376 A KR1020110130376 A KR 1020110130376A KR 20110130376 A KR20110130376 A KR 20110130376A KR 20130063807 A KR20130063807 A KR 20130063807A
Authority
KR
South Korea
Prior art keywords
semiconductor
patterns
interconnections
sacrificial
width
Prior art date
Application number
KR1020110130376A
Other languages
English (en)
Other versions
KR101802436B1 (ko
Inventor
한재종
권성운
배진혜
이공수
정성훈
강윤구
안호균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110130376A priority Critical patent/KR101802436B1/ko
Priority to US13/668,489 priority patent/US8853660B2/en
Publication of KR20130063807A publication Critical patent/KR20130063807A/ko
Application granted granted Critical
Publication of KR101802436B1 publication Critical patent/KR101802436B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 장치는 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자와 상기 상부 배선 사이에 배치되는 메모리 요소를 포함하되, 상기 선택 소자들 각각은, 제 1 상부 폭과, 상기 제 1 상부 폭보다 큰 제 1 하부 폭을 갖는 제 1 측벽, 및 실질적으로 동일한 제 2 상부 폭과 제 2 하부 폭을 갖는 제 2 측벽을 갖는 반도체 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 집적도가 보다 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 심화되고 있다. 하지만, 단순한 스케일링 다운(scaling down)에 의하여 반도체 소자를 고집적화시키는 경우에, 여러 문제점이 발생될 수 있다. 예컨대, 최소선폭이 수십 나노미터로 감소됨으로써, 반도체 소자의 제조 공정들의 마진들이 감소될 수 있다. 또한, 반도체 소자에 포함된 다양한 기능의 단일 요소들(ex, 소자 내 다양한 구동회로들 및/또는 기억 셀 등)의 특성들을 모두 최적화시키는 것이 어려워질 수 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 집적도 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자와 상기 상부 배선 사이에 배치되는 메모리 요소를 포함하되, 상기 선택 소자들 각각은, 제 1 상부 폭과, 상기 제 1 상부 폭보다 큰 제 1 하부 폭을 갖는 제 1 측벽, 및 실질적으로 동일한 제 2 상부 폭과 제 2 하부 폭을 갖는 제 2 측벽을 갖는 반도체 패턴을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 상에, 트렌치들을 정의하는 주형 패턴들을 형성하는 것; 서로 이격되어 상기 트렌치들 각각의 내측벽을 덮는 한 쌍의 희생 라인들을 형성하는 것; 상기 희생 라인들 사이에 상기 트렌치들을 채우는 제 1 매립막을 형성하는 것; 상기 주형 패턴들 및 상기 희생 라인들을 가로지르는 제 2 매립막을 형성하여, 상기 반도체 기판 상에 2차원적으로 배열된 희생 패턴들을 형성하는 것; 상기 희생 패턴들을 제거하여, 상기 기판을 노출시키는 개구부들을 형성하는 것; 및 상기 개구부들에 노출된 상기 반도체 기판으로부터 성장된 반도체 패턴들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 장치에 따르면, 미세한 폭을 가지면서, 반도체 기판을 노출시키는 개구들을 갖는 몰드를 형성할 수 있다. 이러한 몰드의 개구들 내에 선택 소자가 형성되는 반도체 패턴들을 형성할 수 있다. 이에 따라, 미세하면서 균일한 폭을 갖는 반도체 패턴들을 형성할 수 있다. 따라서, 고집적화에 최적화되고 우수한 신뢰성을 갖는 반도체 장치를 구현할 수 있다.
도 1은 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 2 내지 도 15는 본 발명의 제 1 실시예 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 부분 사시도이다.
도 17 내지 도 20은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 장치로서 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 예로 들어 설명한다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등과 같이 저항체를 이용한 메모리 장치에도 적용될 수 있다. 나아가, 본 발명은 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory)에도 적용될 수 있다.
도 1은 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 복수 개의 워드 라인들(WL1~WLm), 비트 라인들(BL1~BLn) 및 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 교차하는 지점들에 배치될 수 있다.
일 실시예에서, 각각의 메모리 셀들(MC)은 메모리 소자(Rp)와 선택 소자(D)를 포함한다. 메모리 소자(Rp)는 비트 라인들(BL1~BLn) 중 어느 하나와 선택 소자(D) 사이에 연결되며, 선택 소자(D)는 메모리 소자(Rp)와 워드 라인들(WL1~WLm) 중 어느 하나의 사이에 배치된다.
일 실시예에서, 메모리 소자(Rp)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에 따르면, 가변 저항 소자는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입 및 독출할 수 있다.
한편, 다른 실시예에 따르면, 메모리 소자(Rp) 는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
일 실시예에 따르면, 선택 소자(D)는 워드 라인들(WL1~WLm) 중 어느 하나와 메모리 소자(Rp) 사이에 연결될 수 있으며, 워드 라인들(WL1~WLm)의 전압에 따라 메모리 소자(Rp)로의 전류 공급을 제어한다.
일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 메모리 소자(Rp)에 연결되며, 다이오드의 캐소드(cathode)가 워드 라인들(WL1~WLm)에 연결될 수 있다. 그리고, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 메모리 소자(Rp)에 전류가 공급될 수 있다.
다른 실시예에서, 선택 소자(D)는 모스 트랜지스터일 수 있다. 예를 들어, 선택 소자(D)는 NMOS 트랜지스터로 구성될 수 있으며, NMOS 트랜지스터의 게이트에는 워드 라인(WL1~WLm)이 연결된다. 따라서, 워드 라인(WL)의 전압에 따라 메모리 소자(Rp)로의 전류 공급이 제어될 수 있다.
또 다른 실시예에서, 선택 소자(D)는 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터(BJT)일 수도 있다.
이하, 도 2 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 상세히 설명한다. 도 2 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도들이다.
도 2를 참조하면, 반도체 기판에 소자 분리 패턴들(110)을 형성한다.
반도체 기판(100)은 단결정 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 소자 분리 패턴들(110)은 y축 방향으로 연장되는 라인 형태일 수 있다. 이에 따라, 반도체 기판(100)에 라인 형태의 활성 영역들이 정의될 수 있다.
소자 분리 패턴들(110)을 형성하는 것은, 반도체 기판(100)을 패터닝하여 활성 영역들을 정의하는 소자분리 트렌치들을 형성하는 것, 및 절연성 물질로 소자분리 트렌치를 채우는 것을 포함할 수 있다. 여기서, 소자분리 트렌치들을 형성하는 것은, 활성영역들 상에 소자분리 마스크들(미도시)을 형성한 후, 이들을 식각 마스크로 사용하여 반도체 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
소자 분리 패턴들(110) 형성하기 위한 절연성 물질은 실리콘 산화막 또는 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막들(low-k dielectrics) 중의 적어도 하나일 수 있다. 이에 더하여, 소자 분리 패턴들(110)을 형성하는 것은, 소자분리 트렌치의 내벽을 덮는 라이너 구조체(미도시)를 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에 따르면, 라이너 구조체는 소자분리 트렌치의 내벽을 열산화함으로써 형성되는 열산화막 및 열산화막이 형성된 결과물을 컨포말하게 덮는 질화막 라이너를 더 포함할 수 있다.
일 실시예에 따르면, 소자 분리 패턴들(110)을 형성하기 전 또는 후에, 반도체 기판(100)의 활성 영역에 하부 배선들(105, 즉, 도 1에 도시된 워드 라인들(WL1~WLm))이 형성될 수 있다. 하부 배선들(105)은 y축 방향으로 연장된 라인 형태일 수 있다. 여기서, y축 방향은 도면에 도시된 y축 방향일 수 있다. 이러한 하부 배선들(105)은 소자 분리 패턴들(110) 사이에 형성될 수 있다.
일 실시예에서, 하부 배선들(105)은 반도체 기판(100)에 불순물을 도핑하여 형성된 불순물 영역일 수 있다. 이 때, 하부 배선들(105)은 반도체 기판(100)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 반도체 기판(100)이 P형의 반도체 물질인 경우, 하부 배선들(105)은 고농도의 N형 불순물들을 반도체 기판(100)에 주입하여 형성될 수 있다. 이와 달리, 하부 배선들(105)을 금속 물질을 포함하는 금속막으로 형성될 수도 있다.
도 3을 참조하면, 반도체 기판(100) 상에 제 1 트렌치들(301)을 정의하는 주형 패턴들(120)을 형성한다.
주형 패턴들(120)을 형성하는 것은, 반도체 기판(100) 상에 식각 정지막(121) 및 제 1 절연막(123)을 차례로 적층하는 것, 제 1 절연막(121) 상에 제 1 마스크 패턴(미도시)를 형성하는 것, 제 1 마스크 패턴을 이용하여 하부 배선(105) 및 소자 분리 패턴(110)의 상면이 노출되도록 제 1 절연막(123) 및 식각 정지막(121)을 차례로 이방성 식각하는 것을 포함할 수 있다.
식각 정지막(121)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 제 1 절연막(123)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성될 수 있다. 이와 달리, 제 1 절연막(123)은 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막들(low-k dielectrics) 중의 적어도 하나로 형성될 수 있다. 식각 정지막(121)은 수십 내지 수백 옹스트롬의 두께로 형성될 수 있으며, 제 1 절연막(123)은 수백 내지 수천 옹스트롬의 두께로 형성될 수 있다.
일 실시예에 따르면, 주형 패턴들(120)은 홀수번째 소자 분리 패턴들(110)의 상부에 형성될 수 있으며, y축 방향으로 연장된 라인 형태일 수 있다. 이와 같은 주형 패턴들(120)에 의해 정의되는 제 1 트렌치들(301)은 인접하는 한 쌍의 하부 배선들(105; 또는 불순물 영역들)을 노출시킨다. 또한, 제 1 트렌치들(301)은 짝수번째 소자 분리 패턴들(110)의 상부면을 노출시킬 수 있다. 즉, 제 1 트렌치들(301)의 바닥면은 인접하는 한 쌍의 하부 배선들의 상부면들과, 홀수번째 소자 분리 패턴(110)의 상부면에 의해 정의된다. 또한, 제 1 트렌치(301)의 폭(WT)은, 대략, 한 쌍의 하부 배선들(105)의 폭들의 합(2W1)과 짝수번째 소자 분리 패턴(110)의 상부면의 폭(W2)을 더한 크기일 수 있다(즉, WT ≒ 2W1+W2).
나아가, 일 실시예에 따르면, 제 1 트렌치들(301)은 이방성 식각 공정에 의해 형성되므로, 제 1 트렌치들(301)의 하부폭은 제 1 트렌치들(301)의 상부폭보다 작을 수 있다. 이에 따라, 제 1 트렌치들(301)은 경사진 측벽들을 가질 수 있으며, 반도체 기판(100)의 상부면과 제 1 트렌치들(301)의 측벽들 간의 각도는 90도보다 클 수 있다.
한편, 제 1 트렌치들(301)을 형성하는 이방성 식각 공정은 반도체 기판(100) 상의 식각 정지막(121)이 잔류하지 않도록 과식각(over etch) 공정이 수행될 수 있다. 이에 따라, 제 1 트렌치들(301)에 노출되는 반도체 기판(100)의 표면이 손상될 수 있다. 이러한 반도체 기판(100)의 표면 손상은 후속해서 선택적 에피택시얼 성장 방법을 이용하여 형성되는 반도체막들(도 5의 130 참조)의 결정성을 저하시킬 수 있다. 이에 따라, 일 실시예에서는 제 1 트렌치들(301)을 형성한 후, 제 1 트렌치들(301)에 노출된 반도체 기판(100)의 표면을 큐어링(curing)하기 위한 세정 공정이 수행될 수 있다. 여기서, 세정 공정은 암모니아수, 과산화수소 및 물을 포함하는 염기성 세정액을 이용하여 수행될 수 있다.
한편, 다른 실시예에 따르면, 식각 정지막(121) 및 제 1 절연막(123)으로 구성된 주형 패턴들(120)을 형성하는 대신, 도 4에 도시된 것처럼, 소자 분리 패턴들(110b)에 의해 제 1 트렌치들(301)이 정의될 수도 있다.
상세하게, 제 1 트렌치들(301)을 형성하는 것은, 소자 분리 패턴들을 형성할 때, 소자 분리 패턴들 중의 짝수번째 것들(110a)의 상부 영역을 제거함으로써, 제 1 트렌치들(301)을 형성한다. 즉, 소자분리 패턴들 중의 홀수번째 것들(130b)은 제 1 트렌치(301)의 내측벽을 정의한다. 즉, 홀수번째 소자 분리 패턴들(110b)의 상부면들이 짝수번째 소자 분리 패턴들(110a)의 상부면들보다 위에 위치할 수 있다. 또한, 제 1 트렌치(301)의 바닥면은 한 쌍의 하부 배선들(105)의 상부면들 그리고 짝수번째 소자 분리 패턴(110a)의 남아있는 상부면에 의해 정의될 수 있다.
도 5를 참조하면, 제 1 트렌치들(301)을 컨포말하게 덮는 버퍼 절연막(130)을 형성한다.
일 실시예에 따르면, 버퍼 절연막(130)은 단차 도포성(a property of step coverage)이 불량한 증착 방법을 이용하여 제 1 트렌치들(301) 내에 증착될 수 있다. 예를 들어, 버퍼 절연막(130)은 단차 도포성이 불량한 스퍼터링(Sputtering) 방법 또는 증발 방법(evaporation method)으로 형성될 수 있다. 또한, 버퍼 절연막(130)은 단차 도포성이 불량한 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition method: PE-CVD)으로도 형성될 수 있다.
이와 같이, 단차 도포성이 불량한 증착 방법을 이용함으로써, 버퍼 절연막(130)은 제 1 트렌치(301) 측벽의 하부에서보다 상부에서 상대적으로 두껍게 증착될 수 있다. 즉, 버퍼 절연막(130)은 제 1 트렌치(301) 상부에서 오버행(overhang)을 가질 수 있다. 그리고, 경사진 주형 패턴들(120)의 측벽에 형성된 버퍼 절연막(130)의 측벽은 반도체 기판(100)에 대해 실질적으로 수직할 수 있다.
또한, 버퍼 절연막(130)은 식각 정지막 및 반도체 기판(100)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막이 실리콘 질화막으로 형성된 경우, 버퍼 절연막(130)은 실리콘 산화막으로 형성될 수 있다.
도 6을 참조하면, 버퍼 절연막(130) 상에 희생막(140)을 컨포말하게 형성한다.
희생막(140)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차도포성이 우수한 증착 기술을 이용하여 증착될 수 있다.
희생막(140)의 증착 두께(T)는 제 1 트렌치(301)의 폭(도 3의 WT 참조)의 절반보다 작을 수 있다(즉, T<1/2WT). 일부 실시예들에 따르면, 희생막(140)의 증착 두께(T)는 하부 배선의 폭(W1)의 대략 0.5배 내지 대략 1.3배일 수 있다. 이처럼 희생막(140)이 제 1 트렌치(301)의 폭(도 3의 WT 참조)보다 작기 때문에, 불량한 단차 도포성(poor step coverage)을 갖는 증착 기술이 적용되더라도, 희생막(140)은 오버행(over-hang), 심(seam) 또는 보이드(void)의 문제없이 버퍼 절연막(130)의 내벽을 컨포말하게 덮을 수 있다.
희생막(140)은 주형 패턴들(120)(즉, 제 1 절연막(123)) 및 버퍼 절연막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생막(140)을 식각하는 공정에서, 희생막(140)은 주형 패턴들(120) 및 버퍼 절연막(130)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 주형 패턴들(120) 및 버퍼 절연막(130)의 식각 속도에 대한 희생막(140)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생막(140)은 주형 패턴들(120) 및 버퍼 절연막(130)에 대해 약 1:10 내지 1:200(더 한정적으로는, 약 1: 30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 주형 패턴들(120) 및 버퍼 절연막(130)이 실리콘 산화막으로 형성되고 희생막(140)은 실리콘 질화물로 형성될 수 있다.
나아가, 일 실시예에 따르면, 주형 패턴들(120) 및 버퍼 절연막(130)에 대한 희생막(140)의 식각 선택성을 향상시키기 위해, 희생막(140)은 실리콘 질화물에 불순물(예를 들어, B, C, F)이 첨가된 물질로 형성될 수 있다. 즉, 희생막(140)은 SiXN(여기서, X는 B, C, F) 물질로 형성될 수 있다.
도 7을 참조하면, 제 1 트렌치(301) 내에 한 쌍의 희생 라인들(141)을 형성한다. 일 실시예에서, 희생 라인들(141)은 하부 배선들 상부에 각각 형성될 수 있다.
희생 라인들(141)은 희생막(도 5의 140 참조)에 대한 전면 이방성 식각 공정(예를 들어, 에치백(etch-back) 공정)을 수행하여 형성될 수 있다. 희생 라인들(141)을 형성하는 전면 이방성 식각 공정시, 버퍼 절연막(130)이 식각 정지막으로 이용될 수 있다. 한편, 희생막(도 5의 140 참조)에 대한 전면 이방성 식각 공정에 의해 버퍼 절연막(130)이 식각되어 짝수번째 소자 분리 패턴(110)의 상부면이 노출될 수도 있다.
한편, 주형 패턴들(120)의 경사진 측벽 상에 희생 라인들(141)이 형성될 경우, 희생 라인들(141)의 제 1 측벽이 반도체 기판(100)에 대해 경사지게 형성될 수 있다. 반면, 일 실시예에서, 주형 패턴(120)과 희생 라인(141) 사이에 오버행을 갖는 버퍼 절연막(130)이 형성되므로, 버퍼 절연막(130)의 내벽과 접하는 희생 라인들(141)의 제 1 측벽과, 이에 대향하는 제 2 측벽은 반도체 기판(100)의 상면에 대해 실질적으로 수직할 수 있다. 다시 말해, 반도체 기판(100) 상에 형성된 희생 라인들(141)은 상부폭과 하부폭이 실질적으로 동일할 수 있다.
도 8을 참조하면, 희생 라인들(141)이 형성된 제 1 트렌치(301)를 채우는 제 1 매립막(150)을 형성한다. 즉, 제 1 매립막(150)은 희생 라인들(141) 사이의 공간을 채울 수 있다. 제 1 매립막(150)은 희생 라인들(141)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제 1 매립막(150)은 실리콘 산화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
제 1 매립막(150)을 형성하는 것은, 희생 라인들(141)이 형성된 제 1 트렌치(301)를 채우는 절연막을 증착하는 것 및 희생 라인들(141)의 상부면이 노출되도록 증착된 절연막을 평탄화하는 것을 포함할 수 있다. 여기서, 절연막을 평탄화할 때, 주형 패턴들(120) 상의 버퍼 절연막(130)이 제거될 수 있으며, 희생 라인들(141)의 상부부분들 함께 평탄화될 수 있다. 이와 같이, 제 1 매립막(150)을 형성하고 나면, 제 1 트렌치(301)는 한 쌍의 희생 라인들(141)과, 희생 라인들(141) 사이의 제 1 매립막(150)으로 채워질 수 있다.
도 9를 참조하면, 주형 패턴들(120), 희생 라인들(141) 및 제 1 매립막들(150)을 가로지르는 제 2 트렌치들(302)들을 형성한다. 일 실시예에서, 제 2 트렌치들(302)은 도면에 도시된 x축 방향으로 연장될 수 있다.
상세하게, 제 2 트렌치들(302)을 형성하는 것은, 주형 패턴들(120), 희생 라인들(141) 및 제 1 매립막들(150)을 가로지르는 라인 앤드 스페이스(line and space) 형태의 제 2 마스크 패턴(미도시)을 형성하는 것, 제 2 마스크 패턴을 이용하여 주형 패턴들(120), 희생 라인들(141) 및 제 1 매립막들(150)을 이방성 식각하는 것을 포함한다.
일 실시예에 따르면, 제 2 트렌치들(302)은 하부 배선들(005)의 일부분들을 노출시키도록 형성될 수 있다. 또한, 이방성 식각 공정에 의해, 제 2 트렌치들(302)의 하부폭은 제 1 트렌치들(301)의 상부폭보다 작을 수 있다. 즉, 제 2 트렌치들(302)에 노출되는 희생 패턴들(143)의 측벽들은 반도체 기판(100)에 대해 경사지게 형성될 수 있다.
한편, 도 10을 참조하면, 제 2 트렌치들(302)들을 형성하는 이방성 식각 동안 오버 식각에 의해 하부 배선들(105)의 상면들 일부분들이 리세스될 수 있다. 다시 말해, 제 2 트렌치들(302)의 바닥면은 하부 배선들(105)의 상부면보다 아래로 리세스될 수도 있다.
이와 같이, 제 2 트렌치들(302)을 형성함에 따라, 도 8에 도시된 것처럼, 희생 라인들(141)이 y축 방향으로 분리되어, 반도체 기판(100) 상에 2차원적으로 배열된 희생 패턴들(143)이 형성될 수 있다. 또한, x축 방향으로 인접한 희생 패턴들(143) 사이에 제 1 매립 패턴(151)과 주형 패턴들(120)이 번갈아 배치될 수 있다.
이와 같이 형성된 희생 패턴(143)은 버퍼 절연 패턴(133)과 접하는 제 1 측벽(S1)을 가질 수 있으며, 제 2 트렌치들(302)들에 노출되는 제 2 측벽(S2)을 가질 수 있다. 나아가, 희생 패턴(143)의 제 1 측벽(S1)은 제 1 상부 폭과 제 1 하부 폭을 가질 수 있으며, 이방성 식각 공정에 의해 제 1 상부 폭이 제 1 하부 폭보다 작을 수 있다. 그리고, 희생 패턴(143)의 제 2 측벽(S2)은 제 2 상부 폭과 제 2 하부 폭을 가질 수 있으며, 제 2 상부 폭과 제 2 하부 폭은 실질적으로 동일할 수 있다. 이에 더하여, 제 1 및 제 2 상부 폭들은 사진 공정을 통해 구현할 수 있는 패턴의 최소 선폭보다 작을 수 있다. 또한, 희생 패턴(143)의 상부면 및 바닥면은 실질적으로 사각형태를 가질 수 있으며, 상부면의 면적이 하부면의 면적보다 작을 수 있다.
이어서, 도 11을 참조하면, 제 2 트렌치들(302)들을 채우는 제 2 매립막(153)을 형성한다. 즉, 제 2 매립막(153)은 x축 방향으로 연장될 수 있으며, 희생 패턴들(143)의 제 2 측벽들을 덮을 수 있다. 제 2 매립막(153)을 형성하는 것은, 절연성 물질로 제 2 트렌치들(302)들을 채우는 것, 및 절연성 물질을 평탄화하여 제 1 매립 패턴(151) 및 희생 패턴들(143) 의 상면들을 노출시키는 것을 포함할 수 있다. 제 2 매립막(153)은 희생 패턴들(143)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제 2 매립막(153)은 실리콘 산화막 또는 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막들(low-k dielectrics) 중의 적어도 하나를 포함할 수 있다.
도 12를 참조하면, 희생 패턴들(143)을 선택적으로 제거하여 반도체 기판(100)을 노출시키는 개구부들(145)을 형성한다.
희생 패턴들(143)을 제거함에 따라, 반도체 기판(100) 상에 미세 폭을 갖는 개구부들(145)이 정의된 몰드가 형성될 수 있으며, 여기서, 몰드는 주형 패턴들(120), 제 1 매립 패턴들(151) 및 제 2 매립 패턴들(153)을 포함한다.
구체적으로, 개구부들(145)은 주형 패턴들(120), 제 1 매립 패턴들(151) 및 제 2 매립 패턴들(153)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들(143)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생 패턴들(143)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생 패턴들(143)이 실리콘 질화막이고, 주형 패턴들(120), 제 1 매립 패턴들(151) 및 제 2 매립 패턴들(153)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 한편, 일 실시예에서처럼, 주형 패턴(120)이 실리콘 질화막으로 형성된 식각 정지막(121)을 포함하더라도, 식각 정지막(121)은 버퍼 절연 패턴(133) 및 제 2 매립막(153)에 의해 등방성 식각 공정에 노출되지 않는다.
이와 같이, 희생 패턴들(143)을 선택적으로 제거한 후, 희생 패턴들(143) 아래의 버퍼 절연 패턴(133)의 일부분들을 제거하는 공정이 진행될 수 있다. 이에 따라, 하부 배선들(105)의 상부면이 국소적으로 노출될 수 있다.
도 13을 참조하면, 개구부들(145) 내에 반도체 기판(100)으로부터 성장된 반도체 패턴들(160)을 형성한다.
일 실시예에 따르면, 반도체 패턴들(160)은 몰드에 노출된 하부 배선(105)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 방법을 이용하여 형성될 수 있다. 선택적 에피택시얼 성장 방법을 이용하여 형성된 반도체 패턴들(160)은 실질적으로 단결정 구조를 가질 수 있다. 반도체 패턴들(160)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 에피택시얼 성장에 의해 형성된 반도체 패턴들(160)은 단결정, 비정질 또는 다결정 반도체 물질일 수 있다. 또한, 하부 배선(105)과 반도체 패턴들(160) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
다른 실시예에 따르면, 반도체 패턴들(160)은 고상 에피택시얼(Solid Phase Epitaxial) 방법을 이용하여 형성될 수도 있다. 즉, 반도체 패턴들(160)은 개구부들(145) 내에 비정질(amorphous) 반도체막 또는 다결정(polycrystal) 반도체막을 증착하고, 비정질 또는 다결정 반도체막을 결정화시켜 형성될 수도 있다.
또 다른 실시예에 따르면, 반도체 패턴들(160)은 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 이용하여 형성될 수도 있다. 즉, 반도체 패턴들(160)은 개구부들(145) 내에 비정질 반도체막을 성장시킨 후, 엑시머 레이저와 같은 레이저 빔을 비정질 반도체막에 조사하여 반도체막을 결정화시켜 형성될 수 있다.
일 실시예에서, 하부 배선(105)으로부터 성장된 반도체 패턴들(160)은 몰드의 상부면보다 위로 과성장(over growth)될 수 있다. 이에 따라, 선택적 에피택시얼 성장 공정을 수행한 후에, 반도체 패턴들(160)의 상면들을 평탄화시키는 평탄화 공정이 수행될 수 있다.
이와 같이 형성된 반도체 패턴들(160)은 버퍼 절연 패턴(133)과 접하는 제 1 측벽들과, 제 2 매립막(153)들과 접하는 제 2 측벽들을 가질 수 있다. 그리고, 반도체 패턴들(160)은 미세 폭을 갖는 개구부들(145) 내에 형성됨에 따라, 미세 폭을 가질 수 있다.
이어서, 각각의 반도체 패턴들(160)에 상부 불순물 영역(160p) 및 하부 불순물 영역(160n)을 형성한다.
상세하게, 하부 및 상부 불순물 영역들(160n, 160p)은 서로 반대의 도전형을 가질 수 있다. 예를 들어, 상부 불순물 영역(160p)은 p형 불순물을 반도체 패턴들(160)에 이온 주입하여 형성될 수 있으며, 하부 불순물 영역(160n)은 상부 불순물 영역(160p)과 접하도록 n형 불순물을 반도체 패턴들(160)에 이온 주입하여 형성될 수 있다. 이에 더하여, 상부 불순물 영역(160p)의 p형 불순물 도핑 농도는 하부 불순물 영역(160n)의 n형 불순물 도핑 농도보다 클 수 있다. 한편, 다른 실시예에 따르면, 반도체 패턴들을(160)을 형성하는 선택적 에피택시얼 성장 공정 동안, n형 및 p형 불순물을 순차적으로 인-시츄(in-situ)로 도핑하여, 상부 불순물 영역(160p) 및 하부 불순물 영역(160n)을 형성할 수도 있다.
이와 같이, 하부 및 상부 불순물 영역들(160n, 160p)을 형성함에 따라, 반도체 패턴들(160) 각각에, 정류 소자(rectifying element)로서 기능할 수 있는, 피엔 또는 피아이엔 접합(PN or PIN junction)이 형성될 수 있다.
도 14를 참조하면, 반도체 패턴들(160) 상에 하부 전극들(170)을 형성한다.
하부 전극들(170)을 형성하는 것은, 반도체 패턴들(160) 상에 층간 절연막(미도시)을 형성하는 것, 층간 절연막에 반도체 패턴들(160) 각각의 상부면을 노출시키는 개구부들(미도시)을 형성하는 것, 및 개구부들 내에 하부 전극들(170)을 형성하는 것을 포함한다.
일 실시예에 따르면, 하부 전극들(170)은 층간 절연막(미도시)에 국소적으로 형성된 개구부들 내에 형성될 수 있다. 개구부들 내벽에는 하부 전극들(170)의 상부면의 면적을 줄이기 위해 스페이서(미도시)가 형성될 수도 있다.
하부 전극들(170)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다.
한편, 일 실시예에 따르면, 하부 전극들(170)을 형성하기 전에, 각각의 반도체 패턴들(160) 상부면에 오믹층(161; ohmic layer)이 형성될 수 있다.
오믹층(161)은 반도체 패턴(160)의 상부면을 금속 물질과 반응시킴으로써 형성될 수 있으며, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 및 텅스텐 실리사이드와 같은 금속 실리사이드들 중의 하나일 수 있다.
도 15를 참조하면, 하부 전극들(170) 상에 메모리 요소들(180) 및 상부 배선들(190)을 형성한다.
상세하게, 하부 전극들(170)이 형성된 층간 절연막 상에 층간 절연막(미도시)이 형성될 수 있으며, 층간 절연막 내에는 메모리 요소들(180)이 형성될 수 있다. 메모리 요소들(180)은 하부 배선들(105)을 가로지르는 라인형태를 가질 수 있다. 이와 달리, 메모리 요소들(180)은 하부 배선들(105)과 평행할 수도 있다. 또한, 다른 실시예에 따르면, 메모리 요소들(180)은 반도체 패턴들 각각에 대응되도록 반도체 기판(100) 상에 2차원적으로 배열될 수도 있다.
일 실시예에서, 메모리 요소들(180)는 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 메모리 요소들(180)은 그것을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나를 포함할 수 있다. 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다.
예를 들어, 상변화 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 이러한 상변화 물질은 물리화학기상 증착(PVD: Physical Vapor Deposition) 또는 화학기상증착(CVD: Chemical Vapor Deposition) 방법을 통해 형성될 수 있다. 한편, 메모리 요소들(180)이 상변화 물질들을 포함하는 경우, 메모리 요소들(180)을 형성하기 위한 패터닝 공정 전에 상변화 물질막 상에 캡핑 전극막(미도시)이 형성될 수도 있다.
한편, 다른 실시예들에 따르면, 메모리 요소들(180)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 예를 들면, 메모리 요소들(180)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 또 다른 실시예들에 따르면, 메모리 요소들(180)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다.
상부 배선들(190)은 메모리 요소들(180) 상에서 하부 배선들(105)을 가로지르는 x축 방향으로 형성될 수 있다. 일 실시예에 따르면, 상부 배선들(190)은 메모리 요소들(180)과 실질적으로 평행하게 형성될 수 있다.
상부 배선들(190)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다.
도 15 및 도 16을 참조하여, 본 발명의 제 1 실시예에 따른 제조 방법에 의해 제조된 반도체 장치에 대해 설명한다. 도 16은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 부분 사시도이다.
도 15 및 도 16을 참조하면, 제 1 실시예에 따른 반도체 장치는 반도체 기판(100), 반도체 기판(100) 상의 하부 배선들(105), 하부 배선들(105)을 가로지르는 상부 배선들(190), 하부 배선들(105)과 상부 배선들(190)의 교차 영역들 각각에 배치되는 선택 소자들, 및 선택 소자와 상부 배선(190) 사이의 메모리 요소들(180)을 포함한다. 선택 소자들은 반도체 기판(100) 상에 2차원적으로 배열될 수 있으며, 선택 소자들은 메모리 요소를 통과하는 전류의 흐름을 제어할 수 있다.
보다 상세하게, 하부 배선들(105)은 반도체 기판(100) 상에 y축 방향으로 연장된 라인 형태일 수 있다. 일 실시예에서, 하부 배선들(105)은 반도체 기판(100) 내에 불순물을 고농도로 도핑하여 형성된 불순물 영역일 수 있다. 여기서, 하부 배선들(105)은 반도체 기판(100)과 반대의 도전형을 가질 수 있다.
선택 소자들은 상술한 제 1 실시예에 따른 제조 방법에 의해 형성된 반도체 패턴들(160)을 포함한다. 반도체 패턴들(160) 각각은 상부 및 하부 불순물 영역들(160p, 160n)을 포함할 수 있으며, 서로 반대의 도전형을 가질 수 있다. 예를 들어, 하부 불순물 영역(160n)은 하부 배선들(105)과 동일한 도전형을 가질 수 있으며, 상부 불순물 영역(160p)은 하부 불순물 영역(160n)의 반대되는 도전형을 가질 수 있다. 이에 따라, 반도체 패턴들(160) 각각에 피엔 접합(PN junction)이 형성될 수 있다. 이와 달리, 상부 불순물 영역(160p)과 하부 불순물 영역(160n) 사이에 진성 영역(intrinsic region)이 개재되어, 반도체 패턴(160) 내에 피아이엔(PIN) 접합이 형성될 수도 있다.
한편, 반도체 기판(100), 하부 배선(105) 및 반도체 패턴(160)에 의해 피엔피 또는 엔피엔 구조의 바이폴라 트랜지스터가 구현될 수도 있다.
상술한 제조 방법에 따르면, 선택 소자들을 구현하는 반도체 패턴들(160)은, 상술한 제조 방법처럼, 반도체 기판(100) 상에 2차원적으로 배열될 수 있다.
상세하게, 반도체 패턴들(160)은 버퍼 절연 패턴(133)과 접하는 제 1 측벽(S1)을 가질 수 있으며, 제 2 매립 패턴들(153)에 접하는 제 2 측벽(S2)을 가질 수 있다. 나아가, 도 16을 참조하면, 반도체 패턴(160)의 제 1 측벽(S1)은 제 1 상부 폭(L2)과 제 1 하부 폭(L1)을 가질 수 있으며, 이방성 식각 공정에 의해 제 1 상부 폭(L2)이 제 1 하부 폭(L1)보다 작을 수 있다. 그리고, 반도체 패턴(160)의 제 2 측벽(S2)은 제 2 상부 폭(W2)과 제 2 하부 폭(W1)을 가질 수 있으며, 제 2 상부 폭(W2)과 제 2 하부 폭(W1)은 실질적으로 동일할 수 있다. 이에 더하여, 제 1 및 제 2 상부 폭들(L1, L2, W1, W2)은 사진 공정을 통해 구현할 수 있는 패턴의 최소 선폭보다 작을 수 있다. 또한, 반도체 기판(100)의 상면에 대해 평행한 반도체 패턴들(160)의 상부면 및 바닥면은 실질적으로 사각형태를 가질 수 있으며, 상부면의 면적이 하부면의 면적보다 작을 수 있다.
이에 더하여, 도 15를 참조하면, x축 방향에서 인접하는 반도체 패턴들(160) 사이에는 주형 패턴들(120)과 제 1 매립 패턴들(151)이 번갈아 개재될 수 있다. 이에 더하여, 반도체 패턴들(160)과 주형 패턴들(120) 사이에는 버퍼 절연 패턴(133)이 개재될 수 있다. 여기서, 버퍼 절연 패턴(133)은 x축 방향에서 하부 폭보다 큰 상부 폭을 가질 수 있다.
또한, y축 방향에서 인접하는 반도체 패턴들(160) 사이에는 제 2 매립 패턴들(153)이 개재될 수 있으며, 제 2 매립 패턴들(153)은 y축 방향으로 인접하는 주형 패턴들(120) 사이로 연장될 수 있다. 즉, 반도체 패턴들(160)은 절연 물질들에 의해 둘러싸일 수 있다. 나아가, 반도체 패턴들(160)의 상부면들은 주형 패턴들(120) 및 제 1 및 제 2 매립 패턴들(151, 153) 상부면들과 공면(coplanar)을 이룰 수 있다.
반도체 패턴들(160) 상에는 하부 전극들(170), 메모리 요소들(180) 및 상부 배선들(190)이 배치된다.
일 실시예에 따르면, 메모리 요소들(180) 각각은 상부 배선들(190)과 실질적으로 평행하게 형성될 수 있으며, 복수의 하부 전극들(170)과 접속될 수 있다. 이와 달리, 메모리 요소들(180)은 2차원적으로 배열될 수 있다. 즉, 메모리 요소들(180) 각각은 반도체 패턴들(160) 각각의 상부에 하나씩 배치될 수 있다. 메모리 요소들(180)은, 상술한 것처럼, 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 일 실시예에 따르면, 메모리 요소(180)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 한편, 다른 실시예에 따르면, 메모리 요소(180)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
하부 전극들(170) 각각은 반도체 패턴들(160) 각각과 메모리 요소들(180) 중 하나 사이에 배치될 수 있다. 하부 전극(170)의 수평 면적은 반도체 패턴(160)의 수평 면적 또는 메모리 요소(180)의 수평 면적보다 작을 수 있다.
일 실시예에서, 하부 전극들(170)은 기둥 형상을 가질 수 있다. 다른 실시예에 따르면, 하부 전극들(170)의 형태는 하부 전극(170)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(170)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
나아가, 하부 전극들(170)과 반도체 패턴들(160) 사이에는 콘택 저항을 감소시키기 위한 오믹층(161)이 개재될 수 있다. 예를 들어, 오믹층(161) 은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
상부 배선들(190)은 하부 배선들(105)을 가로지르며, 메모리 요소들(180) 상에서 메모리 요소들(180)에 전기적으로 연결될 수 있다.
도 17 내지 도 20을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 20은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 제 2 실시예에 따른 반도체 장치의 제조 방법에서, 도 2 내지 도 15에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 2 실시예에 따르면, 도 3 내지 도 13을 참조하여 설명한 것처럼, 반도체 기판 상에 2차원적으로 배열된 반도체 패턴들(160)을 형성한다. 이어서, 도 17에 도시된 것처럼, 반도체 패턴들(160)의 상부면을 소정 깊이 식각하여 리세스 영역들(147)을 형성한다.
리세스 영역들(147)은 제 2 매립막(153)들에 의해 정의되는 한 쌍의 내벽들 그리고 제 1 매립 패턴들(151) 및 주형 패턴들(120)에 의해 정의되는 다른 한 쌍의 내벽들을 가질 수 있다.
도 18 및 도 19를 참조하면, 리세스 영역들(147) 내에 하부 전극을 형성한다. 하부 전극은 상부면이 하부면보다 좁은 면적을 가질 수 있다. 예를 들어, 하부 전극을 형성하는 것은, 리세스 영역들(147)의 내벽을 컨포말하게 덮는 하부 전극막(171)을 형성한 후, 제 2 매립막(153)들 상부면이 노출될 때까지 하부 전극막(171)을 평탄화 식각하는 단계를 포함할 수 있다.
한편, 리세스 영역(147)에 내에 하부 전극막(171)을 컨포말하게 증착한 후, 하부 전극막(171) 상에 리세스 영역(147)을 매립시키는 캡핑 절연막(173)이 형성될 수 있다. 캡핑 절연막(173)은 하부 전극막(171)과 함께 제 2 매립막(153)의 상부면이 노출되도록 평탄화될 수 있다. 캡핑 절연막(173)은, 예를 들어, SiO2, SiN, PE-SiN, SiON, C, ALD-AlN, GeN, Al2O3, MgO, SiO2, CaO, Y2O3, TiO2, Cr2O3, FeO, CoO, ZrO 및 CuO2로 이루어진 그룹 중 선택된 어느 하나로 형성될 수 있다.
도 19를 참조하면, 하부 전극막(171)의 상부면 일부를 리세스시키는 상부 트렌치(303)가 형성될 수 있다. 상부 트렌치(303)는 제 1 트렌치(301)와 실질적으로 평행한 방향으로 형성될 수 있다.
상부 트렌치를 형성함에 따라, 반도체 패턴들(160) 상에 각각 하부 전극 구조체(175)가 형성될 수 있다. 하부 전극 구조체(175)는 도시된 것처럼, 하부 전극(172)과 그 내부의 캡핑 절연 패턴(174)으로 구성된다. 하부 전극(172)은 반도체 기판(100)에 수직하는 단면에서, 반도체 패턴(160) 상의 바닥부와 바닥부에서 제 1 매립 패턴(151)의 측벽으로 연장되되 길이가 서로 다른 측벽부들을 가질 수 있다. 즉, 하부 전극(172)에서, x축에 평행한 최대 폭은 반도체 패턴(160)의 상부 폭과 실질적으로 동일할 수 있다.
이후, 도 20을 참조하면, 상부 트렌치(303) 내에는 매립 절연막(177)이 채워질 수 있으며, 매립 절연막(177)은 하부 전극(172)의 상부면이 노출되도록 평탄화될 수 있다. 한편, 변형된 실시예들에 따르면, 매립 절연막(177)을 별도로 형성하지 않고, 후속해서 형성되는 층간 절연막(미도시)이 상부 트렌치(303)를 채울 수 있다.
이어서, 하부 전극 구조체들(175) 상에, 메모리 요소들(180) 및 상부 배선들(190)이 형성된다. 메모리 요소들(180) 및 상부 배선들(190)은 은 하부 배선들(105)을 가로지르는 라인형태를 가질 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1000)는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다.
도 21을 참조하면, 전자 장치(1000)는 본 발명의 실시예들에 따른 반도체 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
반도체 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 반도체 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 전자 장치(1000)의 동작 속도가 획기적으로 빨라질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자들과 상기 상부 배선들 사이에 배치되는 메모리 요소를 포함하되,
    상기 선택 소자들 각각은, 제 1 상부 폭과, 상기 제 1 상부 폭보다 큰 제 1 하부 폭을 갖는 제 1 측벽, 및 실질적으로 동일한 제 2 상부 폭과 제 2 하부 폭을 갖는 제 2 측벽을 갖는 반도체 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 패턴은 단결정 반도체 에피택셜층으로 이루어진 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 패턴의 상부면의 면적은 상기 반도체 패턴의 하부면의 면적보다 작은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 패턴의 상기 제 1 측벽은 상기 하부 배선들의 상부면에 대해 실질적으로 수직하고, 상기 반도체 패턴의 상기 제 2 측벽은 상기 하부 배선들의 상부면에 대해 경사진 반도체 장치.
  5. 제 1 항에 있어서,
    제 1 방향에서 인접하는 반도체 패턴들 사이에서, 상기 반도체 패턴들의 제 1 측벽들을 덮는 주형 패턴들; 및
    상기 제 1 방향에 대해 수직하는 제 2 방향에서 인접하는 상기 반도체 패턴들 사이에서 상기 반도체 패턴들의 제 2 측벽들을 덮으며, 상기 주형 패턴들의 일측벽들로 연장된 제 2 매립막들을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 패턴들의 상기 제 1 측벽들과 인접한 상기 주형 패턴들의 측벽들은 상기 하부 배선의 상부면에 대해 경사진 반도체 장치.
  7. 제 6 항에 있어서,
    상기 주형 패턴들과 상기 반도체 패턴들의 제 1 측벽들 사이에 개재된 버퍼 절연막을 더 포함하되, 상기 제 1 방향에서 상기 버퍼 절연막의 상부 폭이 하부 폭보다 큰 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 패턴은 서로 다른 도전형으로 도핑된 상부 불순물 영역 및 하부 불순물 영역을 포함하고, 상기 상부 및 하부 불순물 영역은 피엔 또는 피아이엔 다이오드를 구성함으로써 상기 선택 소자로서 기능하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 메모리 요소는 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 장치.
  10. 반도체 기판 상에, 트렌치들을 정의하는 주형 패턴들을 형성하는 것;
    서로 이격되어 상기 트렌치들 각각의 내측벽을 덮는 한 쌍의 희생 라인들을 형성하는 것;
    상기 희생 라인들 사이에 상기 트렌치들을 채우는 제 1 매립막을 형성하는 것;
    상기 희생 라인들을 가로지르는 제 2 매립막을 형성하여, 상기 반도체 기판 상에 2차원적으로 배열된 희생 패턴들을 형성하는 것;
    상기 희생 패턴들을 제거하여, 상기 기판을 노출시키는 개구부들을 형성하는 것; 및
    상기 개구부들에 노출된 상기 반도체 기판으로부터 성장된 반도체 패턴들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
KR1020110130376A 2011-12-07 2011-12-07 반도체 장치 및 그 제조 방법 KR101802436B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110130376A KR101802436B1 (ko) 2011-12-07 2011-12-07 반도체 장치 및 그 제조 방법
US13/668,489 US8853660B2 (en) 2011-12-07 2012-11-05 Semiconductor memory devices having lower and upper interconnections, selection components and memory components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110130376A KR101802436B1 (ko) 2011-12-07 2011-12-07 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130063807A true KR20130063807A (ko) 2013-06-17
KR101802436B1 KR101802436B1 (ko) 2017-11-29

Family

ID=48571133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110130376A KR101802436B1 (ko) 2011-12-07 2011-12-07 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8853660B2 (ko)
KR (1) KR101802436B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160043208A (ko) * 2014-10-10 2016-04-21 삼성전자주식회사 가변 저항 메모리 소자의 제조 방법
KR20160087533A (ko) * 2015-01-14 2016-07-22 삼성전자주식회사 반도체 소자의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102463036B1 (ko) 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US10366884B1 (en) * 2018-11-08 2019-07-30 Stratio Methods for forming a germanium island using selective epitaxial growth and a sacrificial filling layer

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143860A (en) * 1987-12-23 1992-09-01 Texas Instruments Incorporated High density EPROM fabricaiton method having sidewall floating gates
US5060035A (en) * 1989-07-13 1991-10-22 Mitsubishi Denki Kabushiki Kaisha Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure
US5356834A (en) * 1992-03-24 1994-10-18 Kabushiki Kaisha Toshiba Method of forming contact windows in semiconductor devices
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
KR0144895B1 (ko) * 1995-04-27 1998-07-01 김광호 불휘발성 기억장치의 제조방법
KR0155859B1 (ko) * 1995-07-20 1998-10-15 김광호 플래쉬 메모리장치 및 그 제조방법
KR100205320B1 (ko) * 1996-10-25 1999-07-01 구본준 모스펫 및 그 제조방법
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6646297B2 (en) 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
JP4883836B2 (ja) * 2000-12-27 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7259038B2 (en) 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
KR20080039701A (ko) 2006-11-01 2008-05-07 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
US7745812B2 (en) 2007-06-21 2010-06-29 Qimonda North America Corp. Integrated circuit including vertical diode
US8254166B2 (en) * 2007-10-31 2012-08-28 Qimonda Ag Integrated circuit including doped semiconductor line having conductive cladding
KR20090060593A (ko) 2007-12-10 2009-06-15 주식회사 하이닉스반도체 상변화 메모리 소자 제조 방법
US7955958B2 (en) 2008-02-07 2011-06-07 International Business Machines Corporation Method for fabrication of polycrystalline diodes for resistive memories
KR100972075B1 (ko) 2008-09-18 2010-07-22 주식회사 하이닉스반도체 상변화 기억 소자의 제조방법
KR101000473B1 (ko) 2008-11-06 2010-12-14 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
KR20100052313A (ko) 2008-11-10 2010-05-19 주식회사 하이닉스반도체 상변환 기억 소자의 제조방법
US8194411B2 (en) * 2009-03-31 2012-06-05 Hong Kong Applied Science and Technology Research Institute Co. Ltd Electronic package with stacked modules with channels passing through metal layers of the modules
KR20120135628A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160043208A (ko) * 2014-10-10 2016-04-21 삼성전자주식회사 가변 저항 메모리 소자의 제조 방법
KR20160087533A (ko) * 2015-01-14 2016-07-22 삼성전자주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR101802436B1 (ko) 2017-11-29
US20130146830A1 (en) 2013-06-13
US8853660B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
US8901009B2 (en) Methods of manufacturing semiconductor devices
US10424619B2 (en) Variable resistance memory devices and methods of manufacturing the same
KR101994449B1 (ko) 상변화 메모리 소자 및 그 제조방법
US8426840B2 (en) Nonvolatile memory cells having phase changeable patterns therein for data storage
US8871559B2 (en) Methods for fabricating phase change memory devices
US20080272355A1 (en) Phase change memory device and method for forming the same
US8810003B2 (en) Semiconductor device and method of fabricating the same
US8686393B2 (en) Integrated circuit semiconductor devices including channel trenches and related methods of manufacturing
KR20170107163A (ko) 반도체 메모리 소자 및 이의 제조방법
US20110315946A1 (en) Nonvolatile memory device
US20140131655A1 (en) Semiconductor memory devices and methods of fabricating the same
US20080293224A1 (en) Method of forming a diode and method of manufacturing a phase-change memory device using the same
KR101802436B1 (ko) 반도체 장치 및 그 제조 방법
US11950517B2 (en) Three-dimensional semiconductor memory devices
US11723221B2 (en) Three-dimensional semiconductor memory devices
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
US10892410B2 (en) Variable resistance memory devices and methods of manufacturing variable resistance memory devices
US11177320B2 (en) Variable resistance memory device and method of fabricating the same
US8476130B2 (en) Semiconductor device and method of fabricating semiconductor device
KR20100027949A (ko) 가변 저항 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant