KR20120135628A - 반도체 장치 및 그 제조 방법 - Google Patents

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서기석
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 기판 상에 배열된 하부 배선들; 하부 배선들을 가로지르는 상부 배선들; 및 하부 배선들과 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들을 포함하며, 반도체 기둥들 각각은, 제 1 도전형의 상부 불순물 영역; 및 고농도 불순물 영역 및 상부 불순물 영역에 인접한 저농도 불순물 영역을 포함하는 제 2 도전형의 하부 불순물 영역을 포함하고, 하부 배선들은 금속성 물질로 이루어지며, 반도체 기둥들의 고농도 불순물 영역들과 직접 접촉한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 집적도가 보다 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 심화되고 있다. 하지만, 단순한 스케일링 다운(scaling down)에 의하여 반도체 소자를 고집적화시키는 경우에, 여러 문제점이 발생될 수 있다. 예컨대, 최소선폭이 수십 나노미터로 감소됨으로써, 반도체 소자의 제조 공정들의 마진들이 감소될 수 있다. 또한, 반도체 소자에 포함된 다양한 기능의 단일 요소들(eg, 소자 내 다양한 구동회로들 및/또는 기억 셀 등)의 특성들을 모두 최적화시키는 것이 어려워질 수 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 동작 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 집적도 및 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상에 배열된 하부 배선들; 하부 배선들을 가로지르는 상부 배선들; 및 하부 배선들과 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들을 포함하며, 반도체 기둥들 각각은, 제 1 도전형의 상부 불순물 영역; 및 고농도 불순물 영역 및 상부 불순물 영역에 인접한 저농도 불순물 영역을 포함하는 제 2 도전형의 하부 불순물 영역을 포함하고, 하부 배선들은 금속성 물질로 이루어지며, 반도체 기둥들의 고농도 불순물 영역들과 직접 접촉한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 금속성 물질로 이루어진 하부 배선들; 하부 배선들을 가로지르는 상부 배선들; 및 하부 배선들과 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들을 포함하되, 하부 배선들 각각은 반도체 기둥들과 접촉하는 제 1 부분들과, 반도체 기둥들 사이의 제 2 부분들을 포함하되, 제 1 부분들과 제 2 부분들의 수직적 두께가 다르다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판; 셀 영역의 반도체 기판에 배치되며, 금속성 물질로 이루어진 하부 배선들; 하부 배선들을 가로지르는 상부 배선들; 하부 배선들과 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들; 및 반도체 기둥들과 상부 배선들 사이에 배치되는 메모리 요소들을 포함하는 메모리 셀들; 및 주변회로 영역의 반도체 기판에 배치되는 주변 회로들을 포함하며, 반도체 기둥들의 상면들은 주변회로 영역의 반도체 기판의 상면과 공면(coplanar)을 이룬다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 내에 소자 분리막들을 형성하는 것; 반도체 기판을 패터닝하여 소자 분리막들 사이에 반도체 기둥들을 형성하는 것; 반도체 기판으로부터 반도체 기둥들을 수직적으로 분리하는 언더컷 영역을 형성하는 것; 언더컷 영역 내에 반도체 기둥들의 하부를 가로지르는 하부 배선을 형성하는 것; 및 반도체 기둥들 상에서 하부 배선을 가로지르는 상부 배선을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 장치에 따르면, 반도체 기판과 반도체 다이오드들 사이에 배치되는 하부 배선들이 금속성 물질로 형성됨에 따라, 반도체 장치의 스케일 감소로 인한 하부 배선의 저항 증가를 억제할 수 있다.
나아가, 반도체 다이오드가 단결정 반도체 기판을 패터닝하여 형성되므로, 반도체 다이오드를 구성하는 반도체 물질의 결정성 결함을 줄일 수 있다. 따라서, 반도체 다이오드의 전기적 특성이 향상될 수 있으므로, 나아가, 반도체 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이 영역을 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역 및 주변회로 영역을 나타내는 단면도로서, 셀 어레이 영역은 도 3의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면을 도시한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역을 나타내는 사시도이다.
도 6 내지 도 9는 본 발명의 다른 실시예들에 따른 반도체 장치의 단면도들로서, 도 3의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면을 도시한다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 11 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도들이다.
도 19 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 장치로서 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 예로 들어 설명한다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등과 같이 저항체를 이용한 메모리 장치에도 적용될 수 있다. 나아가, 본 발명은 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory)에도 적용될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 셀 어레이(10) 및 메모리 셀들을 제어하는 주변회로들을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함하며, 메모리 블록들(BLK0~BLKn) 각각은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함하여, 데이터들을 저장할 수 있다.
메모리 셀들을 제어하는 주변회로들은, 로우 디코더(20), 데이터 입출력 회로(30) 및 칼럼 디코더(40)를 포함할 수 있다. 로우 디코더(20)는 어드레스 정보에 따라, 메모리 셀 어레이(10)의 메모리 블록(BLK0~BLKn)을 선택하고, 선택된 메모리 블록의 워드 라인을 선택한다. 데이터 입출력 회로(30)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 기입하거나, 메모리 셀들에 저장된 데이터를 독출할 수 있다. 컬럼 디코더(40)는 선택된 메모리 블록의 워드 라인을 선택하며, 데이터 입출력 회로(30)와 외부(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 나아가, 주변회로들은 로직 회로 및 전압 발생 회로들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 반도체 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수 개의 워드 라인들(WL1~WLm), 비트 라인들(BL1~BLn) 및 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 교차하는 지점들에 배치될 수 있다.
일 실시예에서, 각각의 메모리 셀들(MC)은 메모리 소자(Rp)와 선택 소자(D)를 포함한다. 메모리 소자(Rp)는 비트 라인들(BL1~BLn) 중 어느 하나와 선택 소자(D) 사이에 연결되며, 선택 소자(D)는 메모리 소자(Rp)와 워드 라인들(WL1~WLm) 중 어느 하나의 사이에 배치된다.
일 실시예에서, 메모리 소자(Rp)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에 따르면, 가변 저항 소자는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입 및 독출할 수 있다.
한편, 다른 실시예에 따르면, 메모리 소자(Rp) 는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
선택 소자(D)는 워드 라인들(WL1~WLm) 중 어느 하나와 메모리 소자(Rp) 사이에 연결될 수 있으며, 워드 라인들(WL1~WLm)의 전압에 따라 메모리 소자(Rp)로의 전류 공급을 제어한다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 메모리 소자(Rp)에 연결되며, 다이오드의 캐소드(cathode)가 워드 라인들(WL1~WLm)에 연결될 수 있다. 그리고, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 메모리 소자(Rp)에 전류가 공급될 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 상세히 설명한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이 영역을 나타내는 평면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역 및 주변회로 영역을 나타내는 단면도로서, 셀 어레이 영역은 도 3의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면을 도시한다. 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 영역을 나타내는 사시도이다.
도 3 내지 도 5를 참조하면, 반도체 기판(100)은 셀 어레이 영역과 주변회로 영역(PERI)을 포함한다.
일 실시예에 따른 반도체 장치는, 셀 어레이 영역의 반도체 기판(100) 상에 배열된 하부 배선들(150; 즉, 도 2의 워드 라인들), 하부 배선들(150)을 가로지르는 상부 배선들(190; 즉, 도 2의 비트 라인들), 하부 배선들(150)과 상부 배선들(190)의 교차 영역들 각각에 배치되는 반도체 기둥들(SP; semiconductor pillars)을 포함한다. 나아가, 반도체 기둥들(SP)과 상부 배선들(190) 사이에 메모리 요소들(180)이 연결될 수 있다. 여기서, 하부 배선들(150)은 반도체 기판(100)과 반도체 기둥들(SP) 사이에 배치되며, 제 1 방향(즉, x축 방향)으로 배열된 반도체 기둥들(SP)에 공통으로 연결될 수 있다.
주변회로 영역(PERI)에는 도 1을 참조하여 설명된 로우 디코더(20), 데이터 입출력 회로(30) 및 칼럼 디코더(40)와 같은 주변회로들이 배치될 수 있다. 예를 들어, 주변회로 영역(PERI)의 반도체 기판(100) 상에는 모스(MOS) 트랜지스터들(200)이 배치될 수 있다. 구체적으로, 주변회로 영역(PERI)의 반도체 기판(100) 상에 게이트 전극(210)이 배치되며, 게이트 전극(210)과 반도체 기판(100) 사이에 게이트 절연막(215)이 개재될 수 있다. 또한, 게이트 전극들(210) 양측의 반도체 기판(100) 내에는 소오스/드레인 불순물 영역들(220)이 형성될 수 있다.
보다 상세히 설명하면, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 단결정 반도체 물질로 이루어질 수 있다. 단결정 반도체 물질에서, 단결정 물질의 단위 셀(unit cell)의 모든 격자 방향(lattice direction) 및 격자 면(lattice plane)은 밀러 지수(Miller Index)로 알려진 수학적 기술(mathematical description)을 이용하여 설명될 수 있다. 즉, 반도체 기판(100; 즉, 웨이퍼)은 웨이퍼를 형성하는 단결정 반도체 물질의 등가 결정면들의 집합(a family of equivalent crystal planes) 중에서 한 개를 따라 방향이 정렬된 기판 표면을 가질 수 있다.
일 실시예 따른 반도체 장치는 등가 결정 면들 중 하나에 따라 방향이 정렬된 반도체 기판(100) 상에 구현될 수 있다. 예를 들어, 반도체 장치는 (100)면을 표면으로 갖는 단결정 실리콘 기판에 구현되거나, (110)면을 표면으로 갖는 단결정 실리콘 기판 상에 구현될 수 있다.
일 실시예에 따르면, 반도체 기판(100) 상에는 제 1 방향(즉, x축 방향)으로 연장된 복수의 소자 분리막들(110)이 제 2 방향(즉, y축 방향)으로 서로 이격되어 배열될 수 있다. 일 실시예에 따르면, 소자 분리막들(110)은 라인 형상일 수 있으며, 하부 폭이 상부 폭보다 작을 수 있다. 소자 분리막들(110)의 상부 폭과, 소자 분리막들(110)의 간격이 실질적으로 동일할 수 있다. 소자 분리막들(110)은 산화물 및/또는 질화물과 같은 절연물질로 형성될 수 있다.
일 실시예에서, 반도체 기둥들(SP)은 단결정 반도체 물질로 이루어지며, 반도체 기판(100)의 일부분일 수 있다. 반도체 기둥들(SP)은 인접하는 소자 분리막들(110) 사이에서 제 1 방향으로 서로 이격되어 배열될 수 있다. 반도체 기둥들(SP)은 소자 분리막들(110)과 직접 접촉하는 제 1 측벽들과, 제 1 측벽들에 대해 수직하는 제 2 측벽들을 가질 수 있다. 반도체 기둥들(SP)의 제 2 측벽들은 절연성 물질로 이루어진 측벽 스페이서(130)에 의해 커버될 수 있다. 나아가, 반도체 기둥(SP)은 평탄한 상부면과, 경사진 하부면들을 가질 수 있다. 상세하게, 일 실시예에서, 반도체 기둥(SP)의 상부면은 (100) 면을 가질 수 있으며, 하부면들은 (111) 면을 가질 수 있으며, (211)면, 또는 (311) 면을 가질 수도 있다. 이와 달리, 반도체 기둥(SP)의 상부면은 (110) 면을 가질 수 있으며, 반도체 기둥(SP)의 하부면은 라운드진 표면일 수 있다. 셀 어레이 영역의 반도체 기둥들(SP)은 반도체 기판(100)의 일부분으로서, 반도체 기둥들(SP)의 상면들은 주변회로 영역(PERI)에서 반도체 기판(100)의 상면과 공면(coplanar)을 이룰 수 있다.
일 실시예에서, 반도체 기둥들(SP)은 반대의 도전형을 갖는 하부 및 상부 불순물 영역들(101, 103)을 가질 수 있다. 예를 들어, 하부 불순물 영역(101)은 n형 불순물 영역일 수 있으며, 상부 불순물 영역(103)은 p형 불순물 영역일 수 있다. 이와 같이, 하부 및 상부 불순물 영역들(101, 103)을 포함하는 반도체 기둥들(SP)은 PN 접합 다이오드를 구성할 수 있다. 이와 달리, 반도체 기둥(SP)은 하부 및 상부 불순물 영역들(101, 103) 사이에 진성 영역(intrinsic region)을 개재하는 PIN 접합 다이오드를 구성할 수도 있다.
일 실시예에 따르면, 제 1 도전형의 하부 불순물 영역(101)은 상부 불순물 영역(103)과 접하는 하부 저농도 불순물 영역(108)과, 하부 배선들(150)과 접하는 하부 고농도 불순물 영역(109)을 가질 수 있다. 예를 들어, 하부 저농도 불순물 영역(108)의 불순물 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있으며, 하부 고농도 불순물 영역(109)의 불순물 농도는 약 1×1017 내지 1×1021 원자/cm3 일 수 있다. 실시예들에서, 하부 고농도 불순물 영역(109)은 금속성 물질로 이루어진 하부 배선(150)과 직접 접촉되는 영역으로서, 금속성 물질이 반도체 물질과 접촉할 때 발생하는 에너지 배리어를 감소시켜 콘택 저항을 감소시킨다.
일 실시예에 따르면, 상부 불순물 영역(103)의 p형 불순물의 도핑 농도가 하부 저농도 불순물 영역(108)의 n형 불순물의 도핑 농도보다 클 수 있다. 예를 들어, 상부 불순물 영역(103)의 p형 불순물 농도는 약 1×1017 내지 1×1021 원자/cm3 일 수 있으며, 하부 저농도 불순물 영역(108)의 n형 불순물 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있다. 이에 따라, 반도체 다이오드에 역 바이어스(reverse bias)가 인가될 때, 반도체 다이오드를 통해서 흐르는 누설 전류가 감소될 수 있다.
이와 같이, 반도체 기둥들(SP)에 구현되는 반도체 다이오드는 메모리 요소들(180)을 경유하는 전류의 흐름을 제어하는 선택 소자이다. 이러한 반도체 다이오드는 단결정 반도체 기판(100)의 일부분으로 이루어진 반도체 기둥들(SP)에 구현되므로, 반도체 다이오드를 구성하는 반도체 기둥들(SP)의 결정성이 우수할 수 있다. 따라서, 선택 소자로 이용되는 반도체 다이오드를 통한 누설 전류를 줄일 수 있으므로, 반도체 장치의 신뢰성이 향상될 수 있다.
일 실시예에서, 하부 배선들(150)은 반도체 기판(100)과 반도체 기둥들(SP) 사이에서, 제 1 방향으로 배열된 반도체 기둥들(SP)에 형성되는 반도체 다이오드들에 공통으로 연결될 수 있다. 상세하게, 하부 배선들(150)의 상부면들은 반도체 기둥들(SP)의 경사진 하부면들과 직접 접촉되고, 하부면들은 반도체 기판(100)과 직접 접촉될 수 있다. 일 실시예에서, 하부 배선들(150)과 접하는 반도체 기판(100)의 표면은 반도체 기둥들(SP)의 상면들과 평행한 바닥면(141)과, 바닥면(141)에 대해 경사진 경사면(143)을 가질 수 있다. 일 실시예에서, 반도체 기판(100)의 바닥면(141)은 (100)면을 가질 수 있으며, 경사면(143)은 (111)면을 가질 수 있다. 이와 달리, 경사면은 (211)면, 또는 (311)면을 가질 수도 있다. 즉, 하부 배선들(150)은 반도체 기판(100)의 (100)면, (111)면, (211)면, 또는 (311)면과 접촉될 수 있다. 하부 배선들(150)은 반도체 기둥들(SP)의 경사진 하부면과 접촉되므로, 하부 배선들(150)과 반도체 다이오드들 간의 접촉 저항이 감소될 수 있다.
나아가, 하부 배선들(150)은 인접하는 소자 분리막들(110) 사이에서 제 1 방향으로 연장되며, 하부 배선들(150)의 양 측벽들은 소자 분리막(110)과 직접 접촉될 수 있다. 즉, 하부 배선들(150)은 소자 분리막들(110)과 실질적으로 평행할 수 있으며, 하부 배선들(150)의 선폭은 소자 분리막들(110) 간의 간격과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 하부 배선들(150) 각각은 반도체 기둥들(SP)과 접촉하는 제 1 부분들(150a)과, 반도체 기둥들(SP) 사이의 제 2 부분들(150b)을 포함할 수 있으며, 제 1 부분들(150a)과 제 2 부분들(150b)의 두께가 서로 다를 수 있다. 다시 말해, 하부 배선들(150)의 수직적 두께(즉, 하부 배선들(150)의 하부면과 상부면 사이의 거리)는 반도체 기둥들(SP) 아래에서와 반도체 기둥들(SP) 사이에서 다를 수 있다. 도시된 것처럼, 반도체 기둥들(SP) 아래에서 하부 배선들(150)의 수직적 두께가 반도체 기둥들(SP) 사이에서 하부 배선들(150)의 수직적 두께보다 작을 수 있다. 다른 실시예에 따르면, 반도체 장치의 스케일이 감소됨에 따라, 하부 배선들(150)은 균일한 두께를 가질 수도 있다.
일 실시예에서, 하부 배선들(150)의 제 2 부분들(150b)은 반도체 기둥들(SP) 사이로 수직적으로 연장될 수 있다. 이 때, 하부 배선들(150)의 제 2 부분들(150b)은 반도체 기둥들(SP)의 측벽을 덮는 측벽 스페이서(130)에 의해 반도체 기둥들(SP)과 절연될 수 있다. 하부 배선들(150)의 제 2 부분들(150b)은 국소적으로 형성된 보이드(V; void)를 가질 수도 있다.
이와 같은 하부 배선들(150)은 금속성 물질로 이루어지며, 반도체 기둥들(SP)의 하부 고농도 불순물 영역(109)과 직접 접촉될 수 있다. 예를 들어, 하부 배선들(150)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 하부 배선들(150)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다. 이와 같이, 하부 배선들(150)이 금속성 물질로 형성됨에 따라, 반도체 장치의 스케일 감소로 인한 하부 배선들(150)의 저항 증가를 억제할 수 있다.
각각의 반도체 기둥들(SP) 상에는 하부 전극들(175), 메모리 요소들(180) 및 상부 배선들(190)이 배치된다. 상부 배선들(190)은 하부 배선들(150)을 가로지르며, 메모리 요소들(180)은 상부 배선들(190)과 하부 전극(175) 사이의 전류 경로 상에 배치된다.
일 실시예에서, 하부 전극들(175)은 기둥 형상을 가질 수 있다. 한편, 다른 실시예에 따르면 하부 전극들(175)의 형태는 하부 전극(175)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극(175)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
나아가, 하부 전극들(175)과 반도체 기둥들(SP) 사이에는 콘택 저항을 감소시키기 위한 오믹 패턴들(165)이 개재될 수 있다. 예를 들어, 오믹 패턴들(165)은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
메모리 요소들(180)은 상부 배선들(190)처럼 하부 배선들(150)을 가로지르는 라인 형태를 가질 수 있으며, 하부 전극들(175)을 통해 반도체 기둥들(SP)과 연결될 수 있다. 이와 달리, 메모리 요소들(180)은 하부 전극들(175)처럼 2차원적으로 배열될 수도 있다. 다시 말해, 메모리 요소들(180)은 반도체 기둥들(SP) 각각의 상부에 하나씩 배치될 수 있다.
일 실시예에서, 메모리 요소들(180)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 상변화 물질막으로 이루어질 수 있다. 예를 들어, 메모리 요소들(180)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다.
이와 달리, 메모리 요소들(180)은 상변화 물질 대신, 페로브스카이트 화합물들, 전이 금속 산화물, 자성체 물질(magnetic materials), 강자성 물질 또는 반강자성 물질을 포함할 수 있다.
도 6 내지 도 9는 본 발명의 다른 실시예들에 따른 반도체 장치의 단면도들로서, 도 3의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면을 도시한다.
도 6 내지 도 9에 도시된 실시예들에 따르면, 반도체 기판(100)은 셀 어레이 영역과 주변회로 영역(PERI)을 포함한다.
셀 어레이 영역에는, 도 3을 참조하여 설명한 것처럼, 하부 배선들(150; 즉, 도 2의 워드 라인들), 하부 배선들(150)을 가로지르는 상부 배선들(190; 즉, 도 2의 비트 라인들), 하부 배선들(150)과 상부 배선들(190)의 교차 영역들 각각에 배치되는 반도체 기둥들(SP)이 배치될 수 있다. 나아가, 반도체 기둥들(SP)과 상부 배선들(190) 사이에 메모리 요소들(180)이 연결될 수 있다. 여기서, 하부 배선들(150)은 반도체 기판(100)과 반도체 기둥들(SP) 사이에 배치되며, 제 1 방향(즉, x축 방향)으로 배열된 반도체 기둥들(SP)에 공통으로 연결될 수 있다.
주변회로 영역(PERI)에는 도 1을 참조하여 설명된 로우 디코더(20), 데이터 입출력 회로(30) 및 칼럼 디코더(40)와 같은 주변회로들이 배치될 수 있다. 예를 들어, 주변회로 영역(PERI)의 반도체 기판(100) 상에는 모스(MOS) 트랜지스터들(200)이 배치될 수 있다. 구체적으로, 주변회로 영역(PERI)의 반도체 기판(100) 상에 게이트 전극(210)이 배치되며, 게이트 전극(210)과 반도체 기판(100) 사이에 게이트 절연막(215)이 개재될 수 있다. 또한, 게이트 전극들(210) 양측의 반도체 기판(100) 내에는 소오스/드레인 불순물 영역들(220)이 형성될 수 있다.
도 6 내지 도 8에 도시된 실시예들에 따르면, 셀 어레이 영역의 반도체 기둥들(SP)은 반도체 기판(100)의 일부분으로서, (100)면 또는 (110)면을 상면으로 가질 수 있다. 주변회로 영역(PERI)에서 반도체 기판(100)의 상면은 셀 어레이 영역에서 반도체 기둥들(SP)의 상부면들과 공면(coplanar)을 이룰 수 있다. 주변회로 영역(PERI)에서 반도체 기판(100)의 상면과 셀 어레이 영역에서 반도체 기둥들(SP)의 상부면들은 (100)면 또는 (110)면을 가질 수 있다. 반도체 기둥들(SP)의 하부면들은 주변회로 영역(PERI)의 반도체 기판(100)의 상부면보다 아래에 위치할 수 있다.
도 6 내지 도 8을 참조하면, 셀 어레이 영역의 하부 배선들(150)은 반도체 기둥들(SP)의 하부면들과 직접 접촉하면서, 제 1 방향으로 연장될 수 있다. 하부 배선들(150)은 반도체 기둥들(SP)과 접하는 제 1 부분(150a)에서의 두께와, 반도체 기둥들(SP) 사이의 제 2 부분(150b)에서의 두께가 다를 수 있다.
금속성 물질로 이루어진 하부 배선들(150)은 도 6 및 도 7에 도시된 것처럼, 보이드(void) 없이 반도체 기판(100)과 반도체 기둥들(SP) 사이에 완전히 채워질 수 있다.
도 6 및 도 7에 도시된 실시예에서, 반도체 기판(100)은 (100)면을 표면으로 갖는 단결정 실리콘 기판일 수 있다. 이 때, 도 6에 도시된 실시예에 따르면, 하부 배선들(150)은 단결정 실리콘 기판의 (100)면, (111)면, (211)면, 또는 (311)면과 접촉될 수 있다. 나아가, 이 실시예에서, 반도체 기둥들(SP)의 경사진 하부면은 (111)면, (111)면, (110)면, (211)면, 및/또는 (311)면을 가질 수 있다.
한편, 도 7에 도시된 실시예에 따르면, 하부 배선들(150) 제 1 및 제 2 부분들(150a, 150b)에서 단결정 실리콘 기판의 (111)면들에 의해 뾰족한 쐐기 형상을 가질 수도 있다.
도 8에 도시된 실시예에 따르면, 반도체 기판(100)은 (110)면을 갖는 단결정 실리콘 기판일 수 있으며, 하부 배선들(150)은 라운드진 상부면과 하부면을 가질 수 있다. 다시 말해, 하부 배선들(150)은 반도체 기판(100)의 라운드진 상부면과 직접 접촉될 수 있다.
도 9에 도시된 실시예에 따르면, 반도체 기둥들(SP)은 단결정 반도체 기판(100) 상에 선택적 에피택셜 성장 방법을 이용하여 형성된 에피택셜층일 수 있다. 에피택셜층으로 이루어진 반도체 기둥(SP)에 의해 반도체 다이오드가 구현될 수 있으며, 반도체 다이오드들 하부에는 도 3 내지 도 5를 참조하여 설명한 것처럼, 금속성 물질로 이루어진 하부 배선들(150)이 배치될 수 있다. 나아가, 주변회로 영역(PERI)에서 반도체 기판(100)의 상면은 반도체 기둥들(SP)의 상면들 보다 아래에 위치할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도들이다.
도 10a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 다이오드들을 형성하는 것(S10), 하부 배선들을 형성하는 것(S20), 메모리 요소들을 형성하는 것(S30), 및 상부 배선들을 형성하는 것(S40)을 포함할 수 있다.
일 실시예에서, 반도체 다이오드는 2단자 전극을 가지며, 일 전극이 p형 반도체 물질이고 다른 전극이 n형인 반도체 물질로 구성된다. 예를 들어, 반도체 다이오드는 p형 반도체 물질과 n형 반도체 물질이 접합된 PN 다이오드일 수 있다. 이와 달리, 반도체 다이오드는 및 p형 반도체 물질과 n형 반도체 물질 사이에 진성(intrinsic) 반도체 물질을 포함하는 PIN 다이오드일 수도 있다.
일 실시예에서, 반도체 다이오드들은 단결정 반도체(예를 들어, 단결정 실리콘) 물질로 이루어진 반도체 기둥들에 구현될 수 있다. 일 실시예에 따르면, 반도체 기둥들은 단결정 반도체 기판을 패터닝하여 형성될 수 있다. 이와 달리, 반도체 기둥들은 선택적 에피택셜 성장(selective epitaxial growth) 방법을 이용하여 형성된 반도체 에피택셜층에 형성될 수도 있다.
하부 배선들을 형성하는 것은, 도 10b에 도시된 것처럼, 반도체 기둥들(즉, 반도체 다이오드들)이 형성된 반도체 기판의 소정 영역들을 노출시키는 개구부들을 형성하는 것(S100), 개구부들 내에 측벽 스페이서들을 형성하는 것(S200), 복수의 개구부들을 가로지르는 언더컷 영역을 형성하는 것(S300), 언더컷 영역 내에 반도체 다이오드들의 하부 부분들과 전기적으로 연결되며, 금속성 물질로 이루어진 하부 배선을 형성하는 것(S400)을 포함한다. 여기서, 언더컷 영역은 반도체 다이오드들이 형성되는 반도체 기둥들의 하부 부분들을 노출시킬 수 있으며, 하부 배선은 복수개의 반도체 기둥들의 하부 부분들에 공통으로 접속될 수 있다.
하부 배선들을 형성한 후에, 반도체 기둥들의 상부 부분들과 연결되는 메모리 요소들이 형성될 수 있으며, 메모리 요소들 상에 하부 배선들을 가로지르는 상부 배선들이 형성될 수 있다.
이하, 도 11 내지 도 18을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 상세히 설명한다. 도 11 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도들이다.
도 11을 참조하면, 반도체 기판(100) 내에 소자 분리막들(110)이 형성될 수 있다.
반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 단결정 반도체 물질로 이루어질 수 있다. 그리고, 반도체 기판(100)은 등가 결정 면들 중 하나에 따라 방향이 정렬된 웨이퍼일 수 있다. 예를 들어, 반도체 기판(100)은 표면이 (100) 면을 갖는 단결정 실리콘 기판일 수 있다. 이와 달리, 반도체 기판(100)은 표면이 (110)면을 갖는 단결정 실리콘 기판일 수 있다.
일 실시예에서, 소자 분리막들(110)은 반도체 기판(100) 내에 제 1 방향(즉, x축 방향)으로 연장되는 라인 형태를 가질 수 있다. 이에 따라, 반도체 기판(100)에는 제 1 방향으로 연장되는 라인 패턴들(105)이 형성될 수 있다.
소자 분리막들(110)을 형성하는 것은, 반도체 기판(100)에 트렌치들을 형성하는 것, 그리고 트렌치들 내에 절연 물질을 채우는 것을 포함한다.
상세하게, 트렌치들을 형성하는 것은, 반도체 기판(100)의 소정 영역들을 노출시키는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 이용하여 이방성 식각하는 것을 포함할 수 있다. 일 실시예에서, 트렌치들은 제 1 방향(즉, x축 방향)으로 연장된 라인 형태일 수 있으며, 이방성 식각 공정에 의해 상부 폭보다 하부 폭이 작게 형성될 수 있다.
트렌치들 내에 절연 물질을 채우는 것은, 단차 도포성이 우수한 증착 기술을 이용하여 절연 물질을 증착하고 평탄화하는 것을 포함한다. 소자 분리막들(110)은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있으며, 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다.
한편, 소자 분리막들(110)을 형성하기 전 또는 후에, 반도체 기판(100)에 상부 불순물 영역(103) 및 하부 불순물 영역(101)이 형성될 수 있다.
상세하게, 하부 및 상부 불순물 영역들(101, 103)은 서로 반대의 도전형을 가질 수 있다. 예를 들어, 상부 불순물 영역(103)은 p형 불순물을 반도체 기판(100)에 주입하여 형성될 수 있으며, 하부 불순물 영역(101)은 상부 불순물 영역(103)과 접하도록 n형 불순물을 반도체 기판(100)에 주입하여 형성될 수 있다. 그리고, 일 실시예에서, 상부 불순물 영역(103)의 p형 불순물의 도핑 농도가 하부 불순물 영역(101)의 n형 불순물의 도핑 농도보다 클 수 있다. 예를 들어, 상부 불순물 영역(103)에서 p형 불순물의 도핑 농도는 약 1×1017 내지 1×1021 원자/cm3 일 수 있으며, 하부 불순물 영역(101)에서 n형 불순물의 도핑 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있다. 다만, 도핑되는 불순물의 농도 및 깊이는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다. 또한, 일 실시예에서, 상부 불순물 영역(103)의 수직적 두께는 하부 불순물 영역(101)의 수직적 두께보다 작을 수 있다.
라인 패턴들(105)을 갖는 반도체 기판(100)을 패터닝하여 반도체 기판(100)에 개구부들(125; openings)이 형성될 수 있다.
상세하게, 도 12를 참조하면, 반도체 기판(100) 상에 소자 분리막들(110)을 가로지르는 마스크 패턴들(120)을 형성한다. 일 실시예에서, 마스크 패턴들(120)의 폭은 소자 분리막들(110)의 폭과 실질적으로 동일할 수 있다. 마스크 패턴들(120)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 이와 달리, 마스크 패턴들(120)은 탄소 함유 에스오에이치막(carbon-based SOH layer), 실리콘 함유 에스오에이치막(Si-based SOH layer) 또는 비정질 탄소막(amorphous carbon layer)으로 형성될 수도 있다.
마스크 패턴들(120) 및 소자 분리막들(110)을 식각 마스크로 이용하여, 반도체 기판(100)을 이방성 식각함으로써, 인접하는 소자 분리막들(110) 사이에 복수의 개구부들(125)이 형성될 수 있다. 여기서, 개구부들(125)을 형성하기 위한 식각 깊이는, 도 11에서 트렌치를 형성하기 위한 식각 깊이보다 작을 수 있다. 즉, 개구부들(125)의 바닥면들은 소자 분리막들(110)의 바닥면들보다 위에 위치할 수 있다. 그리고, 개구부들(125)은 소자 분리막들(110)의 측벽 일부분들을 노출시킬 수 있다.
이와 같이 개구부들(125)을 형성함에 따라, 반도체 기판(100)에 돌출 패턴들(107; protruding patterns)이 형성될 수 있다. 돌출 패턴들(107)은 소자 분리막들(110)과 접촉하는 제 1 측벽들과, 개구부들(125)에 노출되는 제 2 측벽들을 가질 수 있다. 그리고, 돌출 패턴들(107)은 소자 분리막들(110)과 개구부들(125)에 의해 공간적으로 분리되므로, 2차원적으로 배열될 수 있다. 그리고, 돌출 패턴들(107) 각각은 상부 불순물 영역(103)과 하부 불순물 영역(101)을 포함할 수 있다. 즉, 돌출 패턴들(107) 각각에 피엔 또는 피아이엔 접합(PN or PIN junction)이 형성될 수 있다.
도 13을 참조하면, 개구부들(125)에 노출된 돌출 패턴들(107)의 제 2 측벽들을 덮는 측벽 스페이서들(130)을 형성한다.
상세하게, 측벽 스페이서들(130)을 형성하는 것은, 개구부들(125)이 형성된 반도체 기판(100) 전면을 덮는 스페이서막을 증착하는 것과, 스페이서막을 이방성 식각하는 것을 포함한다. 여기서, 스페이서막은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물 등을 포함할 수 있다. 이와 같이 형성된 측벽 스페이서들(130)은 돌출 패턴들(107)의 제 2 측벽들과, 개구부들(125)에 노출된 소자 분리막들(110)의 측벽들을 덮을 수 있다. 즉, 측벽 스페이서들(130)은 개구부들(125)의 내벽을 덮으며, 하부 및 상부 불순물 영역들(101, 103)을 포함하는 반도체 기둥들(SP)을 보호한다.
도 14를 참조하면, 돌출 패턴들(107)의 하부 부분들에 제 1 도전형(즉, n형)의 하부 고농도 불순물 영역(109)을 형성한다.
상세히 설명하면, 하부 고농도 불순물 영역(109)은 측벽 스페이서들(130)에 의해 노출된 반도체 기판(100)으로 고농도의 제 1 도전형 불순물을 도핑 및 확산시킴으로써 형성될 수 있다. 예를 들어, 고농도 불순물 영역(109)은 RVD법(Rapid Vapor Phase Doping), 플라즈마 도핑(PLAD: Plasma doping) 방법, 또는 저 에너지 이온주입법(low energy implantation)을 이용하여 형성될 수 있다.
일 실시예에 따르면, 하부 고농도 불순물 영역(109)은 인접한 소자 분리막들(110) 사이, 그리고 돌출 패턴들(107) 아래의 반도체 기판(100)에 형성될 수 있다. 그리고, 하부 고농도 불순물 영역(109)은 불순물의 확산에 의해 돌출 패턴들(107)의 하부를 가로질러 형성될 수 있다.
상세히 설명하면, 일 실시예에서 하부 고농도 불순물 영역(109)을 형성하는 것은, 측벽 스페이서(130)가 형성된 개구부들(125) 아래에 리세스 영역(135)을 형성하는 것과, 리세스 영역(135)에 노출된 반도체 기판(100)으로 제 1 도전형의 불순물을 플라즈마 도핑하는 것을 포함할 수 있다. 여기서, 리세스 영역(135)은 측벽 스페이서(130)를 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하여 형성될 수 있다. 그리고, 플라즈마 도핑 방법은 챔버 내에 형성된 플라즈마 내의 이온을 반도체 기판(100)으로 도핑시킨다. 플라즈마 도핑 방법은 0.02 내지 20keV의 울트라 로우 에너지 대역에서 높은 도우즈(dose)로 불순물을 도핑할 수 있다. 그리고, 플라즈마 도핑 공정 동안 반도체 기판(100)에 인가되는 바이어스를 조절함으로써, 반도체 기판(100)으로 가속되는 도핑 에너지를 증가시킬 수 있다. 플라즈마를 이용하여 불순물을 도핑함으로써 반도체 기둥들(SP)의 손상 없이 돌출 패턴들(107) 하부에 고농도의 불순물이 도핑될 수 있다.
일 실시예에 따르면, 하부 고농도 불순물 영역(109)은 PH3, PF3, AsH3 또는 AsF5 등을 사용하여 플라즈마 도핑하여 형성될 수 있다. 또한, 하부 고농도 불순물 영역(109)에서 n형 불순물의 농도는 약 1×1017 내지 1×1021 원자/cm3 일 수 있다. 나아가, 불순물을 플라즈마 도핑한 후에 반도체 기판(100)을 열처리함으로써, 도핑된 불순물 이온을 활성화시킬 수 있다. 이와 같이, 리세스 영역(135)을 통해 불순물을 플라즈마 도핑함에 따라 리세스 영역(135)의 주변에 하부 고농도 불순물 영역(109)이 형성될 수 있으며, 돌출 패턴들(107)의 하부를 가로질러 형성될 수 있다.
도 15를 참조하면, 반도체 기판(100)으로부터 돌출 패턴들(107)을 수직적으로 분리하는 언더컷 영역(140)을 형성한다.
언더컷 영역(140)은 돌출 패턴들(107) 사이에 노출된 반도체 기판(100)의 일부분을 수직적 및 수평적으로 식각하여 형성될 수 있다. 일 실시예에 따르면, 언더컷 영역(140)은 제 1 방향으로 배열된 복수의 돌출 패턴들(107) 하부를 가로질러 형성될 수 있다. 또한, 언더컷 영역(140)은 돌출 패턴들(107) 아래에서 하부 고농도 불순물 영역(109)의 반도체 기판(100)을 식각하여 형성될 수 있다.
상세하게, 언더컷 영역(140)은 소자 분리막들(110), 마스크 패턴들(120), 및 측벽 스페이서(130)를 식각 마스크로 이용하여 이방성 및/또는 등방성 식각하여 형성될 수 있다. 이에 따라, 언더컷 영역(140)은 돌출 패턴들(107) 사이의 리세스 영역(135)으로부터 돌출 패턴들(107)의 하부들로 수평적으로 연장될 수 있다. 그리고, 언더컷 영역(140)에 의해 돌출 패턴들(107) 아래의 하부 고농도 불순물 영역(109)이 노출될 수 있다. 즉, 언더컷 영역(140)은 돌출 패턴들(107)과 분리된 반도체 기판(100)의 식각면과, 반도체 기둥들(SP)의 하부면들에 의해 정의될 수 있다. 또한, 언더컷 영역(140)은 소자 분리막들(110)과 실질적으로 평행할 수 있으며, 인접하는 소자 분리막들(110)의 측벽들을 노출시킬 수 있다.
이와 같이, 언더컷 영역(140)을 형성함에 따라, 반도체 기판(100)과 수직적으로 이격되어 2차원적으로 배열되는 복수의 반도체 기둥들(SP)이 형성될 수 있다. 다시 말해, 반도체 기둥들(SP)은 반도체 기판(100)과 수직적으로 이격될 수 있으며, 인접하는 소자 분리막들(110)에 의해 언더컷 영역(140) 상에 부유할 수 있다. 즉, 반도체 기둥들(SP)은 인접한 소자 분리막들(110) 사이에 끼여있으므로, 하부로 무너지는 것은 방지될 수 있다. 이와 같이 반도체 기둥들(SP)은 단결정 반도체 기판(100)으로부터 분리되어 형성되므로, 반도체 기둥들(SP)에 형성되는 반도체 다이오드는 우수한 전기적 특성을 가질 수 있다.
보다 상세하게, 일 실시예에서, 반도체 기판(100)이 (100)면을 상면으로 갖는 실리콘 기판일 수 있다. 이러한 경우, 언더컷 영역(140)은 반도체 기판(100)을 이방성 습식 식각 공정을 수행하여 형성될 수 있다. 여기서, 이방성 습식 식각 공정은 결정학적 식각(crystallographic etching) 공정일 수 있다. 결정학적 식각 공정은 실리콘의 면(lattice plane) 및 결정 방향(lattice direction)에 따라 식각 속도의 차이를 갖는 것을 이용한다. 이러한 결정학적 식각 공정은 히드록시계(hydroxide-based), 또는 에틸렌 디아민 피로카테콜(ethylene diamine pyrocatechol: EDP)계의 식각 용액을 이용하여 수행될 수 있다. 보다 상세하게, 실리콘 기판에 대한 결정학적 식각 공정은, KOH(수산화칼륨), NaOH(수산화나트륨), NH4OH(수산화암모늄), 또는 TMAH(수산화 테트라메틸암모니아)를 포함하는 식각용액을 이용하여 수행될 수 있다. 예를 들어, 수산화암모늄(NH4OH)을 이용하여 (100)면을 갖는 실리콘 기판을 식각할 때, 결정학적 식각 공정은 (111) 면에서 식각 속도가 가장 느리고, (100) 면에서 식각 속도가 가장 빠른 특성을 가질 수 있다. 이에 따라, 수산화암모늄(NH4OH)을 이용하여 식각 공정을 진행하는 경우, 식각 속도가 가장 느린 (111) 면이 언더컷 영역(140)에 노출될 수 있다.
이와 같은 이방성 습식 식각 공정에 의해 형성된 언더컷 영역(140)은, 돌출 패턴들(도 14의 107)과 분리된 반도체 기판(100)의 식각면과, 반도체 기둥(SP)의 경사진 하부면에 의해 정의될 수 있다. 그리고, 이방성 식각 공정에 의해 반도체 기판(100)의 식각면은 바닥면(141)과, 바닥면(141)에 대해 경사를 갖는 경사면(143)을 가질 수 있으며, 바닥면(141)과 경사면(143) 사이의 각도는 180도 이하일 수 있다. 상세하게, 반도체 기판(100)의 상면이 (100) 면을 가질 경우, 반도체 기판(100)의 식각면에서 바닥면(141)은 (100)면을 가질 수 있으며, 바닥면(141)에 인접한 경사면들(143)은 (111)면, (211)면 또는 (311)면을 가질 수 있다. 또한, 반도체 기둥(SP)의 하부면들은 (100)면, (111)면, (211)면 또는 (311) 면을 가질 수 있다. 한편, 반도체 기둥(SP)의 하부면들은 반도체 기둥들(SP) 간의 간격에 따라 평탄한 면을 가질 수도 있다.
한편, 언더컷 영역(140)에 노출된 반도체 기판(100)의 식각면은 도 14에서 형성된 리세스 영역(135)의 깊이에 따라 노출되는 면이 달라질 수 있다. 그리고, 리세스 영역(135)의 깊이가 깊을수록 반도체 기판(100)에 보다 첨예한 형태의 식각면이 형성될 수 있다. 즉, 반도체 기판(100)의 식각면은 바닥면(도 15의 141)없이 경사면들로 이루어질 수 있다. 즉, 도 7에 도시된 것처럼, 언더컷 영역(140)에 의해 노출되는 반도체 기판(100)의 식각면은 (111)면들로 이루어질 수 있다.
다른 실시예에 따르면, 반도체 기판(100)이 (110)면을 갖는 실리콘 기판일 수 있다. 이러한 경우, 언더컷 영역(140)을 형성하는 것은, 소자 분리막들(110), 마스크 패턴들(120), 및 측벽 스페이서들(130)을 식각 마스크로 이용하여, 리세스 영역(135)에 노출된 반도체 기판(100)을 등방성 습식 식각하여 형성될 수 있다. 이 때, 등방성 습식 식각 공정은 반도체 기판(100)의 결정 방향에 상관없이 반도체 기판(100)이 등방적으로 식각될 수 있다. 그리고, 등방성 습식 식각 공정은 HF, HNO3, H2O, 또는 CH3COOH 중 적어도 하나 이상을 포함하는 식각 용액이 이용될 수 있다.
이와 같이, 등방성 습식 식각 공정을 수행하여 언더컷 영역(140)을 형성함에 따라, 반도체 기판(100)의 식각면은 도 7에 도시된 것처럼, 라운드될 수 있다. 이와 달리, 반도체 기둥들(SP) 간의 간격이 감소되는 경우, 반도체 기판(100)의 식각면은 평탄할 수도 있다.
한편, 언더컷 영역들(140)을 형성한 후, 언더컷 영역들(140)의 표면에 결함들이 존재할 수 있다. 이에 따라, 언더컷 영역들(140)을 형성한 후 O3 및 HF를 이용한 클리닝 공정이 수행될 수도 있다.
도 16을 참조하면, 언더컷 영역(140) 내에 금속성 물질로 이루어진 하부 배선들(150)을 형성한다.
상세하게, 하부 배선들(150)을 형성하는 것은, 개구부들(125) 및 언더컷 영역들(140) 내에 금속성 물질을 증착하는 것과, 소자 분리막들(110) 상의 금속막을 제거하여 제 2 방향으로 분리된 하부 배선들(150)을 형성하는 것을 포함할 수 있다. 이와 같이 형성된 하부 배선들(150)은 제 1 방향으로 배열된 반도체 기둥들(SP)의 하부면들과 직접 접촉될 수 있다. 그리고, 하부 배선들(150)은 소자 분리막들(110)에 의해 전기적으로 분리될 수 있다.
일 실시예에서, 금속성 물질을 증착하는 것은, 물리화학기상 증착(PVD: Physical Vapor Deposition), 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정, 저압 화학 기상 증착(LPCVD: Low Pressure Chemical Vapor Deposition) 공정, 플라즈마 강화 화학 기상 증착(PECVD: Plasma enhanced Chemical Vapor Deposition) 공정, 원자층 증착(ALD: Atomic Layer Deposition) 공정, 전자 빔 증착(e-beam evaporation) 공정 또는 펄스 레이저 증착 공정(PLD: Pulsed-laser deposition)이 이용될 수 있다.
증착 공정을 이용하여 하부 배선들(150)을 형성할 때, 증착 가스를 개구부들(125) 및 언더컷 영역(140)로 공급함에 따라, 금속성 물질이 언더컷 영역(140)의 표면 및 개구부들(125)의 표면에 균일한 두께로 증착될 수 있다. 또한, 금속성 물질의 증착 두께는 측벽 스페이서(130)가 형성된 개구부(125)의 폭의 1/2 이상일 수 있다.
일 실시예에 따르면, 언더컷 영역(140)의 수직적 두께(즉, z방향으로의 거리)가 소정 영역들 별로 다를 경우, 금속성 물질을 증착할 때, 금속막에 의해 보이드(V; void)가 형성될 수도 있다. 즉, 반도체 기둥들(SP) 아래에서 언더컷 영역의 수직적 두께가, 반도체 기둥들(SP) 사이에서의 수직적 두께가 작을 수 있으며, 반도체 기둥들(SP) 사이의 언더컷 영역(140) 내에 국소적으로 보이드(V)가 형성될 수 있다. 이와 달리, 증착 공정에 따라 언더컷 영역(140)이 도 6 내지 도 8에 도시된 것처럼, 금속성 물질로 완전히 채워질 수도 있다.
일 실시예에 따르면, 금속성 물질은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 금속막은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다. 이와 같이, 하부 배선들(150)이 금속성 물질로 형성됨에 따라, 반도체 장치의 스케일 감소로 인한 하부 배선들(150)의 저항 증가를 억제할 수 있다.
한편, 금속성 물질을 증착할 때, 개구부(125)의 폭이 작을 경우, 반도체 기둥들(SP)의 하부면들에 금속막이 증착되기 전에, 개구부(125) 내에 금속막이 먼저 채워질 수 있다. 즉, 언더컷 영역(140) 내에서 반도체 기둥들(SP)에 공통으로 연결되는 금속막이 형성되기 전에, 증착 가스가 공급되는 개구부(125)가 막힐 수 있다. 이에 따라, 언더컷 영역(140) 내에 금속막을 증착하는 것은, 증착 공정과 이방성 식각 공정을 번갈아서 반복하여 수행될 수 있다. 다시 말해, 언더컷 영역(140) 및 개구부(125)를 채우는 증착 공정과, 개구부(125) 내에 채워진 금속성 물질을 식각하는 공정이 번갈아 수행될 수 있다.
나아가, 일 실시예에서, 제 2 방향으로 분리된 하부 배선들(150) 형성하는 것은, 에치백(etch back) 공정과 같은 전면 이방성 식각 공정을 이용하여, 소자 분리막들(110) 상에 증착된 금속막을 제거하는 것을 포함한다. 이와 같은 이방성 식각 공정을 수행하여 금속막을 분리할 때 개구부(125) 내에 채워진 금속막 일부가 제거될 수도 있다. 즉, 도면에 도시된 것처럼, 하부 배선들(150)의 최상면이 반도체 기둥들(SP)의 상면 아래로 리세스될 수도 있다.
이와 같이, 언더컷 영역(140) 내에 형성된 하부 배선들(150)은, 도 16에 도시된 것처럼, 언더컷 영역(140)의 형태에 의해 소정 영역들에서 두께가 다르게 형성될 수 있다. 즉, 하부 배선들(150) 각각은 반도체 기둥들(SP)과 접촉하는 제 1 부분들(150a)과, 반도체 기둥들(SP) 사이의 제 2 부분들(150b)을 포함할 수 있으며, 제 1 부분들(150a)과 제 2 부분들(150b)의 두께가 서로 다를 수 있다.
도 17을 참조하면, 반도체 기둥들(SP) 상의 마스크 패턴들(120)을 제거하고, 개구부(125)를 채우는 매립 패턴들(160)이 형성될 수 있다.
매립 패턴들(160)은 개구부(125)에 노출되는 하부 배선(150) 상에 형성될 수 있다. 매립 패턴들(160)은 반도체 기둥들(SP) 상에 개구부들(125)을 채우는 충전 절연막을 증착하고, 반도체 기둥(SP)의 표면이 노출되도록 평탄화하여 각각의 개구부들(125) 내에 국소적으로 형성될 수 있다. 여기서, 충전 절연막은 고밀도 플라즈마 산화막 및/또는 SOG막(Spin On Glass layer) 등을 포함할 수 있다.
도 18을 참조하면, 반도체 기둥들(SP) 및 매립 패턴들(160)이 형성된 결과물 상에 층간 절연막(170) 및 층간 절연막(170)을 관통하여 반도체 기둥들(SP) 각각에 접속하는 하부 전극들(175)을 형성한다.
일 실시예에 따르면, 하부 전극들(175)을 형성하는 것은, 층간 절연막(170)을 관통하여 반도체 기둥들(SP)을 노출시키는 콘택 홀들을 형성하는 것; 및 콘택 홀들 내에 도전 물질을 매립하는 것을 포함할 수 있다. 일 실시예에 따르면, 도전물질을 매립하기 전에, 콘택 홀의 내벽을 덮는 절연 스페이서(미도시)가 형성될 수 있다. 이와 같이, 콘택 홀 내에 절연 스페이서를 형성함에 따라, 포토리소그래피 기술에 의해 구형될 수 있는 최소 패턴 폭보다 하부 전극들(175)의 폭을 줄일 수 있다. 이와 같이, 콘택 홀 내에 도전물질을 매립하여 형성되는 하부 전극들(175)은 기둥 형상을 가질 수 있다. 한편, 다른 실시예에 따르면 하부 전극들(175)의 형태는 하부 전극들(175)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(175)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
한편, 층간 절연막(170)을 형성하기 전에, 각각의 반도체 기둥들(SP) 상면에 오믹 패턴들(165)이 형성될 수 있다. 상세하게, 오믹 패턴들(165)은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 구체적으로, 오믹 패턴들(165)은 반도체 기둥들(SP)의 표면들을 덮는 금속막을 증착하고, 실리사이드화 공정을 수행하고, 반도체와 미반응된 금속막을 제거하여 형성될 수 있다.
이어서, 다시 도 3을 참조하면, 하부 전극들(175) 상에 메모리 요소들(180) 및 상부 배선들(190)을 형성한다.
일 실시예에 따르면, 메모리 요소들(180) 각각은 그것의 하부에 위치하는 하나의 하부 전극(175)에 접속하도록 형성될 수 있다. 즉, 메모리 요소들(180)은 2차원적으로 배열되고, 상부 배선들(190)은 하부 배선들(150)을 가로지르는 방향을 따라 배열되는 메모리 요소들(180)을 전기적으로 연결할 수 있다. 다른 실시예에 따르면, 메모리 요소들(180) 및 상부 배선들(190)은 하부 배선들(150)을 가로지르도록 형성될 수도 있다.
일 실시예에서, 메모리 요소(180)는, 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 메모리 요소(180)는 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질로 형성된 상변화 패턴일 수 있다. 상변화 패턴은 상변화 물질막을 증착하고 패터닝함으로써, 상변화 패턴들 각각은 그것의 하부에 위치하는 적어도 하나의 하부 전극들(175)에 접속하도록 형성될 수 있다. 예를 들어, 상변화 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 이러한 상변화 물질은 물리화학기상 증착(PVD: Physical Vapor Deposition) 또는 화학기상증착(CVD: Chemical Vapor Deposition) 방법을 통해 형성될 수 있다.
이와 달리, 메모리 요소들(180)은 상변화 물질 대신, 페로브스카이트 화합물들, 전이 금속 산화물, 자성체 물질(magnetic materials), 강자성 물질 또는 반강자성 물질을 포함할 수 있다.
상부 배선들(190)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다. 또한, 상부 배선들(190)과 상변화 패턴 사이에는 배리어 금속막이 형성될 수도 있다.
이하, 도 19 내지 도 23을 참조하여 본 발명의 다른 실시예에 따른 제조 방법에 대해 상세히 설명한다. 도 19 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 이 실시예에 따르면, 일 실시예를 참조하여 설명된 반도체 기둥들이 선택적 에피택셜 성장 기술을 이용하여 형성될 수 있다.
도 19를 참조하면, 셀 어레이 영역 및 주변회로 영역(PERI)을 포함하는 반도체 기판(100) 상에 층간 절연막(115)을 형성한다. 층간 절연막(115)은 셀 어레이 영역에서 반도체 기판(100)의 소정 영역들을 노출시키는 홀들(H)을 가질 수 있다. 여기서, 홀들(H)은 매트릭스 형태로 배열될 수 있다. 그리고, 일 실시예에 따르면, 홀들(H) 내벽에 층간 절연막(115)에 대해 식각 선택성을 갖는 물질로 이루어진 측벽 스페이서(117)가 형성될 수 있다.
이러한, 층간 절연막(115)을 형성하기 전에, 셀 어레이 영역에는 도 11에 도시된 것처럼, 소자 분리막들(110)이 형성될 수 있으며, 주변회로 영역(PERI)에는 반도체 기판(100) 상의 게이트 전극(210), 게이트 전극(210)과 반도체 기판(100) 사이의 게이트 절연막(215), 및 게이트 전극 양측의 소오스/드레인 영역들(220)을 포함하는 MOS 트랜지스터들(200)이 형성될 수 있다. 이에 따라, 층간 절연막(115)은 주변회로 영역(PERI)의 MOS 트랜지스터들(200)을 포함하는 주변 회로들을 덮을 수 있다.
도 20를 참조하면, 각각의 홀들 내에 에피택셜층(E)을 형성한다. 에피택셜층(E)은 홀들에 의해 노출된 반도체 기판(100)을 씨드(seed)로 이용한 선택적 에피택셜 성장(SEG: selective epitaxial growth) 기술을 사용하여 형성될 수 있다.
이후, 홀들을 채우는 에피택셜층(E)의 하부에 n형 불순물을 주입하여 하부 불순물 영역(101)이 형성될 수 있으며, 에피택셜층(E)의 상부에 p형 불순물을 주입하여 상부 불순물 영역(103)이 형성될 수 있다. 이와 달리, 선택적 에피택시얼 성장 공정 동안, n형 및 p형 불순물을 순차적으로 인-시츄(in-situ)로 도핑하여, 하부 및 상부 불순물 영역들(101, 103)을 형성할 수도 있다. 이와 같이 에피택셜층(E)에 하부 및 상부 불순물 영역들(101, 103)은 반도체 다이오드를 형성할 수 있다.
도 21을 참조하면, 에피택셜층(E)이 형성된 층간 절연막(115) 상에, 제 1 방향으로 배열된 에피택셜층(E)의 사이를 노출시키는 마스크 패턴(120)이 형성될 수 있다. 즉, 마스크 패턴(120)은 2차원적으로 배열된 개구부(125)을 가질 수 있다. 이후, 마스크 패턴(120)을 이용하여 층간 절연막(115)을 패터닝함으로써 반도체 기판(100)의 상면을 노출시키는 개구부(125)이 형성될 수 있다.
이어서, 도 14를 참조하여 설명한 것처럼, 에피택셜층(E)의 하부에 하부 고농도 불순물 영역(109)이 형성될 수 있다. 하부 고농도 불순물 영역(109)은 측벽 스페이서(117)들에 의해 노출된 반도체 기판(100)으로 고농도의 제 1 도전형 불순물을 도핑 및 확산시킴으로써 형성될 수 있다. 보다 상세하게, 하부 고농도 불순물 영역(109)을 형성하는 것은, 도 14를 참조하여 설명한 것처럼, 측벽 스페이서(117)가 형성된 개구부(125) 아래에 리세스 영역을 형성하는 것과, 리세스 영역에 노출된 반도체 기판(100)으로 제 1 도전형의 불순물을 플라즈마 도핑하는 것을 포함할 수 있다.
도 22를 참조하면, 도 15를 참조하여 설명한 것처럼, 에피택셜층들(E)의 하부를 가로지르는 언더컷 영역(140)을 형성한다. 언더컷 영역(140)은 개구부(125)에 노출된 반도체 기판(100)을 이방성 및/또는 등방성 식각하여 형성될 수 있다.
언더컷 영역(140)은 반도체 기둥들(SP)과 수직적으로 이격된 반도체 기판(100)의 식각면과, 반도체 기둥(SP)의 하부면에 의해 정의될 수 있다. 그리고, 언더컷 영역(140)에 의해 에피택셜층(D) 아래의 하부 고농도 불순물 영역(109)이 노출될 수 있다. 또한, 언더컷 영역(140)은 소자 분리막들(110)과 실질적으로 평행할 수 있으며, 인접하는 소자 분리막들(110)의 측벽들을 노출시킬 수 있다.
도 23을 참조하면, 도 16을 참조하여 설명한 것처럼, 언더컷 영역(140) 내에 금속성 물질을 증착하여 하부 배선들(150)을 형성한다. 언더컷 영역(140) 내에 형성된 하부 배선(150)은, 언더컷 영역(140)의 형태에 의해 소정 영역들에서 두께가 다르게 형성될 수 있다. 또한, 인접하는 하부 배선들(150)은 소자 분리막들(110)에 의해 전기적으로 분리될 수 있다. 이후, 층간 절연막(115) 상에 도 9에 도시된 것처럼, 하부 전극들(175), 메모리 요소들(180) 및 상부 배선들(190)이 형성될 수 있다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1000)는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다.
도 24를 참조하면, 전자 장치(1000)는 본 발명의 실시예들에 따른 반도체 장치(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
반도체 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 반도체 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 전자 장치(1000)의 동작 속도가 획기적으로 빨라질 것이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (39)

  1. 반도체 기판 상에 배열된 하부 배선들;
    상기 하부 배선들을 가로지르는 상부 배선들; 및
    상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들을 포함하되,
    상기 반도체 기둥들 각각은,
    제 1 도전형의 상부 불순물 영역; 및
    고농도 불순물 영역 및 상기 상부 불순물 영역에 인접한 저농도 불순물 영역을 포함하는 제 2 도전형의 하부 불순물 영역을 포함하고,
    상기 하부 배선들은 금속성 물질로 이루어지며, 상기 반도체 기둥들의 상기 고농도 불순물 영역들과 직접 접촉하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기둥들은 상기 하부 배선들과 직접 접촉하는 경사진 하부면들을 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기둥의 상면은 단결정 실리콘의 (100) 면 또는 (110) 면을 갖는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 하부 배선들 각각은 상기 반도체 기둥들과 접촉하는 제 1 부분들과, 상기 반도체 기둥들 사이의 제 2 부분들을 포함하되, 상기 제 1 부분들과 상기 제 2 부분들의 수직적 두께가 다른 반도체 장치.
  5. 제 4 항에 있어서,
    상기 하부 배선들은 상기 제 2 부분들 내에 국소적으로 형성된 보이드(void)를 갖는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 하부 배선들의 상기 제 2 부분들은 상기 반도체 기둥들 사이로 돌출되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 기둥은 (100)면을 상부면으로 갖는 단결정 실리콘 기판이고,
    상기 하부 배선들은 상기 단결정 실리콘 기판의 (111) 면과 직접 접촉하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기둥은 (110)면을 상부면으로 갖는 단결정 실리콘 기판이고,
    상기 반도체 기둥은 상기 하부 배선들과 직접 접촉하는 라운드진 표면을 갖는 반도체 장치.
  9. 제 1 항에 있어서,
    인접하는 상기 하부 배선들 사이에서 상기 반도체 기둥들의 측벽들로 수직적으로 연장되며, 상기 반도체 기둥들의 측벽들과 직접 접촉하는 소자 분리막들을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 하부 배선들 상에서 상기 반도체 기둥들의 측벽들을 덮는 측벽 스페이서를 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 기둥들과 상기 상부 배선들 사이에 연결된 메모리 요소를 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 메모리 요소는 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 장치.
  13. 금속성 물질로 이루어진 하부 배선들;
    상기 하부 배선들을 가로지르는 상부 배선들; 및
    상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들을 포함하되,
    상기 하부 배선들 각각은 상기 반도체 기둥들과 접촉하는 제 1 부분들과, 상기 반도체 기둥들 사이의 제 2 부분들을 포함하되, 상기 제 1 부분들과 상기 제 2 부분들의 수직적 두께가 다른 반도체 장치.
  14. 제 13 항에 있어서,
    상기 하부 배선은 상기 제 2 부분들 내에 국소적으로 형성된 보이드(void)를 갖는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 하부 배선의 상기 제 2 부분들은 상기 반도체 기둥들 사이로 돌출되는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 하부 배선들은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 반도체 기둥들 각각은 서로 다른 도전형으로 도핑된 상부 불순물 영역 및 하부 불순물 영역을 포함하고, 상기 하부 및 상부 불순물 영역은 피엔 또는 피아이엔 다이오드를 구성하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 하부 불순물 영역은, 상기 상부 불순물 영역과 인접한 저농도 불순물 영역 및 상기 하부 배선들과 직접 접촉하는 고농도 불순물 영역을 포함하는 반도체 장치.
  19. 제 13 항에 있어서,
    상기 반도체 기둥들은 상기 하부 배선들과 직접 접촉하는 경사진 하부면들을 갖는 반도체 장치.
  20. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역의 상기 반도체 기판에 배치되며, 금속성 물질로 이루어진 하부 배선들; 상기 하부 배선들을 가로지르는 상부 배선들; 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 반도체 기둥들; 및 상기 반도체 기둥들과 상기 상부 배선들 사이에 배치되는 메모리 요소들을 포함하는 메모리 셀들; 및
    상기 주변회로 영역의 상기 반도체 기판 상에 배치되는 주변 회로들을 포함하되,
    상기 반도체 기둥들의 상면들은 상기 주변회로 영역의 상기 반도체 기판의 상면과 공면(coplanar)을 이루는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 반도체 기둥들 각각은 서로 다른 도전형으로 도핑된 상부 불순물 영역 및 하부 불순물 영역을 포함하고, 상기 하부 및 상부 불순물 영역들은 피엔 또는 피아이엔 다이오드를 구성하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 하부 불순물 영역은, 상기 상부 불순물 영역과 인접한 저농도 불순물 영역 및 상기 하부 배선들과 직접 접촉하는 고농도 불순물 영역을 포함하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 반도체 기둥들은 상기 하부 배선들과 직접 접촉하는 경사진 하부면들을 갖는 반도체 장치.
  24. 제 21 항에 있어서,
    상기 반도체 기둥들의 상면들은 단결정 실리콘의 (100) 면 또는 (110) 면을 갖는 반도체 장치.
  25. 반도체 기판 내에 소자 분리막들을 형성하는 것;
    상기 반도체 기판을 패터닝하여 상기 소자 분리막들 사이에 반도체 기둥들을 형성하는 것;
    상기 반도체 기판으로부터 상기 반도체 기둥들을 수직적으로 분리하는 언더컷 영역을 형성하는 것;
    상기 언더컷 영역 내에 상기 반도체 기둥들의 하부를 가로지르는 하부 배선을 형성하는 것; 및
    상기 반도체 기둥들 상에서 상기 하부 배선을 가로지르는 상부 배선을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 언더컷 영역을 형성하는 것은, 상기 반도체 기둥들 사이에 노출된 상기 반도체 기판의 일부분들을 수직적 및 수평적으로 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  27. 제 26 항에 있어서,
    상기 반도체 기판은 (100)면을 상부면으로 갖는 단결정 실리콘 기판이고,
    상기 언더컷 영역을 형성하는 것은,
    상기 반도체 기둥들 사이의 상기 반도체 기판을 이방성 습식 식각하여, 상기 단결정 실리콘 기판의 (111)면을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  28. 제 26 항에 있어서,
    상기 반도체 기판은 (110)면을 상부면으로 갖는 단결정 실리콘 기판이고,
    상기 언더컷 영역을 형성하는 것은,
    상기 반도체 기둥들 사이의 상기 반도체 기판을 등방성 습식 식각하여, 상기 단결정 실리콘 기판에 라운드진 표면을 형성하는 것인 반도체 장치의 제조 방법.
  29. 제 25 항에 있어서,
    상기 언더컷 영역을 형성하는 것은, 상기 반도체 기둥들의 경사진 하부면들을 정의하는 것인 반도체 장치의 제조 방법.
  30. 제 25 항에 있어서,
    상기 언더컷 영역은 상기 소자 분리막들과 실질적으로 평행하고, 인접하는 상기 소자 분리막들의 측벽들을 노출시키는 반도체 장치의 제조 방법.
  31. 제 25 항에 있어서,
    상기 반도체 기둥들을 형성하는 것은,
    상기 반도체 기판 상에 상기 소자 분리막들을 가로지르는 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들 및 상기 소자 분리막들을 식각 마스크로 이용하여, 상기 소자분리막들의 측벽 일부분들을 노출시키는 개구부들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  32. 제 31 항에 있어서,
    상기 반도체 기둥들 각각은 서로 다른 도전형을 갖는 하부 및 상부 불순물 영역들을 포함하는 반도체 장치의 제조 방법.
  33. 제 32 항에 있어서,
    상기 언더컷 영역을 형성하기 전에,
    상기 반도체 기둥들의 측벽들을 덮는 측벽 스페이서를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  34. 제 33 항에 있어서,
    상기 측벽 스페이서를 형성한 후에,
    상기 측벽 스페이서를 식각 마스크로 이용하여, 상기 개구부들 아래에 리세스 영역을 형성하는 것; 및
    상기 리세스 영역을 통해 불순물을 도핑하여 상기 반도체 기둥들 하부에 고농도 불순물 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  35. 제 34 항에 있어서,
    상기 하부 배선들은 상기 고농도 불순물 영역과 직접 접촉하는 반도체 장치의 제조 방법.
  36. 제 25 항에 있어서,
    상기 하부 배선을 형성하는 것은, 상기 언더컷 영역 내에 금속성 물질을 증착하는 것을 포함하는 반도체 장치의 제조 방법.
  37. 제 25 항에 있어서,
    상기 하부 배선들은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  38. 제 25 항에 있어서,
    상기 상부 배선들을 형성하기 전에,
    상기 반도체 기둥들과 상기 상부 배선들 사이에 메모리 요소들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  39. 제 38 항에 있어서,
    상기 메모리 요소들은 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 장치의 제조 방법.

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