KR101530703B1 - 상변화 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

상변화 메모리 소자 및 이의 제조방법이 제공되고, 본 발명의 일 구현예에서 상변화 메모리 소자는 기판, 상기 기판 위에 위치하는 하부전극, GeBiSbTe, GeBiSnTe, GeBiSeTe, InBiSbTe, InBiSnTe, 또는 InBiSeTe 중 어느 하나 이상을 포함하는 4원소계 상변화 물질층, 그리고 상기 4원소계 상변화 물질층 위에 위치하는 상부전극을 포함할 수 있다.

Description

상변화 메모리 소자 및 이의 제조방법{PHASE CHANGE MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
상변화 메모리 소자 및 이의 제조방법에 관한 것이다.
상변화 메모리 (Phase Change Memory or RAM, PRAM) 소자는 특정 물질의 상(相) 변화를 전기적 신호로 판단해 데이터를 저장하는 차세대 메모리 반도체이다.
상변화 메모리 소자는 게르마늄(Ge), 안티몬(Sb), 그리고 텔루륨(Te)으로 구성된 칼코게나이드 화합물과 같은 상변화 물질의 결정 상태를 이용하는 것으로, 상변화 물질의 결정상태가 결정인 경우는 1, 비결정인 경우에는 0의 신호를 검출하는 방식으로 정보를 저장할 수 있다. 상변화 메모리 소자는 전원이 끊겨도 저장된 정보가 지워지지 않는 플래시 메모리의 장점과, 전원이 끊어지면 저장된 자료는 소멸되지만 빠른 처리 속도를 자랑하는 디램의 장점을 모두 지니고 있다.
하지만, 반도체 메모리 소자의 집적 밀도가 증대됨에 따라, 패턴 및 홀을 형성하기 위한 포토리소그라피 기술이 봉착한 한계로 인하여, 초미세 상변화 메모리를 제조하는 것은 용이하지 않다.
즉, 상변화 메모리의 하부전극과 상변화 물질 사이의 계면에서 줄-히팅이 일어나고 그 계면의 면적 크기에 따라 리셋(RESET) 전류의 크기가 비례하여 증가한다. RESET 전류가 증가하면 이에 따라 소자의 소비전력이 함께 증가한다.
따라서, RESET 전류를 줄이는 방법으로 전극, 특히, 하부전극의 면적을 구조적으로 줄이는 것이 요구된다.
소자 집적도가 올라감에 따라 CD(critical dimension)가 줄어들고, 이에 따라 포토리소그래피 공정의 한계에 이르게 되는데, 하부전극 접촉의 CD를 줄이는 공정은 그 한계에 이르게 되었다. 따라서, 이미 한계에 다다른 소자면적에 다층정보를 저장하는 멀티저항 메모리 소자 기술이 필요하다.
GeSbTe(이하 GST)를 사용한 다단계 저항 상변화 메모리(multi-level cell phase change random access memory: 이하 MLC PRAM)는 GST의 상변화가 비정질과 결정질 두 가지 결정구조로만 바뀜에 따라 비정질이 될 경우 높은 저항, 결정질이 될 경우 낮은 저항을 가지는데 높은 저항단계와 낮은 저항단계 사이에 인가하는 전압과 적절한 시간주기 및 미세구조 형상 등의 방법으로 한 개 이상의 다른 저항값을 가지는 단계를 추가함으로써 다단계저항 상변화 메모리를 얻을 수 있다.
그러나 각 저항단계의 구간이 매우 좁고, 일정한 전압 하에서도 저항값이 변동하는 저항이동(resistance drift)현상이 발생함으로써 다단계저항 구간을 유지하기가 용이하지 않다. 또한, 자발적인 중간단계의 결정상 생성으로 인하여 정보오류가 발생하여 다단계 상변화 메모리특성을 잃어버리거나 저장된 정보에 오류가 발생할 확률이 높아져서 정보저장능력(endurance)저하 및 장시간 쓰기/읽기 반복횟수가 증가할 경우 상변화 재료 자체의 조성비가 달라져서 정보오류 및 소자불량이 일어나는 정보보유능력(retention)의 저하 등 향후 모바일 기기 및 통합형 퓨전메모리(unified fusion memory)에서 필요로 하는 신뢰성 높은 MLC PRAM 기능의 확보가 필요하다.
본 발명의 일 구현예는 상변화 메모리 소자에서 발생할 수 있는 저항이동(resistance drift)를 감소시키기 위한 것이다.
본 발명의 일 구현예는 중간상(intermediate phase)의 결정생성을 억제하여 지속적인 정보유지능력(endurance)를 증가시키기 위한 것이다.
본 발명의 일 구현예는 상변화 물질의 용융온도를 높여서 리셋(reset)상태의 동작특성저하를 방지하기 위한 것이다.
본 발명의 일 구현예는 두루마리 형으로 다양한 플렉서블 기판에 적용 가능한 상변화 메모리 소자를 제공하기 위한 것이다.
본 발명의 일 구현예는 신뢰할만한 약 3 내지 8단계의 다단계 저항을 갖는 상변화 메모리 소자를 제공하기 위한 것이다.
상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 본 발명에 따른 실시예가 사용될 수 있다.
본 발명의 일 구현예에서는 기판, 상기 기판 위에 위치하는 하부전극, GeBiSbTe, GeBiSnTe, GeBiSeTe, InBiSbTe, InBiSnTe, 또는 InBiSeTe 중 어느 하나 이상을 포함하는 4원소계 상변화 물질층, 그리고 상기 4원소계 상변화 물질층 위에 위치하는 상부전극을 포함하는 상변화 메모리 소자를 제공한다.
상기 4원소계 상변화 물질층에서 Bi는 약 1 - 20 원자%이고, Te는 약 10 - 50 원자%이고, Ge는 약 10 - 20 원자%이고, In은 약 10 - 20 원자%일 수 있다.
상기 상변화 메모리 소자는 텅스텐 질화막(WN)을 더 포함할 수 있다.
상기 텅스텐 질화막(WN)은 상기 상부전극과 상기 4원소계 상변화 물질층 사이, 상기 4원소계 상변화 물질층과 상기 하부전극 사이, 상기 하부전극과 상기 기판 사이 중 1 이상의 위치에 적층되어 있을 수 있다.
상기 상변화 메모리 소자는 약 3 내지 8단계의 다단계 저항을 가질 수 있다.
상기 기판은 실리콘, 유리섬유, 폴리이미드 공중합체, 폴리이미드, 폴리에틸렌 나프탈레이트(PEN), 플루오르폴리머(FEP), 폴리에틸렌 테레프탈레이트 (PET) 또는 이들의 조합일 수 있다.
본 발명의 일 구현예에서는 기판 위에 접촉층을 형성하는 단계, 상기 기판 위에 하부전극을 형성하는 단계, 상기 하부전극 위에 확산 방지막을 형성하는 단계, 상기 확산 방지막 위에 상변화 물질을 형성하는 단계, 상기 상변화 물질 위에 확산 방지막을 형성하는 단계, 그리고 상기 확산 방지막 위에 상부전극을 형성시키는 단계를 포함하는 상변화 메모리 소자의 제조방법을 제공한다.
상기 접촉층 및 상기 확산 방지막은 텅스텐 질화막(WN)일 수 있다.
상기 텅스텐 질화막(WN)의 형성은 암모니아(NH3)를 이용한 방법에 의할 수 있다.
상기 확산 방지막의 두께는 약 10 - 50 nm일 수 있다.
본 발명의 일 구현예는 메모리 소자에서 발생하는 저항이동(resistance drift)를 감소시키고, 중간상(intermediate phase)의 결정생성을 억제하여 지속적인 정보유지능력(endurance)를 증가시킬 수 있다.
또한, 본 발명의 일 구현예는 상변화 물질의 용융온도를 높여서 리셋(reset)상태의 동작특성저하를 방지하고, 두루마리 형으로 다양한 플렉서블 기판에 적용 가능한 상변화 메모리 소자를 제공할 수 있다.
나아가, 신뢰할만한 약 3 내지 8단계의 다단계 저항을 갖는 상변화 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 일 구현예에 따른 상변화 메모리 소자의 단면 개요도이다.
도 2는 실시예 1에 의해 제조된 상변화 메모리 소자의 단면을 촬영한 TEM 사진이다.
도 3은 실시예 1에서 제조된 상변화 메모리 소자 내 4원소계 상변화 물질의 원자비(atomic %)와 온도변화에 따른 4원소계 새로운 상변화 물질의 TEM 사진 및 상태도(phase diagram)이다.
도 4는 실시예 1에서 제조된 상변화 메모리 소자의 다단계 저항 특성을 나타내는 전류-전압 특성을 나타낸 그래프이다.　
도 5는 실시예 1 및 비교예 1에서 제조된 상변화 메모리 소자 내부의 텅스텐 질화물(WN)과 티타늄 질화물(TiN)의 고온, 고전류에서의 단락현상을 관찰한 SEM 사진이다.
도 6은 플렉서블한 고분자 기판에 텅스텐 질화물(WN)의 접착성을 나타내는 온도별 접촉각 그래프이다.
도 7은 실시예 1 및 비교예 1에서 제조된 상변화 메모리 소자의 박막응력변화를 온도를 변화시키며 조사한 결과이다.
도 8은 실시예 1에 의해 제조된 상변화 메모리 소자의 읽기/쓰기 반복에 따른 저항변화를 측정한 그래프이고, 각각의 점은, State "0"(검정색), State "1"(초록색), State "2"(빨간색), State "3"(파란색)을 나타낸다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 본 발명의 일 구현예를 상세히 설명하기로 한다. 다만, 이는 예시로서 제시되는 것으로, 이에 의해 본 발명이 제한되지는 않으며 본 발명은 후술할 청구범위의 범주에 의해 정의될 뿐이다.
도 1을 참조하면, 4원소계 상변화 물질층(6)은 하부전극(4)과 상부전극(8) 사이에 적층될 수 있으며, 이와 같은 수직적 구조 외에도 수평적 전극구조에도 적층될 수 있다.
도 1을 참조하면, 본 발명의 일 구현예는 기판(1), 상기 기판 위에 위치하는 하부전극(4), GeBiSbTe(GBST), GeBiSnTe(GBSnT), GeBiSeTe(GBSeT), InBiSbTe(IBST), InBiSnTe(IBSnT), 또는 InBiSeTe(IBSeT) 중 어느하나 이상을 포함하는 4원소계 상변화 물질층(6), 그리고 상기 4원소계 상변화 물질층 위에 위치하는 상부전극(8)을 포함하는 상변화 메모리 소자를 제공한다.
상변화 메모리는 소자에 인가되는 전압펄스의 크기, 인가시간에 따라 다양한 값의 동작(set)상태가 되도록 조절이 가능하다. 상변화 물질층(6)은 4원소계 상변화 물질층(6)인 GeBiSbTe(GBST), GeBiSeTe(GBSeT), GeBiSnTe(GBSnT), InBiSbTe(IBST), InBiSeTe(IBSeT), InBiSnTe(IBSnT)로 각기 다른 다단계 저항을 갖는 상변화 메모리 소자를 제공하고, 각기 다른 다단계 저항값은 소자에 사용되는 6가지 각기 다른 상변화 물질에 의해 변화할 수 있다.
본 발명의 일 구현예의 4원소계 상변화 물질층(6) 내의 성분비는 Bi는 약 1 - 20 원자%(atomic percent)이고, Te는 약 10 - 50 원자%(atomic percent)이고, Ge는 약 10 - 20 원자%(atomic percent)이고, In은 약 10 - 20 원자%(atomic percent)일 수 있다. 그 외 Sb, Se, Sn은 각각 다른 4원소계 조합에서 총합이 100 원자%(atomic percent)를 넘지 않는 범위에서 다양한 화학적 정량비를 가질 수 있다.
각 Bi, Te, Ge, In원자가 차지하는 4원소계 상변화 물질층(6) 내의 상기 원자비 범위 내에서 온도 변화에 따른 4가지 안정적인 상(phase)의 형성이 가능하고, 이에 따른 다단계 저항이 나타날 수 있다. 또한, 각 원소들의 원자비에 따른 원자 간 결합력 변화 및 뒤틀린(distorted) 구조 등으로 인하여, 상변화가 일어나는 동작전압 (문턱전압)을 낮추게 되어 상변화 메모리 소자의 실용화에 유리할 수 있다.
또한, 본 발명의 일 구현예에 따른 4원소계 상변화 물질층(6) 내의 Ge, Te, In의 화학적조성비(stoichiometry)는 각각 고정시키고, Bi, Sb, Sn, Se의 화학적조성비(stoichiometry)를 달리하는 경우, 조성비에 따라 결정화 온도는 높이고 및 용융온도를 낮추며, 결정화에너지를 줄임으로써 상변화 속도를 향상시키고, 장기간 정보보유력(retention)을 향상시킬 수 있다.
본 발명의 일 구현예의 4원소계 상변화 물질층(6)은 스퍼터링 등의 물리적 증착방법 및 원자층 증착법(atomic layer deposition)으로 형성시킬 수 있다.
본 발명의 일 구현예의 상변화 메모리 소자는 텅스텐 질화막(WN)을 더 포함할 수 있다.
구체적으로, 상기 텅스텐 질화막(WN)은 상기 상부전극(8)과 상기 4원소계 상변화 물질층(6) 사이, 상기 4원소계 상변화 물질층(6)과 상기 하부전극(4) 사이, 상기 하부전극(4)과 상기 기판(1) 사이 중 1 이상의 위치에 적층될 수 있다.
텅스텐 질화막(WN)은 접착력(adhesion)을 향상시켜 하부전극(4) 위에 적층되는 과정에서 기판(1)과 박리되거나 플렉서블 기판의 굴신횟수에 따라 박리되는 것을 방지하여 소자의 내구성을 유지시킬 수 있다.
본 발명의 일 구현예에 따른 다단계 저항을 갖는 상변화 메모리 소자가 플렉서블 기판(1)(flexible substrate)상에 제조되는 두루마리 형 메모리인 경우에는, 기판(1)으로 사용되는 플렉서블 기판(1)의 종류는 폴리에틸렌 테레프탈레이트(PET), 폴리이미드, 폴리이미드 공중합체, 폴리에틸렌 나프탈레이트(PEN), 플루오르폴리머 (FEP)등 다양한 유연성 있는 기판들이 사용될 수 있다. 두루마리 형 메모리 소자의 제조에서 금속배선재료로서의 구리박막(Cu foil)은 휨 특성, 전기적 특성 등의 개선에 기여할 수 있다.
구리 이외의 현재 사용되는 Al, Pt, Cr등 다양한 금속배선을 실리콘 및 플렉서블 기판 위에 하부전극으로 포함하는 경우, 메모리 제조 공정과정에서 금속박막 위에 계속적으로 적층되는 구조의 상변화 메모리를 구성할 때 금속과 다른 박막들 사이에 기계적인 박막응력(film stress)의 발생으로 인하여 접착력이 열화되어 박리될 수 있다. 박막 간의 응력에 의한 박리현상은 두루마리 형 메모리가 아닌 실리콘 기판 위에서도 발생하는 문제점이지만 특히, 두루마리 형 메모리인 경우, 굴신횟수에 따라 박막 간의 박리는 결국 소자성능을 저하 시킬 수 있다.
굴신횟수에 따른 박막간의 박리현상은 실리콘 기판 및 각종 플렉서블 기판 위에 금속배선을 하기 전에 먼저 기판과 기판 위에 적층되는 박막들 사이에 먼저 접착력을 향상시키는 접촉층(glue layer, adhesion layer)의 제공을 통해 개선 할 수 있다.
또한, 상변화 메모리의 동작 시에, 하부전극을 통한 전류이동으로 발생하는 열에 의해 상변화가 발생하는데, 이때 구리를 하부전극으로 사용하면 구리의 열확산 계수가 매우 커서 구리박막 위에 형성되는 상변화 물질 및 기타 메모리를 구성하는 다른 박막 속으로 구리가 쉽게 확산해 들어가게 될 수 있다. 또한, 확산된 구리에 의해 상변화재료 및 다른 박막의 전기적, 열적, 결정구조 상의 변화를 일으킬 수 있다. 나아가, 하부전극에서 상부전극으로 전류이동 시 발생하는 전류밀도의 국부적인 증가는 구리배선 자체의 보이드(void) 발생을 유발하여 결국 구리배선의 단락이 일어날 수 있다.
구리 이외에 사용되는 Al, Pt, Cr, Ti, Ta 등의 금속전극은 정도의 차이는 있으나 모두 상변화 온도에서 확산이 일어날 수 있다. 상변화 온도에서의 확산은 금속을 상하부 배선으로 도포할 경우 상하부 전극배선과 4원소계 상변화 물질층(6) 사이에 금속의 확산을 방지할 수 있는 확산 방지막(diffusion barrier)을 삽입함으로써 개선할 수 있다.
이와 관련하여, 본 발명의 일 구현예는 접촉층(3) 및/또는 확산 방지막(5, 7)을 포함하는 상변화 메모리 소자를 제공할 수 있으며, 구체적으로는 접촉층(3) 및 확산 방지막(5, 7) 물질은 텅스텐 질화물(WN)일 수 있다.
본 발명의 일 구현예의 상변화 메모리 소자는 약 3 내지 8단계의 다단계 저항을 가질 수 있다.
상기 다단계 저항 범위 내에서, 정보저장능력이 크고, 속도가 빠르며, 초고집적화 및 저전력화된 상변화 메모리 소자를 제공할 수 있다.
본 발명의 일 구현예의 기판(1)은 실리콘, 유리섬유, 폴리이미드 공중합체, 폴리이미드, 폴리에틸렌 나프탈레이트(PEN), 플루오르폴리머(FEP), 폴리에틸렌 테레프탈레이트(PET) 또는 이들의 조합일 수 있고, 유연하지 않거나 유연성을 갖는 모든 기판이 될 수 있다.
본 발명의 일 구현예는 기판(1) 위에 접촉층(3)을 형성하는 단계, 상기 기판(1) 및/또는 접촉층(3) 위에 하부전극(4)을 형성하는 단계, 상기 하부전극(4) 위에 확산 방지막(5)을 형성하는 단계, 상기 확산 방지막(5) 위에 상변화 물질층(6)을 형성하는 단계, 상기 상변화 물질층(6) 위에 확산 방지막(7)을 형성하는 단계, 그리고 상기 상변화 물질층(6) 위에 형성된 확산 방지막(7) 위에 상부전극(8)을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법을 제공한다.
이하, 본 발명의 일 구현예를 각 단계별로 상세히 설명한다.
먼저, 기판(1) 위에 접촉층(3)을 형성하는 단계는 기판(1)과 하부전극(4) 사이에 접촉층(3)을 형성시키는 단계로서, 이를 통해, 기판(1)과의 접촉력을 향상시키고, 박막응력을 효과적으로 감소시킬 수 있게 된다.
다음으로, 상기 기판(1) 위에 하부전극(4)을 형성하는 단계는 기판(1)과 직접 또는 기판(1) 위에 적층된 접촉층(3) 위에 간접적으로 하부전극(4)을 형성시키는 단계이다.
다음으로, 상기 하부전극(4) 위에 확산 방지막(5)을 형성시키는 단계는 상변화 메모리 소작의 작동으로 발생하는 열에 의하여 금속(하부)전극으로부터 금속원소가 다른 박막층으로 확산되는 것을 막기 위하여 확산 방지막(5)을 형성시키는 단계이다.
다음으로, 상기 확산 방지막(5) 위에 상변화 물질층(6)을 형성시키는 단계는 본 발명의 일 실시예에 따른 상변화 물질층(6)을 형성시켜 상변화 메모리 소자가 다단계 저항을 갖도록 하게 하기 위한 단계이다.
다음으로, 상기 상변화 물질층(6) 위에 확산 방지막(7)을 형성시키는 단계는 상변화 메모리 소작의 작동으로 발생하는 열에 의하여 금속(상부)전극으로부터 금속원소가 다른 박막층으로 확산되는 것을 막기 위하여 확산 방지막(7)을 형성시키는 단계이다.
상기 접촉층(3) 및 상기 확산 방지막(5, 7)은 텅스텐 질화막(WN)일 수 있다.
텅스텐 질화막(WN)은 접착력(adhesion)을 향상시켜 상기 하부전극(4) 위에 적층되는 과정에서 상기 기판(1)과 박리되거나 플렉서블 기판의 굴신횟수에 따라 박리되는 것을 방지하여 소자의 내구성을 유지시킬 수 있다.
구체적으로, 상기 텅스텐 질화막(WN)의 형성은 암모니아(NH3)를 이용한 방법에 의할 수 있다.
구체적으로, 상기 텅스텐 질화막(WN)은 기판온도를 약 250 - 350 ℃로 유지시키면서, WF6, NH3, H2를 원료가스로 주입하여 플라즈마 혹은 펄스 플라즈마 상태에서 상기 원료가스를 분해하여 형성시킬 수 있다.
암모니아(NH3)에 의한 기판 표면을 질화시키는 공정을 통해 고분자재료의 표면 접착력을 강화하며, 접촉각을 줄이고, 박막응력을 감소시켜서 접촉층(3) 역할을 할 수 있도록 할 수 있다.
본 발명의 일 구현예에서 도포되는 상기 확산 방지막(5, 7)의 두께는 약 10 - 50 nm일 수 있다.
상기 두께범위 내에서 금속 전극의 금속원소가 다른 박막 또는 상변화 물질로의 확산을 막을 수 있다.
다음으로, 상변화 물질층(6) 위에 형성된 확산 방지막(7) 위에 상부전극(8)을 형성시키는 단계는 상부전극(8)으로부터 금속원자의 확산을 막기 위한 확산 방지막(7) 위에 상부전극(8)을 형성시키는 단계이다.
본 발명의 일 구현예에 따른 제조방법에서의 접촉층(3), 확산 방지막(5, 7), 상, 하부전극(4)의 적층방법은 일반적으로 사용되는 메모리 소자 제조 기술분야에 사용되는 박막 형성이 가능한 방법이면, 제한 없이 적용이 가능하다.
본 발명의 일 구현예에 따르면, 상변화 메모리 소자의 문턱전압을 약 1 V 이하로 낮출 수 있고, 상기 낮은 문턱전압으로 인하여 결정화속도향상을 통해 동작속도를 약 10 ns로 낮출 수 있으며, 저항이동이 없이 약 105회 이상의 정보보유력(retention)을 가질 수 있다.
본 발명의 일 구현예는 휴대기기, 스마트폰, 휘어지는 전자기기 및 디스플레이, 스마트 워치 등 모바일(mobile)기기에 적용될 수 있다.
이하, 실시예를 들어 본 발명에 대해서 더욱 상세하게 설명할 것이나, 하기의 실시예는 본 발명의 실시예일뿐 본 발명이 하기 실시예에 한정되는 것은 아니다.
< 실시예 1> 상변화 메모리 소자의 제조
본 발명의 일 구현예에 따른 상변화 메모리 소자는 Bottom contact 방식으로 제작된다.
먼저, Si 상에 SiOF를 형성시켜 플렉서블 기판을 준비한다. SiOF/Si 소재의 플렉서블 기판을 약 300 ℃로 가열한 후, 원료가스로서 WF6, NH3, H2를 주입하여 플라즈마 혹은 펄스 플라즈마 상태에서 원료가스를 분해하는 방법을 사용하여 접촉층인 텅스텐 질화막(WN)을 기판 상에 형성한다.
그 후, 기판 상에 Cu소재의 하부전극을 적층한다.
다음으로, 하부전극 상에 접촉층을 형성시킨 방법과 동일한 방법을 사용하여 확산 방지막인 텅스텐 질화막(WN)을 적층하였다.
다음으로, 상기 확산 방지막인 텅스텐 질화막(WN)상에 4원소계 상변화 물질인 InBiSbTe(약 20.0 원자% In, 약 15.0 원자% Bi, 약 20.0 원자% Sb, 약 45.0 원자% Te의 원자비)화합물층을 적층한다.
다음으로, 4원소계 상변화 물질층 상에 확산 방지막인 텅스텐 질화막(WN)층을 적층한다.
다음으로, 접촉층을 형성시킨 방법과 동일한 방법을 사용하여 상기 WN층 상에 TiN을 적층한다.
마지막으로, 텅스텐 질화막(WN) 상에 적층된 TiN층 상에 Cu소재의 상부전극을 적층시켜 상변화 메모리 소자를 제조한다.
도 2는 이의 TEM 단면도 촬영사진이다.
도 2를 참조하면, 플렉서블 기판과 하부전극(Cu)사이, 하부전극(Cu)과 산화막(SiO2) 및 4원소계 상변화 물질층 사이, 산화막(SiO2) 및 4원소계 상변화 물질층과 상부전극(Cu)사이의 위치에 텅스텐 질화막(WN)이 형성되어 있음을 알 수 있다.
< 비교예 1> 상변화 메모리 소자의 제조
실시예 1에 있어서, 확산 방지막 및 접촉층 물질인 텅스텐 질화막(WN) 대신 티타늄 질화물(TiN)로 대체하여 형성하고, 접촉층을 형성시킨 방법과 동일한 방법을 사용하여 상기 WN층 상에 TiN을 적층하는 단계를 생략한 것을 제외하고는 실시예 1과 동일한 방법으로 수행하여 상변화 메모리 소자를 제조한다.
< 실험예 1> 상변화 물질의 온도변화에 따른 상(phase)변화 특성 평가
본 발명의 일 실시예에 의한 상변화 물질의 온도변화에 따른 상(phase)변화 특성을 평가하기 위하여 하기와 같은 실험을 수행한다.
실시예 1에서 제조된 상변화 메모리 소자에 대하여 HTTEM(high temperature transmission electron microscopy)을 이용하여 약 5 ℃/초의 속도로, 약 700 ℃까지 승온하면서, TEM으로 단면을 촬영하여 도 3에서 이를 나타내고 있다. 도 3을 참조하면, InBiSbTe(IBST) 물질의 상태도(phase diagram)을 참고하면, InBiSbTe(IBST)는 특정 성분비에서 4단계의 결정상태를 가질 수 있다. 온도가 증가함에 따라 결정구조가 변화하게 되는데 우측의 TEM 사진은 온도에 따른 각 단계별 동작(set)상태에 따라 실제 제조된 다단계 상변화 메모리의 상변화 박막층의 단면 사진을 통해 InBiSbTe(IBST)의 상변화 과정을 볼 수 있다. 온도가 증가함에 따라 상태도에 표시한 State "0"에서는 증착된 InBiSbTe(IBST) 박막이 비정질 상태로 유지되고 있는 반면, State "1"을 지나 State "2" 에서는 국부적인 결정화가 일어나게 되고 State "3" 에서는 하부전극과 접촉한 넓은 영역에 걸쳐서 결정화가 일어나는 것을 알 수 있다. TEM 분석을 통해 State "1"에 해당하는 온도에서는 InSb 결정구조가 나타남을 확인할 수 있고, State "2"에서는 InSb 결정구조와 InTe 결정구조가 공존하며, State "3"에서는 InBiSbTe의 결정구조가 나타남을 확인할 수 있다.
< 실험예 2> 상변화 물질의 전압-전류 특성 평가
본 발명의 일 실시예에 의한 상변화 물질의 전압-전류 특성을 평가하기 위하여 하기와 같은 실험을 수행한다.
실시예 1에서 제조된 상변화 메모리 소자의 상부전극과 하부전극에 전류가 흐르도록 하기 위해 산화막을 식각하여 하부전극을 노출시키고, 전극 사이에 소자의 특성측정을 위한 전압계(voltage meter)와 소자동작전압을 인가하기 위한 펄스발생기(pulse generator)를 연결한다.
그 후, 인가되는 전압를 달리하며 흐르는 전류를 측정하는 방법으로 측정하였고, 이를 도 4에 나타내었다.
도 4를 참고하면, 상기 제작된 다단계저항 상변화 메모리 소자에 전압의 크기를 증가시키며 인가했을 때, 약 0.53 V에서 첫 번째 문턱전압이 나타나고, 약 0.64 V에서 두 번째 문턱전압이 나타났으며, 약 0.68 V에서 세 번째 문턱전압이 나타난다.
세 번의 문턱전압을 보여 나타난 소자에 다시 전압을 증가시키며 인가했을 때, 그래프의 검은 점들을 따라 전압-전류 특성을 확인할 수 있었으며 이로부터 동작이 완료되어 소자의 결정상태가 유지되고 있음을 짐작할 수 있다. 전압-전류
특성 측정을 통해 네 가지 저항값은 각각의 동작 상태별 저항값의 차이에 의해 다단계저항 상변화 메모리로 사용할 수 있음을 확인할 수 있다.
< 실험예 3>티타늄 질화물( TiN )과 텅스텐 질화물( WN )의 확산 방지막으로서 특성비교
본 발명의 일 구현예에 따른 상변화 메모리 소자 내의 확산 방지막으로서의 텅스텐 질화물(WN)의 특성을 알아보기 위하여 하기와 같은 실험을 수행하였다.
먼저, 실시예 1 및 비교예 1에서 제조된 상변화 메모리 소자에 대하여 약 800℃ 온도 및 약 20 V 전압을 인가하여, SiO2/Si 기판 위에 적층된 Cu/TiN(비교예 1)와 Cu/WN(실시예 1)의 계면을 관찰한다.
도 5을 참고하면, 비교예 1에서 TiN을 확산 방지막으로 사용했을 때 고온, 고전류에서 TiN 확산 방지막을 사용한 구리배선에서 단락이 일어난 것과 달리, WN을 확산 방지막으로 사용한 구리배선에서는 단락이 전혀 발생하지 않은 것을 볼 수 있다. 이는 TiN보다 WN이 전기적 신뢰도가 뛰어남을 보여주는 결과이다.
< 실험예 4>텅스텐 질화물의 온도에 따른 기판과 접촉력 특성 평가
본 발명의 일 구현예에 따른 상변화 메모리 소자 내의 텅스텐 질화물의 온도에 따른 기판과 접촉력 특성을 평가하기 위하여 하기와 같은 실험을 수행한다.
실시예 1에서 제조된 상변화 메모리 대하여, 접촉층인 텅스텐 질화박막(WN)의 적층 단계까지만 수행한 것과 Si 기판 위에 SiOF를 형성시킨 단계까지만 수행한 것에 대하여 물방울의 표면 접촉 각도를 측정한다.
접촉각은 박막간의 접촉력을 측정할 수 있는 수단으로 사용될 수 있다. 도 6을 참고하면, 플렉서블(flexible)한 고분자재료의 원소인 SiOF 박막상의 접촉각은 80도 이상인 반면, SiOF에 WN박막을 증착하면 접촉각은 약 50도 정도로 줄어들게 된다. 이는 폴리이미드(Polyimide)와 같은 플렉서블 고분자 기판에 상변화메모리 소자를 제조하기 위해서 접착력을 개선하는데 텅스텐 질화물(WN)이 우수한 물성을 가짐을 나타낸다. 폴리이미드(Polyimide)는 반도체 공정에서 사용하는 물질로 이루어진 박막과 접촉력이 좋지 않기 때문에 두루마리 형태로 접었다 폈다를 반복해야 하는 플렉서블 상변화 메모리소자를 만들기 어렵다. 텅스텐 질화물(WN)은 유연성을 갖는 기판에 상변화 메모리 제작 구현이 가능하도록 접촉력을 증가시킬 수 있다. 또한, 상온에서 약 500 ℃의 온도 변화에도 접촉각의 변화가 적은 것으로부터 열적 안정성도 갖추고 있음을 알 수 있다.
< 실험예 5>온도 변화에 따른 박막응력변화 평가
본 발명의 일 구현예의 상변화 메모리 소자의 온도변화에 따른 박막응력변화를 평가하기 위하여, 하기와 같은 실험을 수행한다.
실험예 4에서 사용된 두 시료에 대하여, 가온하면서 시료 내 적층구조의 stress를 측정하였다.
그 결과를 도 7에 나타내었다.
온도를 가열한 이유는 상변화 메모리 동작 시 상변화 유도를 위해 높은 온도가 유지되기 때문에 온도가 높아지는 경우에 대하여 박막응력변화를 평가하기 위함이다. 이 결과를 통해 하부전극(구리)/접촉층(텅스텐 질화막)으로 구성할 경우 박막응력이 현저히 낮아져서 박막응력에 의한 박리현상이나 공공발생, 응력에 의한 파괴, 내구성 저하가 현저히 감소된다.
< 실험예 6>다단계 저항 상변화 특성의 장시간 읽기/쓰기 반복성 테스트
본 발명의 일 구현예의 상변화 메모리 소자의 장시간 읽기/쓰기 반복에 의한 소자 성능 유지정도를 평가하기 위하여 하기와 같은 실험을 수행한다.
실시예 1에서 제조된 상변화 메모리 소자에 대하여, 각 상을 통제할 수 있는 전압과 길이를 가진 펄스를 반복하며 읽기/쓰기의 반복성을 테스트하는 방법으로, 각 상을 통제할 수 있는 4가지의 전기적 펄스를 동일한 순서로 반복하는 조건으로 측정되었다.
도 8을 참고하면, 10만회가 넘는 반복 동작에도 소자의 내구성이 유지되고 있음을 알 수 있다. 소자 동작은 도 4에서의 State "0" 내지 State "3"사이의 상태 중, State "0"에서 State "1"으로 동작 후에 State "0" 에서 State "2"으로 동작 후에 State "0"에서 State "3"으로의 동작을 반복한다. 그래프의 검정색 점이 State "0"을 뜻하고, 초록색이 State"1", 빨간색이 State "2", 파란색이 State "3"을 뜻한다.
각각의 저항값이 약 10 배 내지 500 배 이상 차이가 나기 때문에 상변화 메모리로서 정보를 읽는데 어려움이 없음을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 기판 2: 산화막
3: 접촉층 4: 하부전극
5: 확산 방지막 6: 4원소계 상변화 물질층
7: 확산 방지막 8; 상부전극

Claims (10)

  1. 기판,
    상기 기판 위에 위치하는 하부전극,
    GeBiSbTe, GeBiSnTe, GeBiSeTe, InBiSbTe, InBiSnTe, 또는 InBiSeTe 중 어느 하나 이상을 포함하는 4원소계 상변화 물질층,
    상기 4원소계 상변화 물질층 위에 위치하는 상부전극, 그리고
    상기 상부전극과 상기 4원소계 상변화 물질층 사이, 상기 4원소계 상변화 물질층과 상기 하부전극 사이, 상기 하부전극과 상기 기판 사이 중 1 이상의 위치에 있는 텅스텐 질화물(WN)을 포함하고, 상기 상부전극 또는 상기 하부전극과 구분되는 확산방지막
    을 포함하는 상변화 메모리 소자.
  2. 제1항에서,
    상기 4원소계 상변화 물질층이 Bi를 포함하는 경우, 상기 4원소계 상변화 물질층 전체를 기준으로 하여 Bi는 1 - 20 원자%이고,
    상기 4원소계 상변화 물질층이 Te를 포함하는 경우, 상기 4원소계 상변화 물질층 전체를 기준으로 하여 Te는 10 - 50 원자%이며,
    상기 4원소계 상변화 물질층이 Ge를 포함하는 경우, 상기 4원소계 상변화 물질층 전체를 기준으로 하여 Ge는 10 - 20 원자%이고,
    상기 4원소계 상변화 물질층이 In을 포함하는 경우, 상기 4원소계 상변화 물질층 전체를 기준으로 하여 In은 10 - 20 원자%인 상변화 메모리 소자.
  3. 삭제
  4. 삭제
  5. 제1항에서,
    상기 상변화 메모리 소자는 3 내지 8단계의 다단계 저항을 갖는 상변화 메모리 소자.
  6. 제1항에서,
    상기 기판은 실리콘, 유리섬유, 폴리이미드 공중합체, 폴리이미드, 폴리에틸렌 나프탈레이트(PEN), 플루오르폴리머(FEP), 폴리에틸렌 테레프탈레이트(PET) 또는 이들의 조합인 상변화 메모리 소자.
  7. 기판 위에 접촉층을 형성하는 단계,
    상기 접촉층 위에 하부전극을 형성하는 단계,
    상기 하부전극 위에 확산 방지막을 형성하는 단계,
    상기 확산 방지막 위에 상변화 물질을 형성하는 단계,
    상기 상변화 물질 위에 확산 방지막을 형성하는 단계, 그리고
    상기 확산 방지막 위에 상부전극을 형성시키는 단계
    를 포함하고,
    상기 접촉층 및 상기 확산 방지막은 텅스텐 질화물(WN)을 포함하고, 상기 상부전극 또는 상기 하부전극과 구분되는 상변화 메모리 소자의 제조방법.
  8. 삭제
  9. 제7항에서,
    상기 텅스텐 질화물(WN)은 암모니아(NH3)를 이용한 방법에 의해 형성되는 상변화 메모리 소자의 제조방법.
  10. 제7항에서,
    상기 확산 방지막의 두께는 10 - 50 nm인 상변화 메모리 소자의 제조방법.
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