KR100267104B1 - 다층확산방지막을이용한반도체장치의콘택형성방법 - Google Patents
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- 238000009792 diffusion process Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 32
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 12
- 239000010937 tungsten Substances 0.000 claims abstract description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract 2
- 239000010410 layer Substances 0.000 claims description 54
- 239000010936 titanium Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910000765 intermetallic Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims 1
- -1 tungsten nitride Chemical class 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명의 반도체장치의 콘택형성방법은 하부 도전층, 층간절연막, 상부도전층을 가지는 반도체장치의 콘택형성방법에 있어서, 하부도전층이 노출되도록 상기 층간절연막에 콘택홀을 형성하는 단계; 층간절연막과 콘택홀 내부에 금속도전막을 도포하는 단계; 금속도전층상에 금속간 화합물로 구성된 제 1 확산방지막을 도포하는 단계; 제 1 확산방지막 상에 상기 금속간 화합물로 구성된 제 2 확산방지막을 도포하는 단계; 및 제 2 확산방지막으로 도포된 상기 콘택홀내에 금속 플러그를 채우는 단계를 포함한다.
Description
본 발명은 다층 확산방지막을 이용한 콘택 형성방법에 관한 것으로, 특히 TiN확산방지막을 여러층으로 형성하여 후속공정에 의한 불순물이온이 하부막으로 확산되는 것을 방지하기 위한 것이다.
반도체소자의 고집적화에 따라 MOS트랜지스터와 금속간의 배선을 위한 콘택(contact)/비아(via)의 형성이 필요하게 되었다. 특히, 0.25㎛이하의 최소선폭 설계기준을 갖는 로직, 메모리소자의 경우, 사진식각으로 0.30㎛정도의 지름을 가진 콘택홀이 필요하다. 이러한 미세 콘택홀의 형성을 위해 지금까지의 공정은 반도체기판에 MOS트랜지스터를 형성하고 그 전면에 절연막을 형성하고 사진식각공정을 통해 미세한 콘택홀을 상기 절연막에 형성한 후, 금속배선층을 형성하여 소자를 제조하였다. 다층배선 형성공정일 경우에는 금속배선층과 금속배선층간을 상기 콘택홀 형성공정과 유사한 공정을 이용하여 연결하는 비아홀(via hole)도 필요하게 된다. 미세한 콘택홀 및 비아홀의 세부공정으로서 많이 채용되고 있는 기술은 사진식각으로 형성된 콘택홀내에 도전성 물질을 채우기 위해 먼저, Ti/TiN의 확산방지막을 웨이퍼 전면에 형성한 다음 CVD공정에 의해 텅스텐(W)을 상기 콘택홀내에 매립하는 기술이다.
그러나, 실제적으로는 콘택홀 및 비아홀의 깊이가 깊어짐에 따라 물리적인 증착법으로 형성된 Ti/TiN막의 경우, 콘택홀의 바닥에는 충분한 두께로 성막되지 못하여 이후의 텅스텐플러그 형성과정에서 WF6가스로 CVD반응시키는 공정시 F이온이 TiN확산방지층을 투과하여 그 하부의 실리사이드물질(Ti,Co,Ni등) 또는 금속배선층물질(Al,Cu)등과 반응하여 부도체를 형성하거나 상변화로 인해 콘택홀의 형성을 파괴, 변형시켜 궁극적으로 소자의 동작을 불가능하게 만드는 현상을 초래할 수 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 TiN확산방지층을 다층으로 성막하여 확산방지효과를 극대화시킴으로써 반도체소자의 신뢰성을 향상시킬 수 있도록 한 다층 확산방지막을 이용한 콘택 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 콘택형성방법은 하부 도전층, 층간절연막, 상부도전층을 가지는 반도체장치의 콘택형성방법에 있어서, 하부도전층이 노출되도록 상기 층간절연막에 콘택홀을 형성하는 단계; 층간절연막과 콘택홀 내부에 금속도전막을 도포하는 단계; 금속도전층상에 금속간 화합물로 구성된 제 1 확산방지막을 도포하는 단계; 제 1 확산방지막 상에 상기 금속간 화합물로 구성된 제 2 확산방지막을 도포하는 단계; 및 제 2 확산방지막으로 도포된 상기 콘택홀내에 금속 플러그를 채우는 단계를 포함한다.
도 1은 본 발명에 따른 다층의 확산방지막을 채용한 콘택홀의 기둥모양의 결정립과 불연속면을 가진 결정립계의 모식도.
도 2a 내지 도 2d는 본 발명에 따른 다층의 확산방지막을 이용한 반도체장치의 콘택 형성방법을 도시한 공정순서도.
본 발명은 텅스텐플러그 형성을 위한 WF6가스에 의한 CVD공정시 F이온이 TiN확산방지층을 투과하여 실리사이드물질 또는 금속배선층물질등과 반응하는 문제를 해결하기 위하여 WF6가스에 의한 CVD공정시의 F이온의 확산이 주로 Ti/TiN확산방지층의 결정립계(grain boundary)를 통하여 생기는 현상임에 착안하였다. 원자가가 작은 F이온이 결정내에서보다 결정립계를 통해 확산이 쉽게 된다는 것은 잘 알려져 있다. 특히, TiN확산방지층은 증착조건에 따라 처음 계면이 미세한 결정립계에서 성장을 시작하여 100Å이상의 두께에서는 이후 급속하게 주상정구조로 성장하여 기둥모향의 구조(columnar structure)를 가지는 것이 확인되었다.
따라서, F이온의 확산을 방지하려면 확산방지층의 두께를 증가시켜 확산거리를 길게 하여 하부막까지의 확산을 막는 방법과, 결정립계를 부동태화시켜 결정립계를 통한 확산을 방지하는 것이 적절한 방법이라 할 수 있다.
본 발명은 도 1에 나타낸 바와 같이 Ti/TiN확산방지를 강화시키기 위하여 1차적으로 Ti(16)/TiN(18)의 증착을 실시하여 TiN(18)의 기둥모양의 결정립구조(columnar grain boundary)(B)를 만든후, 2차적으로 기둥모양의 결정립구조(C)를 가진 TiN(20)을 다시 증착시켜 TiN층과 2차 TiN층사이에 기둥모양의 결정립계간의 불연속 부위를 인위적으로 만들어 상대적으로 결정립계의 길이를 길게 하여 확산을 어렵게 하고, 불연속부위에서의 확산저하를 유도하여 궁극적으로 F이온이 하부막질까지 확산되지 못하도록 하는 것이다. 도 1에서 미설명부호 10은 반도체소자에 있어서 콘택홀(또는 비아홀)을 통해 상부도전층(도시하지 않음)과 연결될 하부도전층(10)을 나타내며, A는 1차 TiN층(18)의 초기성장된 미세 결정립계를 나타내고, 22는 콘택홀내에 매립된 텅스텐(22)을 나타낸다.
본 발명의 구체적인 실시예를 도 2a 내지 도 2d를 참조하여 다음에 설명한다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(도시하지 않음)상에 도전층(10)을 형성한다. 이 도전층은 트랜지스터의 게이트전극일 수도 있고 다른 금속배선층일 수도 있다. 이어서 기판 전면에 절연층(12)을 형성한 후, 사진식각공정을 통해 지름 0.4㎛와 깊이 1㎛의 콘택홀(14)을 상기 절연층(12)에 형성하여 상기 도전층(10)을 노출시킨다.
다음에 콘택홀(14)내에 도 2b에 도시한 바와 같이 Ti층(16)을 형성한다.
이어서 스퍼터링장치를 이용하여 확산방지막으로서 이중 TiN막을 형성하는바, 먼저 스퍼터링챔버내의 압력을 4mTorr로 유지하여 안정화시키고, Ar 10sccm, 기판부위로의 뜨거운 Ar 15sccm, N2105sccm를 챔버내로 15초간 도입시킨다. 이들 가스는 후속공정에서도 계속해서 그 유량이 유지되도록 도입시킨다. 이어서 연소(ignition)공정을 500W의 전력으로 5초간 진행한 후, TiN을 CVD 또는 PVD방법에 의해 증착하는바, 1800W의 전력으로 70초간 증착공정을 진행하여 제1TiN층(18)을 약 450Å의 두께로 형성한다.
이어서 펌핑공정을 60초간 실시한 후, N2가스의 도입을 중단한 다음, 20초간 안정화공정을 진행한다.
계속해서 도 2c에 도시한 바와 같이 스퍼터링챔버내의 압력을 4mTorr로 유지하는 압력 안정화공정을 행한 후, Ar 10sccm, 기판부위로의 뜨거운 Ar 15sccm, N2105sccm를 챔버내로 15초간 도입시킨다. 이들 가스는 후속공정에서도 계속해서 그 유량이 유지되도록 도입시킨다. 이어서 연소(ignition)공정을 500W의 전력으로 5초간 진행한 후, TiN을 CVD 또는 PVD방법으로 증착하는바, 1800W의 전력으로 70초간 증착을 진행하여 제2TiN층(20)을 약 450Å의 두께로 형성한다.
이어서 펌핑공정을 60초간 실시한 후, N2가스의 도입을 중단시킴으로써 2층으로 이루어진 TiN확산방지층의 형성을 완료한다.
한편, 상기 확산방지층으로서 TiN을 사용하였으나, WN 또는 TaN과 같이 전기전도도가 우수한 금속화합물이면 사용이 가능하다.
다음에 도 2d에 도시한 바와 같이 상기 이층구조의 TiN확산방지막(18,20)이 형성된 콘택홀 내부를 포함한 기판전면에 텅스텐(W)(22)을 CVD공정을 통해 증착한다. 이후 상기 텅스텐막을 에치백공정등에 의해 평탄화시켜 콘택홀내에 매립된 텅스텐플러그를 형성한 후, 그 상부에 상부도전층(도시하지 않음)을 형성하여 상기 하부의 도전층(10)과 텅스텐플러그(22)를 통해 연결되도록 함으로써 반도체장치의 도전층간의 콘택을 형성한다. 상기 텅스텐이외에도 알루미늄(Al)이나 구리(Cu)등도 이용할 수 있다.
본 발명은 한 층으로 된 확산방지막을 스퍼터링으로 형성할 경우 기둥모양의 결정립계구조가 한 층밖에 형성되지 않아 그 결정립계를 통해 상대적으로 쉽게 확산이 일어나는 문제를 해결하기 위해 같은 상기와 같이 두께의 확산방지막을 2회에 걸쳐 형성한다. 이에 따라 1차 확산방지막의 표면위에 다시 핵생성 및 결정성장 과정을 거쳐 계면에 미세한 조밀결정립이 생성되다가 다시 기둥모양의 결정립구조가 생성되어 결과적으로 결정립계가 종래의 1층으로 된 확산방지막보다 길여져 효과적인 이온의 확산방지가 가능하게 된다.
상술한 본 발명의 실시예에 의한 2층구조의 확산방지막과 기존의 1회의 증착공정에 의한 단일층의 확산방지막의 전기적 특성을 조사한 결과, 콘택저항면에서 쇼트불량이 본 발명의 경우 기존공정의 95%까지 감소하는 것이 확인되었다.
이상 상술한 바와 같이 본 발명에 의하면, TiN확산방지층을 다층으로 형성하여 확산방지효과를 극대화시킴으로써 반도체소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 하부 도전층, 층간절연막, 상부도전층을 가지는 반도체장치의 콘택형성방법에 있어서,상기 하부도전층이 노출되도록 상기 층간절연막에 콘택홀을 형성하는 단계;상기 층간절연막과 상기 콘택홀 내부에 금속도전막을 도포하는 단계;상기 금속도전층상에 금속간 화합물로 구성된 제 1 확산방지막을 도포하는 단계;상기 제 1 확산방지막 상에 상기 금속간 화합물로 구성된 제 2 확산방지막을 도포하는 단계; 및상기 제 2 확산방지막으로 도포된 상기 콘택홀내에 금속 플러그를 채우는 단계를 구비하는 것을 특징으로 하는 반도체장치의 콘택형성방법.
- 제 1 항에 있어서, 상기 금속은 티타늄, 텅스텐 또는 탄탈룸이고, 금속간 화합물은 잘화티타늄, 질화텅스텐 또는 질화탄탈룸인 것을 특징으로 하는 반도체 콘택형성방법.
- 제 1 항에 있어서, 상기 금속플러그는 WF6가스조건에서 CVD방법으로 형성되는 텅스텐 플러그인 것을 특징으로 하는 반도체장치의 콘택형성방법.
- 제 2 항에 있어서, 상기 제 1 및 제 2 확산방지막은 450Å두께의 TiN을 동일 공정 조건에서 각각 형성하는 것을 특징으로 하는 반도체장치의 콘택형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970040448A KR100267104B1 (ko) | 1997-08-25 | 1997-08-25 | 다층확산방지막을이용한반도체장치의콘택형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970040448A KR100267104B1 (ko) | 1997-08-25 | 1997-08-25 | 다층확산방지막을이용한반도체장치의콘택형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990017502A KR19990017502A (ko) | 1999-03-15 |
KR100267104B1 true KR100267104B1 (ko) | 2000-11-01 |
Family
ID=19518323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970040448A KR100267104B1 (ko) | 1997-08-25 | 1997-08-25 | 다층확산방지막을이용한반도체장치의콘택형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100267104B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101530703B1 (ko) * | 2013-10-11 | 2015-06-22 | 한국과학기술연구원 | 상변화 메모리 소자 및 이의 제조방법 |
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1997
- 1997-08-25 KR KR1019970040448A patent/KR100267104B1/ko not_active IP Right Cessation
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