JP2002280387A - 半導体素子の金属配線形成方法 - Google Patents

半導体素子の金属配線形成方法

Info

Publication number
JP2002280387A
JP2002280387A JP2001345317A JP2001345317A JP2002280387A JP 2002280387 A JP2002280387 A JP 2002280387A JP 2001345317 A JP2001345317 A JP 2001345317A JP 2001345317 A JP2001345317 A JP 2001345317A JP 2002280387 A JP2002280387 A JP 2002280387A
Authority
JP
Japan
Prior art keywords
film
metal film
forming
liner
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001345317A
Other languages
English (en)
Inventor
Jong-Myeong Lee
鍾鳴 李
Heiki Kin
秉煕 金
Myoung-Bum Lee
明範 李
Ju-Young Yun
周榮 尹
Gil-Heyun Choi
吉鉉 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002280387A publication Critical patent/JP2002280387A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 CVD法によりアルミニウムライナ−を形成す
る前に核形成用ライナ−を形成する工程を含む半導体素
子の金属配線形成方法を提供する。 【解決手段】 半導体素子の金属配線形成方法では半導
体基板上に障壁金属膜を形成する。アルミニウム膜の成
長のための核形成用ライナ−を真空雰囲気下で前記障壁
金属膜上に形成する。真空雰囲気下においてインサイチ
ュでCVD法により前記核形成用ライナ−上にアルミニウ
ム膜を成長させてアルミニウムライナ−を形成する。PV
D法を用いて前記アルミニウムライナ−上に金属膜を形
成する。前記金属膜が形成された結果物を真空雰囲気下
で熱処理してリフロ−させる。これにより、金属配線形
成のためのコンタクトホ−ル又はビアホ−ルを完全に埋
め込むことができ、半導体素子の信頼性を向上させ得
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の製
造方法に係り、特に金属配線形成方法に関する。
【０００２】
【従来の技術】半導体素子が高密度化及び高集積化され
ることにより多層配線構造の金属配線を有する回路構成
が必須的に要求される。金属配線は電気的な信号を伝送
させる役割を果たすため電気的な抵抗が低くなければな
らなく、経済的で信頼性が高くなければならない。この
ような条件を充足させる適していた金属配線物質として
アルミニウムが広く使用されている。
【０００３】回路の線幅が狭くなることにより、アルミ
ニウムのような配線材料を使用する半導体素子の製造工
程において、配線形成のための蒸着工程として、従来の
技術をそのまま適用するのには技術的限界がある。それ
により、下層の導電層と上層のアルミニウム配線との接
続部であるコンタクトホ−ル(contact hole)、又は下層
のアルミニウム配線と上層のアルミニウム配線との接続
部であるビアホ−ル(via hole)の内部を配線物質で完全
に埋め込む技術がこれらの間の電気的接続を可能にする
ために非常に重要な技術で強調されている。
【０００４】コンタクトホ−ル又はビアホ−ルをアルミ
ニウムで埋め込むことにおいて、より優秀な電気的特性
及びより完璧な埋め込み特性を得るために、多様な工程
技術が開発されている。次世代記憶素子製造において、
回路の線幅が0.25μm以下である金属配線形成のための
蒸着工程ではコンタクトホ−ル又はビアホ−ルのアスペ
クト比(aspect ratio)が大きいので、スパッタリング方
式のようなPVD(physical vapor deposition)方法にのみ
依存することは不適切である。このような点を克服する
ために、PVD方法に比べてステップカバレ−ジ(step cov
erage)特性が優れたCVD(chemical vapor deposition)法
を用いてアルミニウム配線を形成する工程に関する多様
な研究が進行されてきた。
【０００５】CVD方法を用いてアルミニウムを蒸着する
工程ではアルミニウムソ−ス材料としてアルミニウム化
合物である前駆体を使用する。しかし、アルミニウム膜
形成のために現在使用されている前駆体はCVD工程時蒸
着対象の表面の状態により蒸着特性が変化する選択的蒸
着特性を示す。このように選択的蒸着特性を現す前駆体
を使用してアルミニウム配線を形成する時、従来技術に
よる金属配線形成技術をそのまま適用すれば、コンタク
トホ−ル又はビアホ−ル内で全面的に均一な厚さを有す
るアルミニウム膜を形成しにくい。従って、コンタクト
ホ−ル又はビアホ−ル埋め込み工程に必要なアルミニウ
ム膜をCVD方法により形成する時再現性が悪くなる。
【０００６】
【発明が解決しようとする課題】本発明の目的はコンタ
クトホ−ル又はビアホ−ルを埋め込むためのアルミニウ
ム膜をCVD方法で形成する時、前記アルミニウム膜を再
現性のあるように形成できる金属配線方法を提供するこ
とである。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体素子の金属配線形成方法では半
導体基板上に障壁金属膜を形成する。アルミニウム膜の
成長のための核形成用ライナ−(nucleation liner)を真
空雰囲気下で前記障壁金属膜上に形成する。真空雰囲気
下においてインサイチュ(その場：in−situ)でCVD(chem
ical vapor deposition)方法により前記核形成用ライナ
−上にアルミニウム膜を成長させてアルミニウムライナ
−を形成する。PVD(physical vapor deposition)方法を
用いて前記アルミニウムライナ−上に金属膜を形成す
る。前記金属膜が形成された結果物を真空雰囲気下で熱
処理してリフロ−(reflow)させる。
【０００８】本発明に係る半導体素子の金属配線形成方
法では、前記障壁金属膜を形成する前に、前記半導体基
板上に抵抗性金属膜を形成する段階をさらに含める。
【０００９】又、本発明に係る半導体素子の金属配線形
成方法では、前記障壁金属膜を形成する段階後に、前記
障壁金属膜を熱処理する段階をさらに含める。前記障壁
金属膜の熱処理は急速熱処理(rapid thermal anneal)工
程で行われることが望ましい。
【００１０】前記核形成用ライナ−は耐熱金属又は耐熱
金属化合物、例えばTi膜、TiN膜又はTi/TiN膜よりな
る。前記核形成用ライナ−はCVD又はPVD方法で形成でき
る。望ましくは、前記核形成用ライナ−はTi−リッチTi
N膜を含む。前記Ti−リッチTiN膜はH2プラズマを使用す
るCVD方法、又はスパッタリング方法により形成でき
る。前記核形成用ライナ−は10〜100Åの厚さで形成さ
れる。
【００１１】前記金属膜形成段階は前記アルミニウムラ
イナ−形成段階後連続的に真空雰囲気を維持する状態で
行われることが望ましい。前記金属膜はアルミニウム又
はアルミニウム合金よりなる。
【００１２】又、本発明に係る半導体素子の金属配線形
成方法では、前記障壁金属膜を形成する段階前に、前記
半導体基板上にホ−ル領域を限定する層間絶縁膜を形成
する段階をさらに含める。この際、前記障壁金属膜は前
記層間絶縁膜が形成された結果物の全面に形成される。
【００１３】本発明によると、コンタクトホ−ル又はビ
アホ−ルのアスペクト比が大きい高集積半導体素子を製
造する場合にも、CVD法により形成されるアルミニウム
ライナ−が核形成用ライナ−上で均一な厚さで再現性の
あるように形成できる。従って、金属配線形成のための
コンタクトホ−ル又はビアホ−ルを完全に埋め込むこと
ができ、このような方法から得られる半導体素子の信頼
性を向上させ得る。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例に対して詳細に説明する。
【００１５】又、次に例示する実施例は色々異なる形態
で変形でき、本発明の範囲が後述する実施例に限定され
ることではない。本発明の実施例は当業界で平均的な知
識を持つ者に本発明をより完全に説明するために提供さ
れることである。添付図面で膜又は領域のサイズ又は厚
さは明細書の明確性のために誇張されたことである。
又、ある膜が異なる膜又は基板の“上”にあるという記
載された場合、前記ある膜が前記異なる膜の上に直接存
在することもでき、その間に第３の異なる膜が介在する
こともできる。
【００１６】図１乃至図６は本発明の一実施例による半
導体素子の金属配線形成方法を説明するために工程順序
に応じて示した断面図である。
【００１７】図１を参照すれば、上面に導電領域12が露
出された半導体基板10上にホ−ル領域20を限定する層間
絶縁膜22を形成する。前記層間絶縁膜22は例えば、BPSG
(borophosphosilicate glass)膜又はド−ピングされな
いシリコン酸化膜(undoped silicon oxide layer)で構
成できる。
【００１８】前記導電領域12はソ−ス／ドレイン領域、
又は前記半導体基板10上に形成されているトランジスタ
等を構成する導電層であり得る。この場合、前記ホ−ル
領域20は、コンタクトホ−ル(contact hole)を構成す
る。又は、前記導電領域12は金属配線層でありうる。こ
の場合、前記ホ−ル領域20はビアホ−ル(via hole)を構
成する。図１では前記ホ−ル領域20を通じて前記導電領
域12が露出されることと示したが、前記ホ−ル領域20は
ダマシン(damascene)配線形成のためのグル−ブ(groov
e)を構成することもできる。この場合、前記グル−ブは
前記層間絶縁膜22の厚さより小さな深さを有し、前記導
電領域12は前記グル−ブを通じて露出されない。
【００１９】図２を参照すれば、前記層間絶縁膜22が形
成された結果物の全面に抵抗性金属膜32及び障壁金属膜
34を順次に形成する。前記抵抗性金属膜32はTi又はTa、
望ましくはTiより成る。又、前記障壁金属膜34はTiN、T
aN、TiAlN、TiSiN、TaAlN、TaSiN又はWN、望ましくはTi
Nより成る。
【００２０】次いで、前記障壁金属膜34を熱処理する。
前記導電領域12が不純物層より成るソ−ス／ドレ−ン領
域である場合、前記熱処理により前記抵抗性金属膜32内
の金属原子と前記不純物層内のシリコン原子が反応して
金属シリサイド膜が形成されることと同時に、前記障壁
金属膜34の粒界境界領域(grain boundary region)が酸
素原子として充填される酸素スタッフィング（詰め込
み：stuffing）効果が得られる。このように、前記障壁
金属膜34を熱処理すれば、前記導電領域12と障壁金属膜
34との間に形成された金属シリサイド膜によりコンタク
ト抵抗が改善され、前記導電領域12内のシリコン原子
と、後続工程で形成される金属膜内のアルミニウム原子
が前記障壁金属膜34を通じて相互拡散される現象を抑制
できる。従って、前記導電領域12が金属配線層を構成す
る場合、即ち前記ホ−ル領域が金属配線層を露出させる
ビアホ−ルである場合には前記障壁金属膜34形成段階及
びその熱処理段階が省略できる。同様に、前記ホ−ル領
域20がダマシン配線形成のためのグル−ブを構成する場
合にも前記障壁金属膜34形成段階及びその熱処理段階が
省略できる。
【００２１】前記障壁金属膜34を熱処理する工程は窒素
雰囲気下で約400℃〜550℃の温度で約30分〜１時間行わ
れる。又は、前記障壁金属膜34を熱処理する工程はアン
モニア(NH3)ガス雰囲気下で約650℃〜850℃の温度で急
速熱処理(rapid thermal anneal)できる。前記急速熱処
理工程は約30秒〜２分間行うことが望ましい。
【００２２】図３を参照すれば、前記障壁金属膜34上に
核形成用ライナ−(nucleation liner)42を形成する。前
記核形成用ライナ−42を形成する理由は、後続工程でア
ルミニウムソ−ス材料として使用される前駆体を使用し
てCVD方法によりアルミニウム膜を形成する時前記アル
ミニウム膜が再現性のあるように得られることによりア
ルミニウムが蒸着される対象表面の状態、即ち前記障壁
金属膜34の表面の状態を良好に変えるためである。従っ
て、前記核形成用ライナ−42は一定厚さ以上で厚く形成
するべき必要はなく、10〜100Åの厚さ、望ましくは10
〜50Åの厚さで形成する。
【００２３】前記核形成用ライナ−42は耐熱性金属又は
耐熱性金属化合物より成る。望ましくは、前記核形成用
ライナ−42はTi膜、TiN膜又はTi／TiN膜より成る。前記
核形成用ライナ−42がTiN膜を含む場合、前記TiN膜はTi
−リッチ(rich)TiN膜より成るように形成する。ここ
で、使用される用語“Ti−リッチTiN膜”はTiN膜内でTi
原子とN原子との原子比が１以上(Ti／N＞１)である膜を
示す語として使用される。即ち、前記Ti−リッチTiN膜
内ではTiが化学量論的量を超過する量として存在する。
通常に障壁金属膜を構成するTiN膜はN−リッチTiN膜で
形成されることに反して、前記核形成用ライナ−42を構
成するTiN膜をTi−リッチTiN膜に形成する理由はTi−リ
ッチTiN膜が障壁金属膜を構成する通常的なTiN膜より優
れた伝導性を提供するだけではなく、後続のCVD方法に
よるアルミニウムライナ−52形成時(図４参照)前記Ti−
リッチTiN膜上でアルミニウムの蒸着が良くなり、表面
形状が非常に優秀な膜を得られるためである。前記核形
成用ライナ−42をTi−リッチTiN膜に形成する場合に得
られるさらに他の利点に対しては後述する。
【００２４】前記核形成用ライナ−42を構成するTi−リ
ッチTiN膜を形成するためにCVD方法又はPVD方法を用い
られる。
【００２５】例えば、前記核形成用ライナ−42を構成す
るTi−リッチTiN膜はH2プラズマを使用するMOCVD(metal
organic CVD)方法により形成できる。TiN膜形成のため
のMOCVD工程中にリモ−トプラズマ(remote plasma)方式
で供給されるH2プラズマから発生される水素ラジカル(r
adical)はTiソ−ス材料として使用される有機チタン前
駆体(organotitanium precursor)、例えばTDMAT(tetrak
is−dimethylamidotitanium)、TDEAT(tetrakis−diethy
lamidotitanium)等のようなアルキルアミドチタン誘導
体(alkylamidotitanium derivatives)と反応してTi−リ
ッチTiN膜を形成する。
【００２６】前記核形成用ライナ−42を形成するための
他の方法として、優れたステップカバレ−ジを得られる
PVD方法、例えばコリメ−タスパッタリング方法、SIP(s
elf−ionized plasma sputtering)方法、又はHCM(hollo
w cathode magnetron)スパッタリング方法を用いること
もできる。
【００２７】例えば、Ti膜とTi−リッチTiN膜との複合
膜より成る前記核形成用ライナ−42をHCMスパッタリン
グ方法で形成する場合、スパッタリングチャンバ内の圧
力を1〜20mtorr範囲内で維持させながら、常温〜200℃
の温度範囲内でチタンタ−ゲットを使用してTi膜を形成
した後、他の条件はそのまま維持しながら前記スパッタ
リングチャンバ内に少量の窒素を供給して前記Ti膜上に
Ti−リッチTiN膜を形成する。
【００２８】図４を参照すれば、CVD方法により前記核
形成用ライナ−42上にアルミニウムライナ−52を約10〜
200Åの厚さで形成する。前記アルミニウムライナ−52
形成段階は真空雰囲気下においてインサイチュで行われ
る。このため、前記核形成用ライナ−42の形成のための
反応チャンバと前記アルミニウムライナ−52形成のため
の反応チャンバとが一つの装備内に含まれている一体型
クラスタツ−ル(integrated cluster tool)タイプの装
備を使用する。
【００２９】例えば、前記アルミニウムライナ−52は選
択的MOCVD方法を用いて形成する。前記アルミニウムラ
イナ−52の形成のための選択的MOCVD工程はDMAH(dimeth
ylaluminum hydride)、TMAA(trimethylamine alane)、D
MEAA(dimethylethylamine alane)又はMPA(methylpyrrol
idine alane)のよう有機金属化合物(organometalliccom
pound)より成る前駆体をアルミニウムソ−ス（源）とし
て使用して100〜300℃、望ましくは120℃の蒸着温度、
0.5〜5torr、望ましくは1torrの圧力下で行われる。こ
の際、前記前駆体をCVDチャンバに供給するために、バ
ブラ(bubbler)タイプ、気相流量コントロ−ラ(vapor fl
ow controller)タイプ、又は液相運送システム(liquid
delivery system)タイプのような原料伝達装置が使用で
きる。希釈用ガスでアルゴン(Ar)のような不揮発性ガス
を使用する。又、前記前駆体の分解を促進するために水
素H2ガスのような反応性ガスを添加することもできる。
【００３０】前記アルミニウムライナ−52はアルミニウ
ム膜が再現性のあるように蒸着できる表面を提供する前
記核形成用ライナ−42を形成した後、インサイチュ真空
雰囲気下においてインサイチュで形成されるため、均一
な厚さで再現性のあるように形成できる。
【００３１】図５を参照すれば、前記アルミニウムライ
ナ−52が形成された結果物上に、前記アルミニウムライ
ナ−52により限定される前記ホ−ル領域20の内部を完全
に充填するように金属膜54を形成する。前記金属膜54は
PVD(physical vapor deposition)法を用いて形成され
る。前記金属膜54はアルミニウム又はアルミニウム合金
より成ることが望ましい。
【００３２】前記金属膜54をPVD法で形成するために、
例えば直流スパッタリング(DC sputtering)、直流マグ
ネトロンスパッタリング(DC magnetron sputtering)、
交流スパッタリング(AC sputtering)又は交流マグネト
ロンスパッタリング(AC magnetron sputtering)法を用
いられる。望ましくは、前記金属膜54は直流マグネトロ
ンスパッタリング法で形成される。前記金属膜54形成段
階は一体型クラスタツ−ルタイプの装備を用いて前記ア
ルミニウムライナ−52形成段階後連続的に真空雰囲気を
維持した状態で行える。
【００３３】図６を参照すれば、前記金属膜54が形成さ
れた結果物を真空雰囲気下で熱処理してリフロ−(reflo
w)させる。このため、前記金属膜54が形成された結果物
を真空雰囲気下で、アルゴンのような不活性ガス雰囲気
で数秒〜数分、望ましくは30〜180秒間350〜500℃で熱
処理する。前記リフロ−のための熱処理工程は前記金属
膜54の表面酸化を最大限抑制させた状態で進行されなけ
ればならない。従って、前記熱処理時には1torr以下の
圧力、望ましくは10-6torr以下の高真空状態で行うこと
が望ましい。
【００３４】図３を参照して説明した前記核形成用ライ
ナ−42をTi−リッチTiN膜で形成した場合に、図６を参
照して説明したようなリフロ−のための熱処理時に、前
記Ti−リッチTiN膜と前記アルミニウムライナ−52との
間にTiAl3が形成されて前記アルミニウムライナ−52を
構成するAlの移動度を制限するため、高温の熱処理工程
を経ても前記アルミニウムライナ−52の形態がそのまま
維持できる利点がある。
【００３５】前記のような条件下で前記金属膜54が形成
された結果物を熱処理した結果、前記金属膜54が移動し
て前記ホ−ル領域20内部がボイドなしで完全に埋め込ま
れながら、平坦化された上面を有する平坦化された金属
膜54aが形成される。
【００３６】
【発明の効果】以上述べた通り、本発明ではアルミニウ
ム配線を形成するためコンタクトホ−ル又はビアホ−ル
を金属膜で埋め込む時、CVD方法を用いてアルミニウム
ライナ−を形成する前に、前記アルミニウムライナ−が
再現性のあるように蒸着できる表面を提供するために核
形成用ライナ−を予め形成し、真空雰囲気下においてイ
ンサイチュで前記アルミニウムライナ−を形成する。従
って、コンタクトホ−ル又はビアホ−ルのアスペクト比
が大きい高集積半導体素子を製造する場合にも、CVD法
により形成されるアルミニウムライナ−が前記核形成用
ライナ−上で均一な厚さで再現性のあるように形成で
き、それにより金属配線形成のためのコンタクトホ−ル
又はビアホ−ルを完全に埋め込める。又、このような方
法から得られる半導体素子の信頼性を向上させ得る。
【００３７】以上、本発明を望ましい実施例を挙げて詳
細に説明したが、本発明は前記実施例に限らず、本発明
の技術的思想の範囲内で当分野において通常の知識を持
つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、第一の段階を示す図である。
【図２】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、図１の次の段階を示す図である。
【図３】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、図２の次の段階を示す図である。
【図４】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、図３の次の段階を示す図である。
【図５】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、図４の次の段階を示す図である。
【図６】 本発明の一実施形態による半導体素子の金属
配線形成方法を説明するために工程順序に応じて示した
断面図であって、図５の次の段階を示す図である。
【符号の説明】
10 半導体基板 12 導電領域 20 ホ−ル領域 22 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 明範 大韓民国ソウル特別市松坡区可楽洞95−１ 番地錦湖アパート108棟1505号 (72)発明者 尹 周榮 大韓民国ソウル特別市陽川区新亭１洞312 番地木洞アパート922棟903号 (72)発明者 崔 吉鉉 大韓民国京畿道城南市盆唐区盆唐洞38番地 セッビョルマウル友邦アパート302棟602号 Ｆターム(参考） 4M104 AA01 BB14 BB17 BB38 CC01 DD37 DD43 DD45 DD46 DD79 DD80 DD84 FF18 FF22 5F033 HH08 HH09 HH18 HH21 HH27 HH30 HH32 HH33 HH34 JJ08 JJ09 JJ18 JJ21 JJ27 JJ30 JJ32 JJ33 JJ34 KK01 KK07 LL09 MM01 MM08 MM12 MM13 NN06 NN07 PP02 PP07 PP11 PP12 QQ09 QQ37 QQ70 QQ73 QQ75 RR04 RR15 WW02 WW03

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に障壁金属膜を形成する段
    階と、 アルミニウム膜の成長のための核形成用ライナ−を真空
    雰囲気下で前記障壁金属膜上に形成する段階と、 真空雰囲気下においてインサイチュでCVD法により前記
    核形成用ライナ−上にアルミニウム膜を成長させてアル
    ミニウムライナ−を形成する段階と、 PVD法を用いて前記アルミニウムライナ−上に金属膜を
    形成する段階と、 前記金属膜が形成された結果物を真空雰囲気下で熱処理
    してリフロ−させる段階とを含むことを特徴とする半導
    体素子の金属配線形成方法。
  2. 【請求項２】 前記障壁金属膜を形成する前に、 前記半導体基板上に抵抗性金属膜を形成する段階をさら
    に含むことを特徴とする請求項１に記載の半導体素子の
    金属配線形成方法。
  3. 【請求項３】 前記抵抗性金属膜は、Ti又はTaより成る
    ことを特徴とする請求項２に記載の半導体素子の金属配
    線形成方法。
  4. 【請求項４】 前記障壁金属膜は、TiN，TaN，TiAlN，T
    iSiN，TaAlN，TaSiN又はWNより成ることを特徴とする請
    求項１に記載の半導体素子の金属配線形成方法。
  5. 【請求項５】 前記障壁金属膜を形成する段階後に、 前記障壁金属膜を熱処理する段階をさらに含むことを特
    徴とする請求項１に記載の半導体素子の金属配線形成方
    法。
  6. 【請求項６】 前記障壁金属膜を熱処理する段階は、窒
    素雰囲気下で400℃〜550℃の温度で行われることを特徴
    とする請求項５に記載の半導体素子の金属配線形成方
    法。
  7. 【請求項７】 前記障壁金属膜の熱処理は、急速熱処理
    工程で行われることを特徴とする請求項５に記載の半導
    体素子の金属配線形成方法。
  8. 【請求項８】 前記急速熱処理工程は、アンモニアガス
    雰囲気下で650℃〜850℃の温度で行われることを特徴と
    する請求項７に記載の半導体素子の金属配線形成方法。
  9. 【請求項９】 前記核形成用ライナ−は、耐熱金属又は
    耐熱金属化合物より成ることを特徴とする請求項１に記
    載の半導体素子の金属配線形成方法。
  10. 【請求項１０】 前記核形成用ライナ−は、Ti膜、TiN膜
    又はTi/TiN膜より成ることを特徴とする請求項９に記載
    の半導体素子の金属配線形成方法。
  11. 【請求項１１】 前記核形成用ライナ−は、CVD又はPVD
    方法で形成されることを特徴とする請求項１に記載の半
    導体素子の金属配線形成方法。
  12. 【請求項１２】 前記核形成用ライナ−は、Ti−リッチT
    iN膜を含むことを特徴とする請求項９に記載の半導体素
    子の金属配線形成方法。
  13. 【請求項１３】 前記Ti−リッチTiN膜は、H2プラズマを
    使用するCVD方法により形成されることを特徴とする請
    求項12に記載の半導体素子の金属配線形成方法。
  14. 【請求項１４】 前記Ti−リッチTiN膜は、スパッタリン
    グ方法により形成されることを特徴とする請求項12に記
    載の半導体素子の金属配線形成方法。
  15. 【請求項１５】 前記核形成用ライナ−は、10〜100Åの
    厚さで形成されることを特徴とする請求項１に記載の半
    導体素子の金属配線形成方法。
  16. 【請求項１６】 前記アルミニウムライナ−は、DMAH、T
    MAA、DMEAA又はMPA前駆体を使用する選択的MOCVD方法に
    より形成されることを特徴とする請求項１に記載の半導
    体素子の金属配線形成方法。
  17. 【請求項１７】 前記金属膜形成段階は、前記アルミニ
    ウムライナ−形勢段階後連続的に真空雰囲気を維持する
    状態で行われることを特徴とする請求項１に記載の半導
    体素子の金属配線形成方法。
  18. 【請求項１８】前記金属膜は、アルミニウム又はアルミ
    ニウム合金より成ることを特徴とする請求項１に記載の
    半導体素子の金属配線形成方法。
  19. 【請求項１９】 前記金属膜は、直流マグネトロンスパ
    ッタリング方法により形成されることを特徴とする請求
    項１に記載の半導体素子の金属配線形成方法。
  20. 【請求項２０】 前記障壁金属膜を熱処理する段階は、3
    50℃〜500℃の温度下で行われることを特徴とする請求
    項１に記載の半導体素子の金属配線形成方法。
  21. 【請求項２１】 前記障壁金属膜を形成する段階前に、 前記半導体基板上にホ−ル領域を限定する層間絶縁膜を
    形成する段階をさらに含み、 前記障壁金属膜は前記層間絶縁膜が形成された結果物の
    全面に形成されることを特徴とする請求項１に記載の半
    導体素子の金属配線形成方法。
  22. 【請求項２２】 前記ホ−ル領域は、前記半導体基板の
    所定領域を露出させるコンタクトホ−ル、ビアホ−ル、
    または前記層間絶縁膜の厚さより小さい深さを有するグ
    ル−ブであることを特徴とする請求項21に記載の半導体
    素子の金属配線形成方法。
  23. 【請求項２３】 前記ホ−ル領域は、半導体基板上のソ
    −ス／ドレイン領域または導電層を露出させるコンタク
    トホ−ルであることを特徴とする請求項21に記載の半導
    体素子の金属配線形成方法。
  24. 【請求項２４】 前記ホ−ル領域は、前記半導体基板上
    の金属配線を露出させるビアホ−ルであることを特徴と
    する請求項21に記載の半導体素子の金属配線形成方法。
  25. 【請求項２５】 前記金属膜を形成する段階は、前記金
    属膜により前記ホ−ル領域が完全に充填されるように行
    われることを特徴とする請求項21に記載の半導体素子の
    金属配線形成方法。
JP2001345317A 2001-03-13 2001-11-09 半導体素子の金属配線形成方法 Pending JP2002280387A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR200112900 2001-03-13
KR1020010012900A KR20020072875A (ko) 2001-03-13 2001-03-13 반도체 소자의 금속 배선 형성 방법

Publications (1)

Publication Number Publication Date
JP2002280387A true JP2002280387A (ja) 2002-09-27

Family

ID=19706853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001345317A Pending JP2002280387A (ja) 2001-03-13 2001-11-09 半導体素子の金属配線形成方法

Country Status (3)

Country Link
US (1) US20020132469A1 (ja)
JP (1) JP2002280387A (ja)
KR (1) KR20020072875A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340830A (ja) * 2004-05-25 2005-12-08 Samsung Electronics Co Ltd コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
JP2008141051A (ja) * 2006-12-04 2008-06-19 Ulvac Japan Ltd 半導体装置の製造方法及び半導体装置の製造装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512180B1 (ko) * 2003-07-10 2005-09-02 삼성전자주식회사 자기 랜덤 엑세스 메모리 소자의 자기 터널 접합 및 그의형성방법
CN100432285C (zh) * 2003-10-30 2008-11-12 上海集成电路研发中心有限公司 一种减少金属线a1空洞的金属线溅射膜工艺
KR100594276B1 (ko) 2004-05-25 2006-06-30 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US7098339B2 (en) * 2005-01-18 2006-08-29 Praxair Technology, Inc. Processes for the production of organometallic compounds
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US20080160749A1 (en) * 2006-12-27 2008-07-03 Texas Instruments Incorporated Semiconductor device and method of forming thereof
KR100826651B1 (ko) * 2007-01-26 2008-05-06 주식회사 하이닉스반도체 반도체소자의 컨택 형성방법
US7851360B2 (en) * 2007-02-14 2010-12-14 Intel Corporation Organometallic precursors for seed/barrier processes and methods thereof
US7858525B2 (en) * 2007-03-30 2010-12-28 Intel Corporation Fluorine-free precursors and methods for the deposition of conformal conductive films for nanointerconnect seed and fill
WO2008157338A1 (en) * 2007-06-14 2008-12-24 Svtc Technologies, Llc Copper-free semiconductor device interface and methods of fabrication and use thereof
US8551880B2 (en) * 2007-11-01 2013-10-08 Applied Materials, Inc. Ammonia-based plasma treatment for metal fill in narrow features
US9570455B2 (en) * 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3358328B2 (ja) * 1994-10-27 2002-12-16 ソニー株式会社 高融点金属膜の成膜方法
TW402778B (en) * 1996-07-12 2000-08-21 Applied Materials Inc Aluminum hole filling using ionized metal adhesion layer
KR19980060900A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 금속배선 형성 방법
KR20000059312A (ko) * 1999-03-02 2000-10-05 윤종용 반도체 장치의 콘택 형성 방법
KR100373357B1 (ko) * 1999-05-31 2003-02-25 주식회사 하이닉스반도체 다단계 알루미늄 스퍼터링을 이용한 반도체 소자의 금속배선형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
JP2005340830A (ja) * 2004-05-25 2005-12-08 Samsung Electronics Co Ltd コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜
JP2008141051A (ja) * 2006-12-04 2008-06-19 Ulvac Japan Ltd 半導体装置の製造方法及び半導体装置の製造装置

Also Published As

Publication number Publication date
US20020132469A1 (en) 2002-09-19
KR20020072875A (ko) 2002-09-19

Similar Documents

Publication Publication Date Title
US11587829B2 (en) Doping control of metal nitride films
US6955983B2 (en) Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer
US7838441B2 (en) Deposition and densification process for titanium nitride barrier layers
US10784157B2 (en) Doped tantalum nitride for copper barrier applications
US8865594B2 (en) Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US7799674B2 (en) Ruthenium alloy film for copper interconnects
US8026605B2 (en) Interconnect structure and method of manufacturing a damascene structure
US6376355B1 (en) Method for forming metal interconnection in semiconductor device
US20100151676A1 (en) Densification process for titanium nitride layer for submicron applications
US20030072884A1 (en) Method of titanium and titanium nitride layer deposition
KR100396891B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2002280387A (ja) 半導体素子の金属配線形成方法
US6964922B2 (en) Methods for forming metal interconnections for semiconductor devices having multiple metal depositions
US6423201B1 (en) Method of improving the adhesion of copper
KR100578221B1 (ko) 확산방지막을 구비하는 반도체소자의 제조 방법
US7144812B2 (en) Method of forming copper wire
KR20000043053A (ko) 반도체 소자의 금속 배선 형성 방법
TWI409880B (zh) 一種用來製造半導體裝置的方法
KR20020056293A (ko) 반도체 소자의 금속배선 형성방법
KR20030002143A (ko) 금속배선 형성 방법