KR20010048302A - 반도체소자의 컨택 형성방법 - Google Patents

반도체소자의 컨택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 컨택 형성방법에 관한 것으로, 종래 반도체소자의 컨택 형성방법은 상하부 금속배선을 전기적으로 연결하는 층간 컨택의 단차가 커질수록 그 기하학적 형상 때문에 컨택홀의 개구부에 텅스텐막이 우선적으로 성장함으로써 그 컨택홀의 개구부를 막아 컨택홀 내 텅스텐 매립율이 낮아져 평탄화 공정에서 텅스텐막이 과다식각되므로 상부 금속배선 형성시 평탄도 불량을 야기하고, 텅스텐막과 상부 금속배선과의 접합이 완전하지 못하게 되어 오픈 또는 높은 접촉저항을 유발하므로 제품에 치명적인 영향을 주는 문제점이 있었다. 따라서 본 발명은 소자가 형성된 반도체기판 상에 소자와 연결되는 도전막을 형성하고, 그 상부에 절연막을 증착한 후 상기 도전막의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막을 형성하는 제 1공정과; 상기 형성한 금속배리어막 상부에 텅스텐의 성장을 억제할 수 있는 가스를 플라즈마처리하여 플라즈마처리막을 형성하는 제 2공정과; 상기 형성한 구조물의 상부 전면에 텅스텐막을 형성하는 제 3공정과; 상기 형성한 텅스텐막을 상기 플라즈마처리막이 드러나도록 에치백하여 평탄화하는 제 4공정과; 상기 형성한 구조물 상부 전면에 금속배선을 형성하는 제 5공정으로 이루어지는 반도체소자의 컨택 형성방법을 통해 컨택홀 내부의 텅스텐막 매립율을 높여 상부금속배선의 평탄도를 높일 수 있음과 아울러 텅스텐막과 상부 금속배선의 오픈을 방지하고 접촉저항을 줄여 제품의 신뢰성을 높일 수 있는 효과가 있다.

Description

반도체소자의 컨택 형성방법{CONTACT FORMING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 컨택 형성방법에 관한 것으로, 특히 금속 배선간 연결을 위한 텅스텐 컨택을 형성함에 있어서 국부적으로 텅스텐의 성장을 억제하여 컨택홀 내부의 텅스텐 매립율(Step Coverage)을 향상시키기에 적당하도록 한 반도체소자의 컨택 형성방법에 관한 것이다.
종래 반도체소자의 컨택 형성방법을 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.
소자가 형성된 반도체기판(1) 상에 소자와 연결되는 도전막(2)을 형성하고, 그 상부에 절연막(4)을 증착한 후 상기 도전막(2)의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막(4)을 형성하는 제 1공정과; 상기 형성한 금속배리어막(4)의 상부 전면에 텅스텐막(5)을 형성하는 제 2공정과; 상기 형성한 텅스텐막(5)을 상기 금속배리어막(4)이 드러나도록 에치백하여 평탄화하는 제 3공정과; 상기 형성한 구조물 상부 전면에 금속배선(6)을 형성하는 제 4공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 소자가 형성된 반도체기판(1) 상에 소자와 연결되는 도전막(2)을 형성하고, 그 상부에 절연막(4)을 증착한 후 상기 도전막(2)의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막(4)을 형성한다.
이때, 상기 도전막(2)은 도전성 폴리실리콘이거나 하부 금속배선이고, 상기 금속배리어막(4)은 텅스텐막(5)과 절연막(3)이 반응하는 것을 방지하며 접착성을 높이는 역할을 하고 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈륨질화막(TaN) 등의 질소계 금속을 이용한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 금속배리어막(4)의 상부 전면에 텅스텐막(5)을 화학기상증착방식(CVD)으로 형성한다.
이때, 상기 텅스텐막(5)을 화학기상증착방식으로 컨택홀에 채우는 방법은 스퍼터링(sputtering)방법등에 비해 매립율이 높고 열적안정성이 우수하지만 컨택홀의 기하학적 형상 때문이 텅스텐이 컨택홀의 개구부에 우선 성장하여 그 개구부를 막아버리기 때문에 컨택홀 내부에서 텅스텐막(5)의 매립율은 낮으며 보이드가 형성된다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 텅스텐막(5)을 상기 금속배리어막(4)이 드러나도록 에치백하여 평탄화한다.
이때, 상기와 같이 에치백하면 컨택홀 내부에는 텅스텐막(5)의 밀도가 낮기 때문에 과다식각이 일어나 표면과의 단차가 커진다..
그 다음, 도 1d에 도시한 바와 같이 상기 형성한 구조물 상부 전면에 금속배선(6)을 형성한다.
이때, 상기 표면과 단차가 큰 텅스텐막(5) 상부와 금속배선(6)과의 접합이 완전하지 못하게 되므로 오픈되거나 접촉저항이 커지고, 그 단차에 의해 상기 금속배선(6)은 평탄하지 못하게 형성된다.
상기한 바와같은 종래 반도체소자의 컨택 형성방법은 상하부 금속배선을 전기적으로 연결하는 층간 컨택의 단차가 커질수록 그 기하학적 형상 때문에 컨택홀의 개구부에 텅스텐막이 우선적으로 성장함으로써 그 컨택홀의 개구부를 막아 컨택홀 내 텅스텐 매립율이 낮아져 평탄화 공정에서 텅스텐막이 과다식각되므로 상부 금속배선 형성시 평탄도 불량을 야기하고, 텅스텐막과 상부 금속배선과의 접합이 완전하지 못하게 되어 오픈 또는 높은 접촉저항을 유발하므로 제품에 치명적인 영향을 주는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 컨택홀을 텅스텐막으로 채우기 전에 웨이퍼 상부 및 컨택홀의 개구부에만 국부적으로 텅스텐성장을 억제시킴으로써 컨택홀 내부의 텅스텐막 매립율을 높일 수 있는 반도체소자의 컨택 형성방법을 제공하는데 있다.
도 1은 종래 반도체소자의 컨택 형성방법을 보인 수순단면도.
도 2는 본 발명의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 도전체층
23 : 절연막 24 : 금속배리어막
25 : 플라즈마처리막 26 : 텅스텐막
27 : 금속배선
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 컨택 형성방법은 소자가 형성된 반도체기판 상에 소자와 연결되는 도전막을 형성하고, 그 상부에 절연막을 증착한 후 상기 도전막의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막을 형성하는 제 1공정과; 상기 형성한 금속배리어막 상부에 텅스텐의 성장을 억제할 수 있는 가스를 플라즈마처리하여 플라즈마처리막을 형성하는 제 2공정과; 상기 형성한 구조물의 상부 전면에 텅스텐막을 형성하는 제 3공정과; 상기 형성한 텅스텐막을 상기 플라즈마처리막이 드러나도록 에치백하여 평탄화하는 제 4공정과; 상기 형성한 구조물 상부 전면에 금속배선을 형성하는 제 5공정으로 이루어지는 것을 특징으로 한다.
상기한 바와 같은 본 발명에의한 반도체소자의 컨택 형성방법을 도 2a 내지 도 2e에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 소자가 형성된 반도체기판(21) 상에 소자와 연결되는 도전막(22)을 형성하고, 그 상부에 절연막(24)을 증착한 후 상기 도전막(22)의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막(24)을 형성한다.
이때, 상기 도전막(22)은 도전성 폴리실리콘이거나 하부 금속배선이고, 상기 금속배리어막(24)은 텅스텐막(26)과 절연막(23)이 반응하는 것을 방지하며 접착성을 높이는 역할을 하고 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈륨질화막(TaN) 등의 질소계 금속을 이용한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 금속배리어막(24) 상부에 텅스텐의 성장을 억제할 수 있는 가스를 플라즈마처리하여 플라즈마처리막(25) 을 형성한다.
이때, 상기 텅스텐의 성장을 억제할 수 있는 가스는 질소(N2) 또는 산소(O2)를 사용하며 플라즈마 효과 때문에 컨택홀의 내부에는 N과 O가 침투하지 못하므로 상기 금속배리어막(24)의 상부 및 컨택홀의 개구부에 질소(N)농도가 높은 질화물이나 산소(O)의 농도가 높은 산화물을 형성한다.
상기 플라즈마처리막(25)은 질소(N) 또는 산소(O)가 다량 함유된 금속배리어막(24)을 의미한다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조물의 상부 전면에 텅스텐막(26)을 화학기상증착방식으로 형성한다.
이때, 상기 플라즈마처리막(25)이 형성된 웨이퍼의 표면과 컨택홀의 개구부는 텅스텐의 성장이 늦어지고, 상대적으로 플라즈마 성장억제 물질이 적은 컨택홀의 내부에서는 텅스텐의 성장속도가 빠르므로 텅스텐막(26)의 매립율이 우수해진다.
그 다음, 도 2d에 도시한 바와 같이 상기 형성한 텅스텐막(26)을 상기 플라즈마처리막(25)이 드러나도록 에치백하여 평탄화한다.
이때, 상기 컨택홀을 채우고 있는 텅스텐막(26)의 매립율이 우수하여 그 밀도는 웨이퍼 표면에 노출된 텅스텐막(26)과 비슷하므로 에치백에 의한 과다식각은 발생하지 않는다.
그 다음, 도 2e에 도시한 바와 같이 상기 형성한 구조물 상부 전면에 금속배선(27)을 형성한다.
이때, 상기 컨택을 형성하는 텅스텐막(26)은 매립율이 높아 상기 에치벡과정에서 높은 평탄도를 유지하므로 그 상부 금속배선(27)의 평탄도 역시 우수하고, 상기 텅스텐막(26)과 금속배선(27)은 완전하게 접촉하므로 접촉저항이 낮아진다.
상기한 바와 같이 본 발명 반도체소자의 컨택 형성방법은 텅스텐막 증착 전 에 웨이퍼 상부를 텅스텐 성장억제 가스로 플라즈마 처리하여 웨이퍼 상부 및 컨택홀의 개구부에서 텅스텐의 성장이 둔화되도록 함으로써 컨택홀 내부의 텅스텐막 매립율을 높여 상부금속배선의 평탄도를 높일 수 있음과 아울러 텅스텐막과 상부 금속배선의 오픈을 방지하고 접촉저항을 줄여 제품의 신뢰성을 높일 수 있는 효과가 있다.

Claims (2)

  1. 소자가 형성된 반도체기판 상에 소자와 연결되는 도전막을 형성하고, 그 상부에 절연막을 증착한 후 상기 도전막의 일부가 드러나도록 식각하여 컨택홀을 형성한 다음 상기 구조물 상부전면에 금속배리어막을 형성하는 제 1공정과; 상기 형성한 금속배리어막 상부에 텅스텐의 성장을 억제할 수 있는 가스를 플라즈마처리하여 플라즈마처리막을 형성하는 제 2공정과; 상기 형성한 구조물의 상부 전면에 텅스텐막을 형성하는 제 3공정과; 상기 형성한 텅스텐막을 상기 플라즈마처리막이 드러나도록 에치백하여 평탄화하는 제 4공정과; 상기 형성한 구조물 상부 전면에 금속배선을 형성하는 제 5공정으로 이루어지는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  2. 제 1항에 있어서, 상기 텅스텐의 성장을 억제할 수 있는 가스는 질소(N2) 또는 산소(O2)인것을 특징으로 하는 반도체소자의 컨택 형성방법.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457038B1 (ko) * 2002-09-24 2004-11-10 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
KR100457057B1 (ko) * 2002-09-14 2004-11-10 삼성전자주식회사 금속막 형성 방법
US7807571B2 (en) 2006-09-05 2010-10-05 Samsung Electronics Co., Ltd. Semiconductor device and methods of forming the same
KR20140143202A (ko) * 2012-03-27 2014-12-15 노벨러스 시스템즈, 인코포레이티드 핵생성 억제를 사용하는 텅스텐 피처 충진
US10916434B2 (en) 2015-05-18 2021-02-09 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US11075115B2 (en) 2009-08-04 2021-07-27 Novellus Systems, Inc. Tungsten feature fill
US11355345B2 (en) 2016-08-16 2022-06-07 Lam Research Corporation Method for preventing line bending during metal fill process
US11410883B2 (en) 2009-08-04 2022-08-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11901227B2 (en) 2014-09-30 2024-02-13 Lam Research Corporation Feature fill with nucleation inhibition
US11978666B2 (en) 2018-12-05 2024-05-07 Lam Research Corporation Void free low stress fill

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115130A (ja) * 1993-10-14 1995-05-02 Toshiba Corp 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457057B1 (ko) * 2002-09-14 2004-11-10 삼성전자주식회사 금속막 형성 방법
KR100457038B1 (ko) * 2002-09-24 2004-11-10 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
US7807571B2 (en) 2006-09-05 2010-10-05 Samsung Electronics Co., Ltd. Semiconductor device and methods of forming the same
US11075115B2 (en) 2009-08-04 2021-07-27 Novellus Systems, Inc. Tungsten feature fill
US11410883B2 (en) 2009-08-04 2022-08-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
KR20140143202A (ko) * 2012-03-27 2014-12-15 노벨러스 시스템즈, 인코포레이티드 핵생성 억제를 사용하는 텅스텐 피처 충진
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11901227B2 (en) 2014-09-30 2024-02-13 Lam Research Corporation Feature fill with nucleation inhibition
US10916434B2 (en) 2015-05-18 2021-02-09 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US11355345B2 (en) 2016-08-16 2022-06-07 Lam Research Corporation Method for preventing line bending during metal fill process
US11978666B2 (en) 2018-12-05 2024-05-07 Lam Research Corporation Void free low stress fill

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Publication number Publication date
KR100338941B1 (ko) 2002-05-31

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