KR100190078B1 - 금속배선층 구조 및 그 형성방법 - Google Patents
금속배선층 구조 및 그 형성방법 Download PDFInfo
- Publication number
- KR100190078B1 KR100190078B1 KR1019960033479A KR19960033479A KR100190078B1 KR 100190078 B1 KR100190078 B1 KR 100190078B1 KR 1019960033479 A KR1019960033479 A KR 1019960033479A KR 19960033479 A KR19960033479 A KR 19960033479A KR 100190078 B1 KR100190078 B1 KR 100190078B1
- Authority
- KR
- South Korea
- Prior art keywords
- wiring layer
- layer
- forming
- metal
- tiwxny
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
일렉트로마이그레이션 신뢰성을 향상시킬 수 있는 금속배선층 구조 및 그 형성방법에 대해 기재되어 있다. 이 금속배선층 구조는 금속물질-플러그를 통하여 하부배선층과 상부배선층이 연결되도록 된 금속배선층 구조에 있어서, 상기 하부배선층의 상부 혹은 상부배선층의 하부에, TiWxNy층을 구비하는 것을 특징으로 하며, 그 제조방법은 반도체기판상에 하부배선층을 형성하는 단계와, 상기 하부배선층위에 층간절연막을 형성하는 단계와, 상기 층간절연막에 상기 하부배선층의 일부분이 노출되도록 소정 크기의 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내부에 금속물질을 채워 금속-플러그를 형성하는 단계와, 상기 금속-플러그가 형성된 결과물 전면에 TiWxNy층 및 상부배선층을 차례로 형성하여 패터닝하는 단계를 구비하는 것을 특징으로 한다. 따라서, 텅스텐-플러그와 알루미늄 배선 형태의 접촉면에서 전기적 특성과 신뢰성 특성에 영향을 미치는 배선의 캡핑층과 텅스텐의 장벽층으로써 TiWxNy층을 증착함으로써 일렉트로마이그레이션 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 금속배선(metallization) 구조 및 그 형성방법에 관한 것으로, 특히 텅스텐(W)-플러그(plug)를 이용하는 금속배선층 구조 및 그 형성방법에 관한 것이다.
집적회로 소자의 제조시에 사용되고 있는 종래 금속배선으로는 알루미늄(Al)이 있는데, 이 알루미늄은 물리적인 증착방법인 스퍼터링 (sputtering)법을 통하여 박막을 형성시킴에 따라 콘택 홀(contact hole)내의 스텝 커버리지(step coverage) 및 일렉트로마이그레이션 (electromigration) 특성이 나쁘고 실리콘과의 합금시 접합 스파이크 (junction spike)가 발생하여 반도체소자의 수율 및 신뢰도를 낮추는 문제점이 있다. 이에 따라 상기 콘택 홀 내부를 금속물질 예컨대 텅스텐으로 채워 형성된 텅스텐-플러그를 이용하는 금속배선이 제시되었고, 이를 도 1을 참조하면서 설명하기로 한다.
도 1을 참조하면, 층간절연막(도시되지 않음)으로 절연되어 있는 상부배선층(30) 예컨대 알루미늄층과 하부배선층(10) 예컨대 알루미늄층이, 콘택 홀 내부에 매몰된 금속-플러그(20) 예컨대 텅스텐- 플러그를 통하여 연결되어 있다.
상기 배선구조에서는 텅스텐과 알루미늄간의 이종물질 계면이 배선의 신뢰성에 큰 영향을 미친다. 즉, 전형적인 텅스텐/알루미늄 구조는 알루미늄으로 부터 텅스텐 방향으로 전류가 흐르는 경우, 일렉트로마이그레이션에 의한 알루미늄의 흐름이 텅스텐에 의해 억제되므로 알루미늄의 힐록(hill-lock)이 발생하기 용이하며, 이와 반대로 텅스텐에서 알루미늄 방향으로 흐르는 전류에 의해서는 일렉트로마이그레이션에 의한 알루미늄이 소실되는 바, 이러한 알루미늄의 소실은 알루미늄 배선을 단락시켜 배선의 신뢰성을 저하시키는 요인으로 작용한다. 다시 말하면, 배선구조의 형태에서 전자의 흐름방향이 하부배선층 (10)으로 부터 콘택 홀의 금속-플러그(20)를 거쳐 상부배선층(30)으로의 방향인 경우에, 통상적으로 상기 상부배선층(30)과 콘택 홀이 인접하고 있는 부위에서 알루미늄의 소실에 의한 보이드(void: 40)가 형성되어 단락이 발생된다. 이러한 현상은 상부배선층과 인접하는 콘택 홀 상부 계면에서 알루이늄이나 구리 원자들은 전자 흐름방향으로 계속해서 이동을 하지만, 텅스텐이 알루미늄이나 구리(Cu) 원자의 흐름을 막는 확산 방지막 역할을 하기 때문에 콘택 홀 영역으로 부터는 알루미늄이나 구리원자가 공급되지 못한다. 이에 따라 알루미늄이나 구리 원자들의 디플리션(depletion) 영역이 형성되며, 이러한 영역에서 전류 집중 (current crowding)이 발생되면 결국에서는 단락을 일으키게 된다. 이러한 일렉트로마이그레이션 스트레싱(stressing)에 의한 단락은 사이즈(size)가 작은 텅스텐과 알루미늄이 접하고 있는 영역, 즉 콘택 홀의 상부영역에서 주로 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 하부배선층의 상부 혹은 상부배선층의 하부에 TiWxNy층을 구비함으로써 금속배선의 신뢰성을 향상시킬 수 있는 금속배선층 구조를 제공하는데 있다. 또한 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 새로운 금속배선층 구조를 효율적으로 제작할 수 있는 형성방법을 제공하는데 있다.
도 1은 종래 금속-플러그 구조를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 금속배선층 구조의 제1 실시예를 도시한 단면도이다.
도 3은 본 발명에 따른 금속배선층 구조의 제2 실시예를 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명에 따른 제1 실시예 금속배선층 구조의 형성방법을 설명하기 위한 공정순서도이다.
도 5a 내지 도 5c는 본 발명에 따른 제2 실시예 금속배선층 구조의 형성방법을 설명하기 위한 공정순서도이다.
상기한 과제를 이루기 위하여 본 발명에 의한 금속배선층 구조는, 금속물질-플러그를 통하여 하부배선층과 상부배선층이 연결되도록 된 금속배선층 구조에 있어서, 상기 하부배선층의 상부 혹은 상부배선층의 하부에, TiWxNy층을 구비하는 것을 특징으로 한다.
상기한 다른 과제를 이루기 위하여 본 발명에 의한 제1 실시예 금속배선층 구조의 형성방법은, 반도체기판상에 하부배선층을 형성하는 단계; 상기 하부배선층위에 층간절연막을 형성하는 단계; 상기 층간절연막에 상기 하부배선층의 일부분이 노출되도록 소정 크기의 콘택 홀을 형성하는 단계; 상기 콘택 홀 내부에 금속물질을 채워 금속-플러그를 형성하는 단계; 및 상기 금속-플러그가 형성된 결과물 전면에 TiWxNy층 및 상부배선층을 차례로 형성하여 패터닝하는 단계를 구비하는 것을 특징으로 한다.
상기한 다른 과제를 이루기 위하여 본 발명에 의한 제2 실시예 금속배선층 구조의 형성방법은, 반도체기판상에 하부배선층 및 TiWxNy층을 차례로 형성하여 패터닝하는 단계; 상기 패터닝된 결과물 전면에 층간절연막을 형성하는 단계; 상기 층간절연막에 상기 TiWxNy층의 일부분이 노출되도록 소정 크기의 콘택 홀을 형성하는 단계; 상기 콘택 홀 내부에 금속물질을 채워 금속-플러그를 형성하는 단계; 및 상기 금속-플러그가 형성된 결과물 전면에 상부배선층을 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에 의한 금속배선층 구조 및 그 형성방법에 의하면, 텅스텐-플러그와 알루미늄 배선 형태의 접촉면에서 전기적 특성과 신뢰성 특성에 영향을 미치는 배선의 캡핑층과 텅스텐의 장벽층으로써 TiWxNy층을 증착함으로써 일렉트로마이그레이션 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 2는 본 발명에 따른 금속배선층 구조의 제1 실시예를 도시한 단면도이다.
도 2를 참조하면, 먼저 반도체기판(100) 상에 하부배선층(10)이 형성되어 있고, 이 하부배선층(10) 위에 콘택 홀을 구비한 층간절연막 (15)이 형성되어 있으며, 상기 콘택 홀 내부에 금속물질(20)이 형성되어 있고, 이 금속물질(20) 및 층간절연막(15)의 일부분에 뚫팅층(25) 및 상부배선층(30)이 차례로 적층되어 있다.
도 3은 본 발명에 따른 금속배선층 구조의 제2 실시예를 도시한 단면도이다.
도 3을 참조하면, 먼저 반도체기판(100) 상에 하부배선층(10) 및 캡핑층(12)이 패터닝되어 있고, 상기 캡핑층(12) 위에 콘택 홀을 구비한 층간절연막(15)이 형성되어 있으며, 상기 콘택 홀 내부에 금속물질(20)이 형성되어 있고, 이 금속물질(20) 및 층간절연막(15)의 일부분에 상부배선층(30)이 차례로 적층되어 있다.
도 4a 내지 도 4c는 본 발명에 따른 제1 실시예 금속배선층 구조의 형성방법을 설명하기 위한 공정순서도이다.
도 4a는 하부배선층(10), 층간절연막(15) 및 콘택 홀(CH)의 형성공정을 도시한 것으로, 먼저 반도체기판(100) 상에 제1 금속층(10) 예컨대 알루미늄층을 소정두께 형성하여 패터닝하고, 결과물 전면에 층간절연막(15)을 소정두께 형성하고, 이 층간절연막에 대하여 소정의 사진식각공정을 수행함으로써, 도시된 바와 같이, 하부배선층(10)의 일부분이 노출되는 콘택 홀(CH)을 형성한다.
도 4b는 금속 플러그(20)의 형성공정을 도시한 것으로, 상기 콘택 홀이 형성된 결과물 전면에 금속물질(20) 예컨대 텅스텐 혹은 구리를 소정두께 형성한 후 이 금속물질에 대하여 CMP(Chemical Mechanical Polishing) 방법등을 이용한 평탄화 공정을 실시하여 상기 콘택 홀 내부에 텅스텐(혹은 구리)을 매립시킨다.
도 4c는 제2 금속층(25) 및 상부배선층(30)의 형성공정을 도시한 것으로, 먼저 상기 텅스텐-플러그(20)의 형성 후 결과물 전면에 뚫팅층 (wetting layer)으로서의 제2 금속층(25) 예컨대 TiWxNy을 소정두께 예컨대 150Å∼300Å 정도의 두께로 증착하고, 이 제2 금속층(25) 위에 상부배선층 (30)으로 예컨대 알루미늄층을 소정두께 형성한 후 각 금속층들(25,30)에 대해 소정의 식각공정을 통해 패터닝한다. 여기서, 상기 TiWxNy의 증착방법은 N2 분위기에서 TiW을 타켓(target)으로 한 스퍼터링 (sputtering) 방법을 통하여 이루어진다.
상기 제1 실시예에 대하여 전자의 흐름방향을 하부배선층→ 텅스텐-플러그→상부배선층으로 할때 일렉트로마이그레이션 신뢰성을 관찰하기로 한다. 먼저, 전자가 텅스텐-플러그를 통과하여 상부배선층으로 향할 때 알루미늄과 텅스텐 사이에 TiWxNy층이 존재함으로써, 텅스텐으로의 알루미늄 확산을 방지하는 역할을 하게 되고(TiN이나 WNx 등의 확산 방지막 역할과 동일함), Ti 물질이 존재함으로써 알루미늄과 텅스텐 사이의 접착력(adhesion) 개선에 기여하게 된다. 또한, 신뢰성 관점에서 살펴보면, 텅스텐층이 콘택 홀 상부만이 아니라 배선 전체에 존재함으로써 콘택 홀 상부에만 존재했을 때 발생하는 전류 집중 현상이 억제되어 국소 부위에서의 알루미늄 디플리션 현상이 일어나지 않으며, 이에 따라 일렉트로마이그레이션 신뢰성을 개선시킬 수 있게 된다.
도 5a 내지 도 5c는 본 발명에 따른 제2 실시예 금속배선층 구조의 형성방법을 설명하기 위한 공정순서도이다.
도 5a는 하부배선층(10) 및 캡핑층(12)의 형성공정을 도시한 것으로, 먼저 반도체기판(100) 상에 제1 금속층(10) 예컨대 알루미늄층을 소정두께 형성하여 패터닝하고, 상기 알루미늄층(10)의 캡핑층(capping layer)으로서의 제2 금속층(12) 예컨대 TiWxNy을 소정두께 예컨대 300Å∼450Å 정도의 두께로 증착한다. 여기서, 상기 TiWxNy의 증착방법은 N2 분위기에서 TiW을 타켓으로 한 스퍼터링 방법을 통하여 이루어진다.
도 5b는 콘택 홀(CH)의 형성공정을 도시한 것으로, 상기 캡핑층(12)의 형성 후 결과물 전면에 층간절연막(15)을 소정두께 형성하고, 이 층간절연막에 대하여 소정의 사진식각공정을 수행함으로써, 도시된 바와 같이, 캡핑층(12)의 일부분이 노출되는 콘택 홀(CH)을 형성한다. 이때, 상기 콘택 홀(CH)의 형성을 위한 식각공정은, 상기 캡핑층(12)을 150Å∼200Å 정도 남기고 오버 에치(over etch)를 실시한다.
도 5c는 금속 플러그(20) 및 상부배선층(30)의 형성공정을 도시한 것으로, 먼저 상기 콘택 홀이 형성된 결과물 전면에 금속물질(20) 예컨대 텅스텐 혹은 구리를 소정두께 형성한 후 이 금속물질에 대하여 CMP 방법등을 이용한 평탄화 공정을 실시하여 상기 콘택 홀 내부에 텅스텐(혹은 구리)을 매립시킨다. 이어서, 상부배선층(30)으로 예컨대 알루미늄층을 소정두께 형성한 후 패터닝한다.
상기 제2 실시예에 대하여 전자의 흐름방향을 상부배선층→ 텅스텐-플러그→하부배선층으로 할때 일렉트로마이그레이션 신뢰성을 관찰하기로 한다. 즉, TiWxNy층을 캡핑층으로 증착한 후 콘택 홀을 형성할 때 TiWxNy층을 150Å∼200Å 정도 남기고 오버 에치함으로써 하부배선층의 알루미늄이 드러나지 않으며, 따라서 상기 제1 실시예와 같은 이유로 일렉트로마이그레이션 신뢰성을 개선시킬 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식층 및 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 금속배선층 구조 및 그 형성방법에 따르면, 텅스텐-플러그와 알루미늄 배선 형태의 접촉면에서 전기적 특성과 신뢰성 특성에 영향을 미치는 배선의 캡핑층과 텅스텐의 장벽층으로써 TiWxNy층을 증착함으로써 일렉트로마이그레이션 신뢰성을 향상시킬 수 있다.
Claims (9)
- 금속물질-플러그를 통하여 하부배선층과 상부배선층이 연결되도록 된 금속배선층 구조에 있어서,상기 하부배선층의 상부 혹은 상부배선층의 하부에, TiWxNy층을 구비하는 것을 특징으로 하는 금속배선층 구조.
- 제1항에 있어서, 상기 상부배선층 및 하부배선층은 소정두께의 알루미늄층인 것을 특징으로 하는 금속배선층 구조.
- 반도체기판 상에 하부배선층을 형성하는 단계;상기 하부배선층 위에 층간절연막을 형성하는 단계;상기 층간절연막에 상기 하부배선층의 일부분이 노출되도록 소정 크기의 콘택 홀을 형성하는 단계;상기 콘택 홀 내부에 금속물질을 채워 금속-플러그를 형성하는 단계; 및상기 금속-플러그가 형성된 결과물 전면에 TiWxNy층 및 상부배선층을 차례로 형성하여 패터닝하는 단계를 구비하는 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 제3항에 있어서, 상기 상부배선층 및 하부배선층은 소정두께의 알루미늄층인 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 제4항에 있어서, 상기 TiWxNy층은 N2 분위기에서 TiW을 타켓으로 한 스퍼터링 방법을 통하여 형성되는 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 제5항에 있어서, 상기 TiWxNy층의 두께는 150Å∼300Å 정도인 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 반도체기판 상에 하부배선층 및 TiWxNy층을 차례로 형성하여 패터닝하는 단계;상기 패터닝된 결과물 전면에 층간절연막을 형성하는 단계;상기 층간절연막에 상기 TiWxNy층의 일부분이 노출되도록 소정 크기의 콘택 홀을 형성하는 단계;상기 콘택 홀 내부에 금속물질을 채워 금속-플러그를 형성하는 단계; 및상기 금속-플러그가 형성된 결과물 전면에 상부배선층을 형성하는 단계를 구비하는 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 제7항에 있어서, 상기 TiWxNy층의 두께는 300Å∼450Å 정도인 것을 특징으로 하는 금속배선층 구조의 형성방법.
- 제8항에 있어서, 상기 콘택 홀의 형성을 위한 식각공정은,상기 TiWxNy층을 150Å∼200Å 정도 남기고 오버 에치를 실시함으로써 이루어지는 것을 특징으로 하는 금속배선층 구조의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033479A KR100190078B1 (ko) | 1996-08-12 | 1996-08-12 | 금속배선층 구조 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033479A KR100190078B1 (ko) | 1996-08-12 | 1996-08-12 | 금속배선층 구조 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014490A KR19980014490A (ko) | 1998-05-25 |
| KR100190078B1 true KR100190078B1 (ko) | 1999-06-01 |
Family
ID=19469408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960033479A KR100190078B1 (ko) | 1996-08-12 | 1996-08-12 | 금속배선층 구조 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190078B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368973B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
-
1996
- 1996-08-12 KR KR1019960033479A patent/KR100190078B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980014490A (ko) | 1998-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563710B2 (en) | Method of fabrication of interconnect structures | |
| US6426289B1 (en) | Method of fabricating a barrier layer associated with a conductor layer in damascene structures | |
| US6294835B1 (en) | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof | |
| US20020027287A1 (en) | Semiconductor device with copper wiring and its manufacture method | |
| KR100338941B1 (ko) | 반도체소자의 컨택 형성방법 | |
| US6492267B1 (en) | Low temperature nitride used as Cu barrier layer | |
| KR100419021B1 (ko) | 반도체소자의 구리 배선 제조방법 | |
| JP4886165B2 (ja) | デポジション処理によって、相互接続領域を選択的に合金にする方法 | |
| KR100190078B1 (ko) | 금속배선층 구조 및 그 형성방법 | |
| US5948705A (en) | Method of forming interconnection line | |
| KR101090372B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100190074B1 (ko) | 금속배선층 구조 및 그 형성방법 | |
| KR100875169B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20080001905A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| US6563221B1 (en) | Connection structures for integrated circuits and processes for their formation | |
| KR100464267B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| KR100195239B1 (ko) | 반도체장치의 금속배선층 구조 및 그 형성방법 | |
| KR100470923B1 (ko) | 반도체장치의금속배선형성방법 | |
| KR100396687B1 (ko) | 반도채장치의금속배선형성방법 | |
| KR100555452B1 (ko) | 콘택 저항을 감소시킬 수 있는 반도체장치의제조방법 | |
| KR100471404B1 (ko) | 화학적 기계적 연마 공정을 이용한 반도체 소자의 금속배선 형성 방법 | |
| KR100546173B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR20020068132A (ko) | 구리 배선용 장벽층 형성 방법 | |
| KR20020092731A (ko) | 듀얼 다마센 공정을 이용한 금속 배선 형성 방법 | |
| KR19990005452A (ko) | 반도체 장치의 장벽 금속막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061221 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |