KR100368973B1 - 반도체소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 제1금속배선이 구비되는 층간절연막 상에 제2금속패드용 트렌치를 형성하고 상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성한 다음, 상기 비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하고 제2금속배선마스크를 이용한 사진식각공정으로 금속층을 에치백하여 비아콘택홀 및 트렌치를 매립하는 제2금속패드와 제2금속배선을 서로 다른 층에 형성하는 공정으로 간격 마진을 확보하여 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 SRAM 제조 공정시 비트라인 콘택과 Vcc 콘택을 위한 제2금속패드와 워드라인으로 이용되는 제2금속배선을 도시에 두층으로 형성하여 함몰된 제1금속패드와 제2금속배선 사이의 간격을 최소화하고 금속배선과 간격 마진을 확보함으로써 셀 크기 감소 효과를 얻을 수 잇는 금속배선 형성방법에 관한 것이다.

도 1 종래기술에 따른 SRAM 셀의 레이아웃도로서, 제2금속배선이 비트라인 콘택과 Vcc 콘택을 위한 패드와, 워드라인을 위한 금속배선을 형성하여 셀 크기를 y 축으로 줄이기 위하여 워드라인의 폭을 줄이거나 패드와 라인 간의 간격을 줄여야 한다. 이때, 상기 워드라인을 위한 금속배선은 워드라인 스트래핑을 위한 금속배선을 말한다.

하지만, 상기 워드라인의 선폭을 줄이면 워드라인의 저항이 증가되고 패터닝공정이 어렵다.

그리고, 라인 간의 간격을 감소시키는 경우는 라인 간의 브릿지 ( bridge ) 문제와 마스크 패터닝이 어렵다.

따라서, 기존의 공정으로는 셀 크기를 감소시키기 어려운 문제점이 있다.

여기서, 100 은 활성영역, 200 은 워드라인, 300 은 제1금속콘택, 400 은 제1금속배선, 500 은 제2금속콘택, 600 은 워드라인을 위한 제2금속배선, 700 은 제3금속콘택, 800 은 제3금속배선을 도시한다.

그리고, 상기 제2금속배선(600)과 비트라인 콘택패드(900)/Vcc콘택패드(950)이 동일층에 형성되어 상기 제2금속배선(600)과 비트라인 콘택패드(900)와 Vcc 콘택패드(950)의 간격 마진을 최소로 하여야 한다.

상술한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 제2금속배선과 비트라인 콘택패드/Vcc 콘택패드을 동일층에 형성하여 서로 간격 마진을 확보하여야 하므로 소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소하기 위하여,

상기 제2금속배선과 비트라인 콘택패드/Vcc 콘택패드를 동일층이 아닌 두 개의 층으로 형성하여 상기 콘택패드 간의 간격마진만을 확보하여 소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 금속배선을 도시한 레이아웃도.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 나타낸 단면도 및 평면도.

〈도면의 주요주분에 대한 부호의 설명〉

11 : 제1층간절연막 13 : 제1금속배선

15 : 제2층간절연막 17 : 제1감광막패턴

19 : 트렌치 21 : 제2감광막패턴

23 : 비아콘택홀 25 : 제3감광막패턴

27 : 제2금속패드 29 : 제2금속배선

100 : 활성영역 200 : 워드라인

300 : 제1금속콘택 400 : 제1금속배선

500 : 제2금속콘택 600 : 제2금속배선

700 : 제3금속콘택 800 : 제3금속배선

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,

제1금속배선이 구비되는 층간절연막 상에 제2금속패드용 트렌치를 형성하는 공정과,

상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,

상기 비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하고 제2금속배선마스크를 이용한 사진식각공정으로 금속층을 에치백하여 비아콘택홀 및 트렌치를 매립하는 제2금속패드와 제2금속배선을 서로 다른 층에 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도 및 평면도로서, 상측은 평면도를 도시하고 하측은 상기 평면도의 선 ⓐ-ⓐ 에 따른 단면도를 도시한다.

도 2a를 참조하면, 하부절연층(도시안됨)이 구비되는 반도체기판(도시안됨) 상부에 제1층간절연막(11)을 형성한다.

그리고, 상기 반도체기판에 접속되는 제1금속배선(13)을 형성한다.

이때, 상기 제1금속배선(13)은 제1금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막(11)을 식각하고 이를 매립하는 금속층을 패터닝하여 형성한 것이다.

그 다음, 전체표면상부를 평탄화시키는 제2층간절연막(15)을 1000∼5000 Å 두께로 형성한다.

그리고, 상기 제2층간절연막(15) 상부에 제2금속패드 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제1감광막패턴(17)을 형성한다.

그리고, 상기 제1감광막패턴(17)을 마스크로 하여 상기 제2층간절연막(15)을 부분 식각하여 제2금속패드가 형성될 부분에 트렌치(19)를 형성한다.

도 2b를 참조하면, 상기 제1감광막패턴(17)을 제거하고 상기 제2층간절연막(15) 상부에 제2감광막패턴(21)을 형성한다. 이때, 상기 제2감광막패턴(21)은 제2금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.

그리고, 상기 제2감광막패턴(21)을 마스크로 하여 상기 제2층간절연막을 식각하여 상기 제1금속배선(13)을 노출시키는 비아콘택홀(23)을 형성한다.

도 2c를 참조하면, 비아콘택홀(23)을 매립하여 상기 제1금속배선(13)에 접속되는 금속층을 전체표면상부에 형성하고 상기 금속층 상부에 제3감광막패턴(25)을 형성한다. 여기서, 금속층은 텅스텐이나 알루미늄을 사용한 것이다.

이때, 상기 제3감광막패턴(25)은 제2금속배선 마스크를 이용한 노광 및 현상공정으로 형성한다.

그 다음, 상기 제3감광막패턴(25)을 마스크로 하여 상기 금속층을 에치백하여 상기 비아콘택홀(23)과 트렌치(19)를 매립하는 콘택패드(27)를 형성하는 동시에 콘택패드(27) 사이의 제2층간절연막(15) 상부에 제2금속배선(29)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 패드와 배선을 서로 다른 두층으로 패터닝하여 간격 마진을 충분히 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (3)

1. 제1금속배선이 구비되는 층간절연막 상에 제2금속패드용 트렌치를 형성하는 공정과,

   상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,

   상기 비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하고 제2금속배선마스크를 이용한 사진식각공정으로 금속층을 에치백하여 비아콘택홀 및 트렌치를 매립하는 제2금속패드와 제2금속배선을 서로 다른 층에 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 층간절연막은 1000∼5000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
3. 제 1 항에 있어서,

   상기 금속층은 텅스텐이나 알루미늄으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.