KR100802257B1 - 반도체 소자의 레이아웃 - Google Patents
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Abstract
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 홀 형태의 저장전극 콘택 예정 영역을 2개 이상 포함하는 바형 저장전극 콘택을 형성하여 캐패시터와 충분한 오버랩 면적을 가지도록 함으로써, 종래의 제 1 및 제 2 저장전극 콘택 공정을 모두 진행한 것과 동일한 효과를 얻을 수 있어 공정이 단순화되며, 홀 형태의 저장전극 콘택 공정 대비 공정 마진이 증가되어 제작 비용을 감소시키는 기술을 제공한다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자를 도시한 레이아웃.
도 2a 내지 도 2b는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도.
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 홀 형태의 저장전극 콘택영역을 2개 이상 포함하는 바형 저장전극 콘택을 형성하여 캐패시터와 충분한 오버랩 면적을 가지도록 함으로써, 종래의 제 1 및 제 2 저장전극 콘택 공정을 모두 진행한 것과 동일한 효과를 얻을 수 있어 공정이 단순화되며, 홀 형태의 저장전극 콘택 공정 대비 공정 마진이 증가되어 제작 비용을 감소시키는 기술을 나타낸다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자를 도시한 레이아웃이다.
도 1a를 참조하면, 반도체 기판 상부에 활성 영역(10), 게이트 라인(20) 및 비트라인(30)이 구비된다.
여기서, 활성 영역(10)은 비트라인 콘택(40) 및 그 양측에 구비된 제 1 저장전극 콘택(50)을 포함하되, 일측에서 타측으로 경사진 형태로 구비되며, 비트라인(30)은 활성 영역(10) 및 비트라인 콘택(40)과 중첩되며, 제 1 저장전극 콘택(50)이 노출되도록 구비된다.
또한, 제 1 저장전극 콘택(50)은 홀(Hole) 형태로 형성되어 구비된다.
이때, 상기 '도 1a'의 레이아웃을 공정 순서에 따라 설명하면, 소자 분리막 및 활성 영역이 구비된 반도체 기판 상부에 게이트 라인을 형성한 후 상기 게이트 라인을 포함하는 반도체 기판 전면에 제 1 층간 절연막을 형성한다.
다음에, 상기 제 1 층간 절연막을 식각하여 비트라인 콘택을 형성하고, 상기 비트라인 콘택과 접속되는 비트라인을 형성한 후 상기 구조물 전면에 제 2 층간 절연막을 형성하고 식각하여 제 1 저장전극 콘택을 형성한다.
도 1b를 참조하면 제 1 저장전극 콘택(50)과 접속되는 제 2 저장전극 콘택 (60)이 구비된다.
이때, 제 2 저장전극 콘택(60) 형성 공정은 제 1 저장전극 콘택(50)의 면적을 확보하기 위하여 진행하며, 활성 영역(10)과 캐패시터 간의 접속을 위해 반드시 필요한 공정이다.
도 1c를 참조하면, 제 1 저장전극 콘택(50) 및 제 2 저장전극 콘택(60)과 접속된 저장전극(70)이 구비된다.
상술한 종래 기술에 따른 반도체 소자의 레이아웃에서, 홀 형태의 저장전극 콘택을 적용하는 경우에는 2번에 걸친 저장전극 콘택 공정을 수행해야 상기 저장전극 콘택과 저장전극이 접속될 수 있기 때문에 공정이 복잡해지며, 홀 형태의 제 1 및 제 2 저장전극 콘택 형성시 포토 공정 마진이 부족한 구조로 노광 공정이 어려운 문제점이 있다.
상기 문제점을 해결하기 위하여, 홀 형태의 저장전극 콘택영역을 2개 이상 포함하는 바형 저장전극 콘택을 형성하여 캐패시터와 충분한 오버랩 면적을 가지도록 함으로써 종래의 제 1 및 제 2 저장전극 콘택을 모두 진행한 것과 동일한 효과를 얻을 수 있어 공정이 단순화되며, 홀 형태의 저장전극 콘택 공정 대비 공정 마진이 증가되어 제작 비용을 감소시키는 기술을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 레이아웃은
2개의 게이트 라인과 교차하는 활성 영역과,
상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 비트라인 콘택과,
상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 제 1 저장전극 콘택 영역과,
제 1 층간 절연막을 개재하여 상기 비트라인 콘택과 접속된 비트라인과,
제 2 층간 절연막을 개재하여 상기 비트라인 상부에 형성되며, 인접하는 상기 활성 영역 내에 형성된 2개의 제 1 저장전극 콘택 영역을 포함하는 제 2 저장전극 콘택과,
2개의 게이트 라인과 교차하는 활성 영역과,
상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 비트라인 콘택과,
상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 제 1 저장전극 콘택 영역과,
제 1 층간 절연막을 개재하여 상기 비트라인 콘택과 접속된 비트라인과,
제 2 층간 절연막을 개재하여 상기 비트라인 상부에 형성되며, 인접하는 상기 활성 영역 내에 형성된 2개의 제 1 저장전극 콘택 영역을 포함하는 제 2 저장전극 콘택과,
상기 제 2 저장전극 콘택에 접속된 저장전극을 포함하는 것을 특징으로 한다.
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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도이다.
도 2a를 참조하면, 반도체 기판 상에 활성 영역(100), 게이트 라인(110) 및 비트라인(120)이 구비된다.
여기서, 활성 영역(100)은 비트라인 콘택(130) 및 제 1 저장전극 콘택영역(140)을 포함한 형태로 구비되어 있다.
또한, 비트라인(120)은 제 1 층간 절연막을 개재하여 비트라인 콘택(130)과 접속되도록 구비되어 있다.
상기 '도 2a'의 레이아웃을 공정 순서에 따라 설명하면, 소자분리막 및 활성영역이 구비된 반도체 기판 상부에 게이트 도전층 및 하드마스크층으로 구성된 게이트 라인(110)을 형성한다.
다음에, 게이트 라인(110)를 포함한 반도체 기판 전면에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막을 식각하여 비트라인 콘택을 형성한다.
그 다음에, 상기 비트라인 콘택에 접속되는 비트라인(120)을 형성하고, 상기 구조물 전면에 제 2 층간 절연막을 형성한다. 여기서, 비트라인 콘택(130) 양측이 저장전극 콘택영역(140)이 된다.
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도 2b의 (ⅰ) 및 도 2b (i)의 a - a'의 절단면을 도시한 도 2b의 (ⅱ)를 참조하면, 제 2 저장전극 콘택영역(150)은 비트라인(120)과 수직한 방향을 장축으로 하는 바(Bar) 형태로 구비되며, 적어도 2개 이상의 제 1 저장전극 콘택영역(140)과 접속되는 크기로 형성하는 것이 바람직하다.
여기서, 제 1 저장전극 콘택영역(140)이 적어도 2개 이상 포함되는 크기의 저장전극 콘택용 마스크(155)를 식각 마스크로 사용하여 제 2 층간 절연막(115)을 식각하여 제 2 저장전극 콘택영역(150)을 형성한다.
다음에, 제 2 저장전극 콘택영역(150)을 매립한 후 비트라인(120)을 식각 방지막으로 평탄화 식각 공정을 수행하여 제 2 저장전극 콘택을 형성한다.
다음에, 제 2 저장전극 콘택영역(150)을 매립한 후 비트라인(120)을 식각 방지막으로 평탄화 식각 공정을 수행하여 제 2 저장전극 콘택을 형성한다.
삭제
본 발명에 따른 반도체 소자의 레이아웃은 홀 형태의 저장전극 콘택 예정 영역을 2개 이상 포함하는 바형 저장전극 콘택영역을 형성하여 캐패시터와 충분한 오버랩 면적을 가지도록 함으로써, 종래의 제 1 및 제 2 저장전극 콘택 공정을 모두 진행한 것과 동일한 효과를 얻을 수 있어 공정이 단순화되며, 홀 형태의 저장전극 콘택 공정 대비 공정 마진이 증가되어 제작 비용이 감소되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (2)
- 2개의 게이트 라인과 교차하는 활성 영역;상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 비트라인 콘택;상기 활성 영역 내에 형성되고, 상기 2개의 게이트 라인 외곽에 위치하는 제 1 저장전극 콘택 영역;제 1 층간 절연막을 개재하여 상기 비트라인 콘택과 접속된 비트라인;제 2 층간 절연막을 개재하여 상기 비트라인 상부에 형성되며, 인접하는 상기 활성 영역 내에 형성된 2개의 제 1 저장전극 콘택 영역을 포함하는 제 2 저장전극 콘택; 및상기 제 2 저장전극 콘택에 접속된 저장전극을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
- 제 1 항에 있어서,상기 제 2 저장전극 콘택은 바(Bar) 형태로 구비되는 것을 특징으로 하는 반도체 소자의 레이아웃.
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| KR980011865A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 반도체 장치의 제조 방법 |
| KR20000007644A (ko) | 1998-07-06 | 2000-02-07 | 윤종용 | 반도체 장치의 제조 방법 |
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