KR100313545B1 - 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 트랜지스터 형성방법에 관한 것으로, 종래 트랜지스터 형성방법은 게이트를 후속공정의 콘택과 절연하기위해서 절연막측벽 및 보호절연막으로 게이트를 보호하지만 절연막 측벽이 곡면을 이루면서 게이트를 감싸기때문에 게이트의 상부에서는 그 두께가 좁아 비트라인 콘택홀 형성시 게이트 상부의 식각에서 게이트를 효과적으로 절연하지 못하여 비트라인 콘택과 단락되는 문제점이 있었다. 따라서, 본 발명은 국부산화영역이 형성된 반도체기판의 상부에 게이트산화막을 형성하는 제 1공정과; 상기 형성한 반도체기판 상부에 차례로 폴리실리콘, 텅스텐실리사이드, 캡절연막을 형성하는 제 2공정과; 상기 형성한 구조의 활성영역에서 게이트가 형성될 영역을 정의하고, 상기 캡절연막, 텅스텐실리사이드, 폴리실리콘, 게이트산화막을 식각하여 게이트를 형성한 후 상기 게이트를 하드마스크로 상기 반도체기판상에 저농도이온을 주입하여 저농도 소스/드레인영역을 형성하고, 상기 구조 상부전면에 절연막을 높이 형성한후 이를 상기 비활성영역의 캡절연막이 드러나도록 평탄화하는 제 3공정과; 상기 절연막을 상기 저농도 소스/드레인영역의 위치에서 게이트간 이격보다 좁게 패터닝하여 게이트를 둘러싸도록형성하고, 반도체기판상에 고농도이온을 주입하여 고농도 소스/드레인영역을 형성한 후 상기 구조 상부전면에 보호절연막을 형성하는 제 4공정으로 이루어지는 트랜지스터 형성방법을 통해 게이트 측벽 및 보호절연막형성시 게이트 측벽이 게이트를 직사각형모양으로 둘러싸도록 함으로써 비트라인 콘택홀을 형성하기위한 식각과정에서 보호절연막 및 게이트 측벽이 일부 식각 되더라도 게이트를 구성하는 적층구조가 노출되지 않도록하여 게이트와 콘택간의 전기적인 절연을 보장할 수 있는 효과가 있다.
Description
본 발명은 트랜지스터 형성방법에 관한 것으로, 특히 반도체 장치에서 저항역할을 하기위한 로드 트랜지스터를 형성함에 있어서 게이트 측벽을 직사각형모양으로 형성함으로써 비트라인 콘택 형성시 게이트의 손실을 방지하여 단락을 방지하기에 적당하도록 한 트랜지스터 형성방법에 관한 것이다.
종래 트랜지스터 형성방법의 일실시예를 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.
먼저, 도 1a에 도시한 바와 같이 국부산화영역(2)이 형성된 반도체기판(1)의 상부에 게이트산화막(3)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 반도체기판 상부에 차례로 제 1폴리실리콘(4), 제 1텅스텐실리사이드(5), 캡절연막(6)을 형성한다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 구조의 활성영역에서 게이트가 형성될 영역을 정의하고, 상기 캡절연막(6), 제 1텅스텐실리사이드(5), 제 1폴리실리콘(4), 게이트산화막(3)을 식각하여 게이트를 형성한다.
이때, 비활성영역상의 캡절연막(6), 제 1텅스텐실리사이드(5), 제 1폴리실리콘(4), 게이트산화막(3)은 그대로 잔류하게된다.
그리고, 상기 게이트를 하드마스크로 상기 반도체기판(1)상에 저농도이온을 주입하여 저농도 소스/드레인영역(7)을 형성하고, 상기 구조 상부전면에 절연막을형성한후 이를 에치백하여 상기 게이트 및 비활성영역에 잔류하는 다층막의 측면에 절연막측벽(8)을 형성하고, 반도체기판(1)상에 고농도이온을 주입하여 고농도 소스/드레인영역(9)을 형성한다.
그 다음, 도 1d에 도시한 바와 같이 상기 구조 상부전면에 보호절연막(10)을 형성하고, 상기 게이트간의 공통 소스/드레인영역(9)이 드러나도록 상기 보호절연막(10)을 식각하여 비트라인 콘택홀을 형성하고, 상기 구조 상부 전면에 제 2폴리실리콘(11), 제 2텅스텐실리사이드(12)를 형성한 후 패터닝하여 비트라인 콘택을 형성한다.
이때, 상기 게이트를 보호하는 층은 게이트 상부의 캡절연막(6), 절연막측벽(8), 보호절연막(10)의 3개층이지만 절연막측벽(8)은 상부가 좁고 하부가 넓은 곡면을 이루고 있어 비트라인 콘택홀 형성시 게이트 상부를 보호하지 못하게되므로 갭절연막(6)이 일부 식각되어 비트라인 콘택을 이루는 제 2폴리실리콘(11)과 제 1텅스텐실리사이드(5)가 단락되기 쉽다.
상기한 바와 같은 종래 트랜지스터 형성방법은 게이트를 후속공정의 콘택과 절연하기위해서 절연막측벽 및 보호절연막으로 게이트를 보호하지만 절연막 측벽이 곡면을 이루면서 게이트를 감싸기때문에 게이트의 상부에서는 그 두께가 좁아 비트라인 콘택홀 형성시 게이트 상부의 식각에서 게이트를 효과적으로 절연하지 못하여 비트라인 콘택과 단락되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 게이트 측벽 및 보호절연막을 직사각형모양으로 형성함으로써 비트라인 콘택홀 형성시 게이트의 손실을 줄여 게이트와 비트라인 콘택간의 단락을 방지할 수 있도록 한 트랜지스터 형성방법을 제공하는데 있다.
도 1은 종래 트랜지스터 형성방법을 보인 수순단면도.
도 2는 본 발명 일실시예의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 국부산화영역
23 : 게이트산화막 24 : 제 1폴리실리콘
25 : 제 1텅스텐실리사이드 26 : 캡절연막
27 : 저농도 소스/드레인영역 28 : 절연막
29 : 고농도 소스/드레인영역 30 : 보호절연막
31 : 제 2폴리실리콘 32 : 제 2텅스텐실리사이드
상기한 바와 같은 본 발명의 목적을 달성하기 위한 트랜지스터 형성방법은 국부산화영역이 형성된 반도체기판의 상부에 게이트산화막을 형성하는 제 1공정과; 상기 형성한 반도체기판 상부에 차례로 폴리실리콘, 텅스텐실리사이드, 캡절연막을 형성하는 제 2공정과; 상기 형성한 구조의 활성영역에서 게이트가 형성될 영역을 정의하고, 상기 캡절연막, 텅스텐실리사이드, 폴리실리콘, 게이트산화막을 식각하여 게이트를 형성한 후 상기 게이트를 하드마스크로 상기 반도체기판상에 저농도이온을 주입하여 저농도 소스/드레인영역을 형성하고, 상기 구조 상부전면에 절연막을 높이 형성한후 이를 상기 비활성영역의 캡절연막이 드러나도록 평탄화하는 제 3공정과; 상기 절연막을 상기 저농도 소스/드레인영역의 위치에서 게이트간 이격보다 좁게 패터닝하여 게이트를 둘러싸도록형성하고, 반도체기판상에 고농도이온을 주입하여 고농도 소스/드레인영역을 형성한 후 상기 구조 상부전면에 보호절연막을 형성하는 제 4공정으로 이루어지는 것을 특징으로한다.
상기한 바와 같은 본 발명에의한 트랜지스터 형성방법을 도 2a 내지 도 2d에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 국부산화영역(22)이 형성된 반도체기판(21)의 상부에 게이트산화막(23)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 반도체기판 상부에 차례로 제 1폴리실리콘(24), 제 1텅스텐실리사이드(25), 캡절연막(26)을 형성한다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조의 활성영역에서 게이트가 형성될 영역을 정의하고, 상기 캡절연막(26), 제 1텅스텐실리사이드(25), 제 1폴리실리콘(24), 게이트산화막(23)을 식각하여 게이트를 형성한다.
이때, 상기 게이트를 패터닝 비활성영역상의 캡절연막(26), 제 1텅스텐실리사이드(25), 제 1폴리실리콘(24), 게이트산화막(23)은 그대로 잔류하게된다.
그리고, 상기 게이트를 하드마스크로 상기 반도체기판(21)상에 저농도이온을 주입하여 저농도 소스/드레인영역(27)을 형성하고, 상기 구조 상부전면에 절연막(28)을 높이 형성한후 이를 상기 비활성영역의 캡절연막(26)이 드러나도록 평탄화한다.
이때, 상기 비활성영역에서 격리영역을 형성하고 있는 국부산화영역(22)은 반도체기판(21)의 상부에 돌출되어 있으므로 그 상부에 형성된 제 1폴리실리콘(24), 제 1텅스텐실리사이드(25), 캡절연막(26)은 국부산화영역(22)이 반도체기판(21)상에 돌출된 두께만큼 게이트보다 높이 형성되므로 비활성영역의 캡절연막(26)의 높이에 맞추어 상기 절연막(28)을 평탄화 하면 게이트상의 캡절연막(26) 상부에 국부산화영역(22)이 반도체기판(21)상에 돌출된 두께만큼의 절연막(28)이 형성된다.
그 다음, 도 2d에 도시한 바와 같이 상기 절연막(28)을 상기 저농도 소스/드레인영역(29)의 위치에서 게이트간 이격보다 좁게 패터닝하여 게이트를 둘러싸도록형성하고, 반도체기판(21)상에 고농도이온을 주입하여 고농도 소스/드레인영역(29)을 형성한 후 상기 구조 상부전면에 보호절연막(30)을 형성한다.
이때, 상기 절연막(28)을 패터닝하면, 그 절연막(28)이 게이트의 상부 및 측면을 각 변마다 일정한 두께로 둘러싸게 된다.
그리고, 상기 게이트간의 공통 소스/드레인영역(9)이 드러나도록 상기 보호절연막(30)을 식각하여 비트라인 콘택홀을 형성하고, 상기 구조 상부 전면에 제 2폴리실리콘(31), 제 2텅스텐실리사이드(32)를 형성한 후 패터닝하여 비트라인 콘택을 형성하면, 절연막(30)의 일부는 식각되더라도 게이트를 구성하는 캡절연막(26), 제 1텅스텐실리사이드(25), 제 1폴리실리콘(24)은 전혀 손상되지 않아 게이트와 비트라인 콘택을 이루는 제 2폴리실리콘(31)의 전기적인 절연을 보장할 수 있다.
상기한 바와 같은 본 발명 트랜지스터 형성방법은 게이트 측벽 및 보호절연막형성시 게이트 측벽이 게이트를 직사각형모양으로 둘러싸도록 함으로써 비트라인 콘택홀을 형성하기위한 식각과정에서 보호절연막 및 게이트 측벽이 일부 식각 되더라도 게이트를 구성하는 적층구조가 노출되지 않도록하여 게이트와 콘택간의 전기적인 절연을 보장할 수 있는 효과가 있다.
Claims (1)
- 국부산화영역이 형성된 반도체기판의 상부에 게이트산화막을 형성하는 제 1공정과; 상기 형성한 반도체기판 상부에 차례로 폴리실리콘, 텅스텐실리사이드, 캡절연막을 형성하는 제 2공정과; 상기 형성한 구조의 활성영역에서 게이트가 형성될 영역을 정의하고, 상기 캡절연막, 텅스텐실리사이드, 폴리실리콘, 게이트산화막을 식각하여 게이트를 형성한 후 상기 게이트를 하드마스크로 상기 반도체기판상에 저농도이온을 주입하여 저농도 소스/드레인영역을 형성하고, 상기 구조 상부전면에 절연막을 높이 형성한후 이를 상기 비활성영역의 캡절연막이 드러나도록 평탄화하는 제 3공정과; 상기 절연막을 상기 저농도 소스/드레인영역의 위치에서 게이트간 이격보다 좁게 패터닝하여 게이트를 둘러싸도록형성하고, 반도체기판상에 고농도이온을 주입하여 고농도 소스/드레인영역을 형성한 후 상기 구조 상부전면에 보호절연막을 형성하는 제 4공정으로 이루어지는 것을 특징으로 하는 트랜지스터 형성방법.
Priority Applications (1)
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| KR1020000007259A KR100313545B1 (ko) | 2000-02-16 | 2000-02-16 | 트랜지스터 형성방법 |
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| KR1020000007259A KR100313545B1 (ko) | 2000-02-16 | 2000-02-16 | 트랜지스터 형성방법 |
Country Status (1)
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