KR100265830B1 - 반도체장치의콘택홀형성방법 - Google Patents
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Abstract
필드산화막 및 반도체 기판의 손실을 방지하는데 적합한 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 소자분리막이 형성된 반도체 기판 상에 전도막패턴을 형성하는 제 1 단계, 상기 결과물 상부에 식각선택비가 우수한 질화막을 형성하는 제 2 단계, 상기 소자분리막 상부에만 식각방지 마스크를 형성하고 상기 질화막을 전면식각하여 상기 전도막패턴의 측벽에 접하는 측벽스페이서를 형성하는 제 3 단계, 상기 측벽스페이서 및 전도막패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판에 불순물확산층을 형성하는 제 4 단계, 상기 결과물 상부에 산화층을 형성하는 제 5 단계, 상기 질화막을 식각방지막으로 이용하여 상기 산화층을 선택적으로 식각하여 상기 불순물확산층이 소정 부분 노출되는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어진다.
Description
본 발명은 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
일반적으로, 전도막은 소자들 간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는데, 전도막 형성의 기본인 콘택홀 형성 공정은 집적회로의 수율과 신뢰도에 가장 큰 영향을 미치는 요인이다.
이 중 알루미늄은 실리콘과 실리콘 산화막에 대한 접착력이 우수하고, 고농도로 도핑된 확산층(N+,P+)과의 접촉시 오믹성 저항 특성을 나타냄으로해서, 반도체 장치의 제조 공정에서 금속배선을 위한 금속 콘택의 매립 재료로서 가장 널리 이용된다. 현추세에 따라, 집적회로 제조시 소자가 고집적화되면서 소자들간의 전기적 연결을 위한 콘택홀의 크기가 작아진다. 이에 따라 불량한 단차피복성을 갖는 알루미늄은 큰 비율(Espect ratio)을 갖는 콘택홀에 완전히 매립되지 못하고, 매립불량을 야기한다.
이러한 전도물질이 콘택홀에 매립불량을 야기하는 문제를 개선하기 위하여 예를 들면, 콘택홀 형성 방법을 개선시킨 소스콘(SOSCON; Sidewall Oxide Spacer Contact) 형성 방법을 들 수 있다.
통상적인 소스콘 형성 방법은, 실리콘 기판 상의 층간절연막을 건식식각하여 콘택홀을 형성한다. 콘택홀에 매립되는 알루미늄과 같은 전도 물질의 매립특성을 향상시키기 위하여 기형성된 콘택홀 측벽에 산화막 스페이서를 형성한다. 그런데, 이러한 소스콘 공정은 콘택홀 측벽에 형성되는 산화막 스페이서의 두께만큼 콘택홀을 줄이고, 크기가 줄어든 콘택홀은 큰 콘택저항을 나타낸다.
이에 조금 더 개선된 콘택홀 형성 방법으로, 절연막을 식각장벽막으로 이용하는 자기정렬콘택(Self Aligned Contact) 형성 방법이 사용되고, 이는 마스크의 오정렬에 크게 영향을 받지 않으며, 항상 일정한 위치에 일정한 크기의 콘택홀을 형성할 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 콘택홀 형성 방법을 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 필드산화막(12)을 형성하여 소자 형성 영역을 정의한다. 이어 결과물 상부에 게이트산화막(13), 폴리실리콘(14)을 차례로 형성하고, 상기 폴리실리콘(14) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 게이트전극용 마스크패턴(101)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트전극용 마스크패턴(101)을 식각방지막으로 하여 폴리실리콘(14), 게이트산화막(13)을 식각하여 반도체기판(11) 및 필드산화막(12) 상부에 게이트산화막(13)과 폴리실리콘(14a)로 이루어진 게이트전극을 형성한다. 그리고, 상기 게이트전극을 마스크로 이용한 불순물 이온주입으로 반도체 기판(11)에 불순물접합층(15)을 형성한 다음, 상기 게이트전극을 포함한 전면에 측벽용 산화막을 도포하고 전면식각하여 상기 게이트전극의 측벽에 연결되는 산화막스페이서(16)를 형성한다. 이어 상기 결과물 상부에 평탄화를 위한 제 1 층간절연막(17)을 형성하고 비트라인을 형성하기 위한 비트라인용 마스크패턴(102)을 형성한다.
도 1c에 도시된 바와 같이, 상기 비트라인용 마스크패턴(102)을 식각방지막으로 하여 제 1 층간절연막(17)을 식각하므로써 불순물접합층(15)을 노출시키고, 노출된 부분에 전도막을 형성하여 비트라인(18)을 형성한다. 상기 비트라인(18) 상부에 소자의 절연 및 평탄화를 위한 제 2 층간절연막(19)을 형성한 다음, 캐패시터용 마스크패턴(103)을 형성한다.
도 1d에 도시된 바와 같이, 상기 캐패시터용 마스크패턴(103)을 이용하여 상기 제 1 및 제 2 층간절연막(17,19)을 식각하므로써 불순물접합층(15)을 노출시킨다. 이 때, 상기 소자의 활성영역 및 소자 분리막인 필드산화막(12)의 경계지역에 콘택이 형성되는 문제가 발생됨에 따라 소자 분리 막뿐 아니라 소자분리막 하부의 반도체기판(11)까지 식각되어('A') 소자 동작시 누설전류가 증가되는 문제점이 있다.
상기의 문제점을 해결하기 위해 안출한 본 발명은 산화막과 식각선택비가 우수한 질화막을 식각마스크로 이용하여 콘택홀 형성시 소자분리막 및 소자분리막 하부의 반도체 기판이 손실되는 것을 방지하여 누설전류를 감소시키는데 적합한 반도체 장치의 콘택홀 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 콘택홀 형성 방법을 나타낸 공정 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 콘택홀 형성 방법을 나타낸 공정 단면도,
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 콘택홀 형성 방법을 나타낸 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체기판 22 : 필드산화막
24a : 폴리실리콘 25a : 제 1 질화막
26 : 불순물접합층 27a : 질화막스페이서
27 : 제 2 질화막 28 : 제 1 층간절연막
29 : 비트라인 30 : 제 2 층간절연막
상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 콘택홀 형성 방법은 소자분리막이 형성된 반도체 기판 상에 전도막패턴을 형성하는 제 1 단계, 상기 결과물 상부에 식각선택비가 우수한 질화막을 형성하는 제 2 단계, 상기 소자분리막 상부에만 식각방지 마스크를 형성하고 상기 질화막을 전면식각하여 상기 전도막패턴의 측벽에 접하는 측벽스페이서를 형성하는 제 3 단계, 상기 측벽스페이서 및 전도막패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판에 불순물확산층을 형성하는 제 4 단계, 상기 결과물 상부에 산화층을 형성하는 제 5 단계, 상기 질화막을 식각방지막으로 이용하여 상기 산화층을 선택적으로 식각하여 상기 불순물확산층이 소정 부분 노출되는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 하고, 또한 본 발명의 다른 일실시예는 소자분리막이 형성된 반도체 기판 상에 식각방지막을 형성하는 제 1 단계, 상기 소자분리막 상부에만 남도록 상기 식각방지막을 선택적으로 식각하는 제 2 단계, 상기 결과물 상부에 측벽을 포함한 전도막패턴을 형성하는 제 3 단계, 상기 측벽 및 전도막패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판에 불순물확산층을 형성하는 제 4 단계, 상기 결과물 상부에 층간절연막을 형성하고 선택적으로 식각하여 상기 불순물확산층의 소정 표면이 노출되는 콘택홀을 형성하는 제 5 단계, 상기 콘택홀의 측면에 접하는 측벽스페이서를 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 필드산화막(22)을 형성하여 소자의 활성영역을 정의하고, 상기 필드산화막(22)을 포함한 전면에 게이트산화막(23), 폴리실리콘(24), 제 1 질화막(25)을 차례로 형성한다.
도 2b에 도시된 바와 같이, 상기 제 1 질화막(25) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 다음, 상기 패터닝된 감광막(도시 생략)을 마스크로 하여 상기 제 1 질화막(25), 폴리실리콘(24), 게이트산화막(23)을 식각하여 상기 반도체기판(21) 및 필드산화막(22) 상에 제 1 질화막(25a), 폴리실리콘(24a), 게이트산화막(23a)으로 이루어진 다수개의 워드라인을 형성한다.
이어 상기 제 1 감광막패턴(201)을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 하측의 반도체 기판(21) 표면에 불순물접합층(26)을 형성한다.
이어 상기 구조 전면에 제 2 질화막(27)을 형성하고 상기 제 2 질화막(27) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 제 1 감광막패턴(201)을 형성한다. 이 때, 상기 제 1 감광막패턴(201)은 상기 필드산화막(22) 형성시 사용한 마스크의 반대성질을 갖는 마스크를 사용하여 형성하고, 필드산화막(22) 상부를 완전히 덮는 형상으로 형성된다.
이어 상기 제 1 감광막패턴(201)을 마스크로 이용하여 상기 제 2 질화막(27)을 전면식각하므로써 제 1 감광막패턴(201) 형성시 노출된 워드라인들의 측벽에 질화막스페이서(27a)를 형성한다.
도 2c에 도시된 바와 같이, 상기 제 1 감광막패턴(201)을 제거하고 전체 구조 상부에 산화층을 이용한 제 1 층간절연막(28)을 형성한다. 이어 비트라인 형성용 마스크를 이용하여 제 1 층간절연막(28)을 식각하여 반도체 기판(21)에 형성된 불순물접합층(26)을 노출시키는 비트라인 콘택홀을 형성한다.
도 2d에 도시된 바와 같이, 상기 비트라인 콘택홀에 폴리실리콘을 매립하여 상기 불순물접합층(26)과 전기적으로 연결되는 비트라인(29)을 형성한 다. 이 때, 상기 비트라인(29)은 상기 제 1 층간절연막(28)보다 매립되는 높이가 더 높다.
이어 상기 비트라인(29)을 포함한 구조 전면에 산화층을 이용한 제 2 층간절연막(30)을 증착하고 상기 제 2 층간절연막(30) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 다음, 상기 패터닝된 감광막(도시 생략)을 마스크로 이용하여 상기 비트라인(29)과 연결된 불순물접합층(26)을 제외한 불순물접합층 상부가 노출되도록 상기 제 1 및 제 2 층간절연막(28,29)을 식각하여 콘택홀을 형성한다.
이 때, 상기 제 1 및 제 2 층간절연막(28,29) 식각시 식각선택비가 우수한 제 2 질화막(27)이 식각장벽막으로 이용되므로 소자의 활성영역 즉 불순물접합층만을 노출시킬 수 있기 때문에, 상기 불순물접합층에 접하는 필드산화막(22) 및 워드라인에 접한 질화막스페이서(27a)의 추가 식각을 방지할 수 있어, 반도체 기판(21)의 손실을 방지하여 소자 동작시 누설전류를 감소시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 필드산화막(32)을 형성하고 소자의 활성영역을 정의한다. 이어 상기 구조 전면에 제 1 산화층(33), 제 1 질화막(34)을 차례로 형성한 다음, 상기 제 1 질화막(34) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 제 1 감광막패턴(301)을 형성한다. 이 때 상기 제 1 감광막패턴(301)은 필드산화막(32)을 완전히 덮는 형상으로 형성되며, 상기 필드산화막(32) 형성시 이용한 마스크의 반대성질을 갖는 마스크를 사용하여 형성된다.
도 3b에 도시된 바와 같이, 상기 제 1 감광막패턴(301)을 마스크로 이용하여 상기 제 1 질화막(34) 및 제 1 산화층(33)을 식각하여 반도체 기판(31)의 활성영역 표면을 노출시킨다. 그리고 상기 제 1 질화막(34)은 큰 식각선택비를 가지므로 상기 필드산화막(32)이 추가로 식각되는 것을 방지한다.
이어 상기 노출된 반도체 기판(31)을 포함한 전면에 게이트산화막(35), 폴리실리콘(36)을 형성하고 상기 폴리실리콘(36) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 제 2 감광막패턴(302)을 형성한다.
도 3c에 도시된 바와 같이, 상기 제 2 감광막패턴(302)을 마스크로 이용하여 상기 폴리실리콘(36), 게이트산화막(35)를 식각하여 폴리실리콘(36a), 게이트산화막(35)로 이루어진 다수개의 워드라인을 형성한다.
이어 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(31)에 불순물접합층(37)을 형성한다. 이어 상기 워드라인을 포함한 전면에 측벽형성용 제 2 산화층(도시 생략)을 형성하고 전면식각하여 상기 워드라인의 측벽에 접하는 산화층스페이서(38)를 형성한다.
도 3d에 도시된 바와 같이, 상기 구조 전면에 제 1, 2 층간절연막(39,40)을 형성하고, 상기 제 1 및 제 2 층간절연막(39,40)을 선택적으로 패터닝 및 식각하여 상기 워드라인 양측의 불순물접합층(37)이 노출되는 비트라인 콘택홀을 형성한다.
이어 상기 비트라인 콘택홀을 포함한 전면에 산화층을 형성하고 전면식각하여 상기 콘택홀 측벽에 접하는 제 2 산화층스페이서(41)를 형성한다. 이 때, 상기 제 2 산화층스페이서(41)는 상기 워드라인과 후에 형성되는 비트라인과의 충분한 절연을 제공하고 비트라인 콘택홀에 매립되는 물질의 매립특성을 향상시키기 위해 형성될 수도 있다.
이어 상기 제 2 산화층스페이서(41)를 포함하는 콘택홀에 불순물이 첨가된 폴리실리콘을 매립하여 비트라인(42)을 형성한다.
도 3e에 도시된 바와 같이, 상기 비트라인(42)을 포함한 전면에 제 3 층간절연막(43), 제 4 층간절연막(44), 제 5 층간절연막(45)을 차례로 증착하여 평탄화를 제공하고 상기 제 5 층간절연막(45), 제 4 층간절연막(44), 제 3 층간절연막(43)을 선택적으로 패터닝 및 식각하여 캐패시터 콘택을 위한 콘택홀을 형성한다. 이어 상기 캐패시터를 위한 콘택홀에 산화층을 형성한 다음, 전면식각하여 상기 콘택홀 측면에 접하는 제 3 산화층스페이서(46)를 형성한다. 이어 상기 제 3 산화층스페이서(46)를 포함한 콘택홀에 불순물이 도핑된 폴리실리콘을 매립하여 캐패시터 콘택(47)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명은 산화막에 대한 식각선택비가 우수한 질화막을 식각장벽으로 이용하므로써 비트라인 및 캐패시터 콘택을 위한 콘택홀 형성시 필드산화막 및 반도체 기판이 손실되는 것을 방지하여 소자 동작시의 누설전류를 감소시킬 수 있는 효과가 있다.
Claims (4)
- 반도체 장치의 제조 방법에 있어서,소자분리막이 형성된 반도체 기판 상에 전도막패턴을 형성하는 제 1 단계;상기 결과물 상부에 식각선택비가 우수한 질화막을 형성하는 제 2 단계;상기 소자분리막 상부에만 식각방지 마스크를 형성하고 상기 질화막을 전면식각하여 상기 전도막패턴의 측벽에 접하는 측벽스페이서를 형성하는 제 3 단계;상기 측벽스페이서 및 전도막패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판에 불순물확산층을 형성하는 제 4 단계;상기 결과물 상부에 산화층을 형성하는 제 5 단계; 및상기 질화막을 식각방지막으로 이용하여 상기 산화층을 선택적으로 식각하여 상기 불순물확산층이 소정 부분 노출되는 콘택홀을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 전도막패턴은 그 표면 상부에 식각선택비가 우수한 질화막을 더 포함하여 이루어짐을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 반도체 장치의 제조 방법에 있어서,소자분리막이 형성된 반도체 기판 상에 식각방지막을 형성하는 제 1 단계;상기 소자분리막 상부에만 남도록 상기 식각방지막을 선택적으로 식각하는 제 2 단계;상기 결과물 상부에 측벽을 포함한 전도막패턴을 형성하는 제 3 단계;상기 측벽 및 전도막패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체 기판에 불순물확산층을 형성하는 제 4 단계;상기 결과물 상부에 층간절연막을 형성하고 선택적으로 식각하여 상기 불순물확산층의 소정 표면이 노출되는 콘택홀을 형성하는 제 5 단계; 및상기 콘택홀의 측면에 접하는 측벽스페이서를 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
- 제 3 항에 있어서,상기 제 1 단계에서,상기 식각방지막은 서로 식각선택비가 우수한 산화막과 질화막의 적층막임을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
Priority Applications (1)
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| KR1019970045164A KR100265830B1 (ko) | 1997-08-30 | 1997-08-30 | 반도체장치의콘택홀형성방법 |
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1997
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| KR19990021592A (ko) | 1999-03-25 |
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