KR19980031103A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상부에 제 1 절연막을 형성하고 상기 제 1 절연막 상부에 제 1 전도층, 제 2 절연막, 제 2 전도층, 제 3 절연막 및 제 4 절연막을 순서대로 형성한 다음, 상기 제 2 전도층을 노출시키는 콘택식각공정으로 금속배선 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 제 2 전도층에 접속되는 금속배선 전도층을 형성한 다음, 상기 금속배선 전도층을 식각하여 금속배선을 형성하되, 상기 콘택홀과 오버랩되지 않는 금속배선마스크를 이용하여 형성함으로써 금속배선 피치를 감소시켜 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 워드라인 스트래핑에서 금속콘택(metal contact) 및 금속라인의 제조방법에 관한 것이다.
최근에는 소자의 고집적도화로 인해 단위 디램 셀의 면적이 축소됨에 따라서 16M 디램급 이상의 고집적 소자(High Density Device)실현을 위하여 필수 불가결한 핵심 기술은 미세라인을 패터닝 할 수 있는 사진 식각 기술 확보하는 것이 관건이다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조방법을 도시한 것이다.
상기 도 1a는 종래기술에 따른 반도체소자의 제조방법을 도시한 워드라인 스트랩핑 레이아웃도로서, 좌, 우측에 셀영역(201)이 구비되고, 그 중앙 부위에 워드라인 스트래핑 영역(202)이 구비되고, 워드라인 스트래핑 영역(202)에서 제 1 금속배선 콘택홀(102)과 제 2 전도층(101)이 구비되고, 그 상부에 제 1 금속배선(103)이 구성된 것을 도시한다.
이때, 제 1 금속배선(103)의 피치는 A가 된다.
상기 도 1b는 상기 도 1a의 가방향 절단면의 단면도로서, 반도체기판(1) 상부에 제 1 절연막(2)이 형성되고, 그 상부에 제 2 전도층(5, 도 1a의 101)가 형성되고, 그 상부에 제 3 절연막(6) 및 제 4 절연막(7)가 차례로 증착된 다음, 제 1 금속배선 콘택마스크(도시안됨)를 이용하여 상기 제 2 전도층(5)을 노출시키는 제 1 금속배선 콘택홀(102)이 형성되고, 제 1 금속배선(8, 도 1a의 103)이 형성된 것을 도시한다.
이때, 상기 제 1 금속배선 콘택홀(102)과 제 1 금속배선(8)이 오버랩된다.
상술한 바와 같이 종래기술에 따른 반도체소자의 제조방법은, 주어진 셀면적내에서 워드라인 스트랩 부위의 제 1 금속배선을 패터닝하는데 여러가지 어려움이 따른다. 특히 제 1 금속배선 콘택홀과 제 1 금속배선의 오버랩으로 인해 금속배선의 피치(pitch)가 더욱 줄게 되어 제 1 금속배선을 형성하는데 여러가지 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선 간의 피치를 작게 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 종래 방법에 의한 반도체소자의 워드라인 스트랩핑(word line strapping)레이아웃도.
도 1b는 상기 도 1a의 가 방향으로 본 워드라인 스트랩핑 부위의 콘택 제조방법을 도시한 단면도.
도 2a는 본 발명에 따른 반도체소자의 워드라인 스트랩핑 레이아웃도.
도 2b는 본 발명의 제 1 실시예에 따른 콘택 제조방법을 도시한 단면도로서, 상기 도 2a의 레이아웃도에서 나방향으로 본 워드라인 스트랩핑 부위의 콘택 제조방법을 도시한 단면도.
제 3도는 본 발명의 제 2 실시예에 의한 콘택 제조 방법을 도시한 단면도.
제 4도는 본 발명의 제 3 실시예에 의한 콘택 제조 방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판2 : 제1절연막
3 : 제1전도층4 : 제2절연막
5 : 제2전도층6 : 제3절연막
7 : 제4절연막
8 : 제1금속배선 금속층(워드라인 strapping, 제3전도층)
101 : 제2전도층102 : 제1금속배선 콘택홀
103 : 제1금속배선201 : 셀영역
202 : 워드라인 스태랩핑 영역(word line strapping)
A : 종래 방법에 의한 금속배선 피치
B : 본 발명에 의한 금속배선 피치
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법의 제 1 특징은,
반도체기판 상부에 제 1 절연막을 형성하는 공정과,
상기 제 1 절연막 상부에 제 1 전도층, 제 2 절연막, 제 2 전도층, 제 3 절연막 및 제 4 절연막을 순서대로 형성하는 공정과,
상기 제 2 전도층을 노출시키는 콘택식각공정으로 금속배선 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 제 2 전도층에 접속되는 금속배선 전도층을 형성하는 공정과,
상기 금속배선 전도층을 식각하여 금속배선을 형성하되, 상기 콘택홀과 오버랩되지 않는 금속배선마스크를 이용하여 형성하는 공정을 포함하는 것이다.
그리고, 상기 제 1 전도층이 워드라인이고 제 2 전도층이 비트라인인 것과,
상기 제 2 전도층은 상기 제 1 전도층과 별도의 콘택공정으로 접속되어 있는 것이다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법의 제 2 특징은,
반도체기판 상부에 제 1 절연막, 제 1 전도층, 제 2 절연막, 제 2 전도층, 제 3 절연막 및 제 4 절연막을 순서대로 형성하는 공정과,
콘택마스크를 이용하여 상기 제 4 절연막 및 제 3 절연막을 식각하는 공정과,
상기 식각공정으로 노출된 제 2 전도층에 제 3 전도층을 접속시키는 공정과,
제 3 전도층 마스크를 이용하여 제 3 전도층을 패터닝하는 공정을 포함하는 것이다.
그리고, 상기 제 1 전도층은 더미패턴인 것과,
상기 제 3 전도층의 패터닝공정은 과도식각이 50%이상 하는 것이다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법의 제 3 특징은,
하부 전도층과 상부 전도층을 연결할 때 상부의 전도층이 접속하는 콘택홀과 오버랩을 영(zero)으로 하는 것으로,
상기 하부 전도층은 접속 콘택 오버랩을 크게 하는 것과,
상기 하부 전도층 아래에 또 다른 더미 전도층을 사용하는 것을 포함한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 본 발명에 따른 반도체소자의 제조방법을 도시한다.
도 2a는 본 발명에 따른 반도체소자의 제조방법을 도시한 워드라인 스트래핑 레이아웃도로서, 상기 도 1a와 비교할 때 제 1 금속배선 콘택홀(102)과 제 1 금속배선(103)의 오버랩이 없고, 제 1 금속배선의 피치 B가 도 1a의 제 1 금속배선 피치 A와 비교했을 때 상당히 크게 형성된 것을 도시한다.
도 2b는 상기 도 2a의 나방향 절단면의 단면도로서, 반도체기판(1) 상부에 제 1 절연막(2)을 형성하고, 그 상부에 제 2 전도층(5)을 소정두께 형성한다.
그리고, 상기 제 2 전도층(5)을 패터닝하고, 전체표면상부에 제 3 절연막(6)을 일정두께 증착한 다음, 전체표면상부를 평탄화시킨다.
그리고, 금속배선마스크(도시안됨)를 이용한 식각공정으로 상기 제 2 전도층(5)을 노출시키는 제 1 금속배선 콘택홀(102)을 형성한다.
그리고, 제 3 전도층인 제 1 금속배선 전도층(8)을 소정두께 증착하여 상기 콘택홀을 매립한다.
그 다음에, 상기 제 1 금속배선 전도층(8)을 패터닝하여 제 1 금속배선을 형성한다.
이때, 제 1 금속배선 콘택홀(102)와 제 1 금속배선 전도층(8, 도 2a의 101)의 오버랩이 없으며, 종래기술에서 보다 큰 제 1 금속배선 피치를 가지고 있음을 도시한다.
도 3은 본 발명의 제 2 실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 상기 도 2b와 같은 공정으로 형성하되, 상기 제 2 전도층(5) 하부에 제 1 전도층(3)을 형성한 것을 도시한다.
이때, 상기 제 1 전도층(3)은 디램에서 워드라인이고, 상기 제 2 전도층(5)는 비트라인을 형성할 때 사용하는 전도층과 동일한 전도층이다.
도 4는 본 발명의 제 3 실시예에 반도체소자의 제조방법을 나타낸 단면도로서, 본 발명의 제 2 실시예와 같은 공정으로 형성하되, 제 1 금속배선 콘택홀(102)과 제 1 금속배선(8, 도 2a의 101)이 오정렬(misalign)되었을 때를 도시한다.
여기서, 상기와 같이 오정렬 발생시 제 1 금속배선을 형성하기 위한 과도식각공정으로 상기 제 2 전도층(5)이 식각될 때 상기 제 1 전도층(3)이 식각장벽으로 사용된다. 이때, 상기 제 2 전도층(5)은 형성공정시 별도의 콘택공정으로 상기 제 1 전도층과 접속시킨 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 각각의 금속배선 콘택홀과 금속배선을 중첩되지 않게 형성하여 금속배선의 피치를 증가시킴으로써 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (9)
- 반도체기판 상부에 제 1 절연막을 형성하는 공정과,상기 제 1 절연막 상부에 제 1 전도층, 제 2 절연막, 제 2 전도층, 제 3 절연막 및 제 4 절연막을 순서대로 형성하는 공정과,상기 제 2 전도층을 노출시키는 콘택식각공정으로 금속배선 콘택홀을 형성하는 공정과,상기 콘택홀을 통하여 상기 제 2 전도층에 접속되는 금속배선 전도층을 형성하는 공정과,상기 금속배선 전도층을 식각하여 금속배선을 형성하되, 상기 콘택홀과 오버랩되지 않는 금속배선마스크를 이용하여 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 제 1 전도층이 워드라인이고 제 2 전도층이 비트라인인 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 제 2 전도층은 상기 제 1 전도층과 별도의 콘택공정으로 접속되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판 상부에 제 1 절연막, 제 1 전도층, 제 2 절연막, 제 2 전도층, 제 3 절연막 및 제 4 절연막을 순서대로 형성하는 공정과,콘택마스크를 이용하여 상기 제 4 절연막 및 제 3 절연막을 식각하는 공정과,상기 식각공정으로 노출된 제 2 전도층에 제 3 전도층을 접속시키는 공정과,제 3 전도층 마스크를 이용하여 제 3 전도층을 패터닝하는 공정을 포함하는 반도체소자의 제조방법.
- 청구항 4에 있어서,상기 제 1 전도층은 더미패턴인 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 5에 있어서,상기 제 3 전도층의 패터닝공정은 과도식각이 50%이상 하는 것을 특징으로 하는 제조방법.
- 하부 전도층과 상부 전도층을 연결할 때 상부의 전도층이 접속하는 콘택홀과 오버랩을 영(zero)으로 하는 특징으로 하는 반도체소자의 제조방법.
- 청구항 7에 있어서,상기 하부 전도층은 접속 콘택 오버랩을 크게 하는 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 7에 있어서,상기 하부 전도층 아래에 또 다른 더미 전도층을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR1019960050634A KR19980031103A (ko) | 1996-10-31 | 1996-10-31 | 반도체소자의 제조방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100645721B1 (ko) * | 2005-05-11 | 2006-11-14 | 삼성에스디아이 주식회사 | 반도체장치 및 그 제조방법 |
| KR100674898B1 (ko) * | 2000-11-08 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 |
| KR100733212B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1996
- 1996-10-31 KR KR1019960050634A patent/KR19980031103A/ko not_active Application Discontinuation
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| KR100674898B1 (ko) * | 2000-11-08 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 |
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| KR100733212B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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