KR100190105B1 - 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조 - Google Patents

게이트전극의 제조방법 및 그에 따라 제조된 게이트구조 Download PDF

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Abstract

트랜지스터의 게이트 전극의 제조 방법 및 그에 따라 제조되는 게이트 전극의 구조에 관하여 개시한다. 이는 반도체 기판 상에 게이트 산화막과 폴리실리콘층 및 실리사이드층을 순차적으로 적층하는 단계, 적층물 상에 식각 방지 산화막을 형성한 후, 패터닝하여 실리사이드층의 소정부를 노출시키도록 형성된 식각 방지 산화막 패턴을 마스크로 이용하는 식각 공정을 진행하여 패턴닝하는 단계, 식각 공정시 발생된 폴리머를 제거하는 단계, 폴리머 세정시 부피가 감축된 실리사이드층 패턴의 양 측면에 수축 보상 산화막을 형성하는 단계 및 수축 보상 산화막 및 게이트 복합 패턴을 포함하도록 층간 절연막을 기판 전면에 증착하고, 이를 패터닝하여 게이트 복합 패턴의 상면 및 측면 상에 소정 두께를 가지는 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다. 이로써, 게이트 전극을 제조하는 과정에서 실리사이드층이 수축되어 층간 절연막 내부에 보이드가 발생되는 것을 방지함으로써 후속 형성되는 랜딩 패드의 전기적 절연을 안정적으로 확보할 수 있다.

Description

게이트 전극의 제조 방법 및 그에 따라 제조된 게이트 구조
본 발명은 트랜지스터의 게이트 전극의 제조 방법 및 그에 따라 제조된 게이트 전극의 구조에 관한 것으로서, 특히 폴리실리콘층과 실리사이드층 및 식각 방지 산화막으로 구성된 게이트 복합 패턴에 있어서, 트랜지스터의 제조 공정 중 상기 게이트 복합 패턴의 실리사이드층이 수축되는 것을 보상하기 위하여 상기 실리사이드층 패턴의 양 측면에 수축보상 산화막을 고온 산화 공정으로 형성시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극의 제조 방법 및 그에 따라 제조된 게이트 전극의 구조에 관한 것이다.
현재, 반도체 기판을 이용하여 트랜지스터를 제조함에 있어서, 상기 트랜지스터의 게이트 전극은 반도체 기판의 게이트 산화막 상에 폴리실리콘층과 실리사이드층이 순차적으로 적층된 구조로 이루어져 있는 것이 일반적이다. 한편, 식각 방지 산화막이 상기 실리사이드층 상에 더 형성되어 게이트 전극 패턴을 형성하는 식각 공정에서 식각 마스크로 이용되고 있다. 이하에서, 상기와 같이 게이트 산화막이 형성된 반도체 기판 상에 폴리실리콘층과 실리사이드층 및 식각 방지 산화막이 순차적으로 적층되어 소정의 게이트 전극 패턴이 형성된 구조를 "게이트 복합 패턴"이라 지칭하기로 한다.
이하, 첨부 도면을 참조하여 본 발명에 대비되는 종래의 기술에 대하여 설명하고 그 문제점을 살펴보기로 한다.
도 1a 내지 도 1d는 종래의 게이트 전극을 형성하는 방법을 설명하기 위하여 나타낸 단면도들이다.
도 1a는 게이트 산화막(15)이 형성된 반도체 기판(10) 상에 폴리실리콘층 패턴(20)과 실리사이드층 패턴(25) 및 식각 방지 산화막(30)으로 구성된 게이트 복합 패턴(20, 25 및 30)이 형성된 것을 나타낸 단면도이다. 이때, 상기 식각 방지 산화막(30)은 600℃ 이하의 온도 조건에서 형성된다. 따라서, 600℃ 이상의 온도 조건에서 식각 방지 산화막이 형성되는 경우에 발생되는, 실리사이드의 결정화로 인한 부피 수축 현상이 발생되지 않는다. 다만, 상기 실리사이드가 결정화될 수 있는 충분한 고온 공정이 후속된다면, 이때, 실리사이드층의 부피 수축 현상이 일어나게 된다.
도 1b는 상기 게이트 복합 패턴(20, 25 및 30)을 형성하기 위한 식각 공정시, 상기 노출된 반도체 기판 상면 및 게이트 복합 패턴(20, 25 및 30)의 외면 상에 발생된 폴리머(도시되지 아니함)를 제거하기 위한 세정 공정이 진행된 것을 나타낸 단면도이다. 이때, 실리사이드층 패턴(도 1a의 "25")은 상기 세정 공정에 의하여 일부 소모되어 좌우로 감축 변형된 형태의 실리사이드층 패턴(25a)으로 나타난다.
도 1c는 상기 게이트 산화막(15) 및 상기 게이트 복합 패턴(20, 25b 및 30)을 포함하도록 기판 전면에 층간 절연막(35)이 형성된 것을 나타낸 단면도이다. 상기 층간 절연막(35)은 고온 산화 공정을 진행하여 형성된 산화막(hot temperature oxide; "HTO"라고 약하기도 함)으로 형성된다. 상기 고온 산화 공정 진행시, 실리사이드 물질이 결정화되어 그 부피 수축이 일어나서 재차 변형된 형태의 실리사이드층 패턴(25b)로 나타난다. 이로 인하여, 상기 층간 절연막(35) 내부의 상기 실리사이드층 패턴(25b) 부근에서 보이드(void; 40)가 발생된다.
도 1d는 게이트 스페이서(35a)를 마스크로 이용한 셀프 얼라인 콘택 방법으로 콘택홀을 형성하고, 여기에 도전 물질을 채워 랜딩 패드(45)가 형성된 것을 나타낸 단면도이다. 이때, 상기 게이트 스페이서(35a)는 상기 층간 절연막(도 1c의 "35")을 식각함으로써 형성되며, 양 게이트 전극 간의 반도체 기판의 소정부를 노출시킨다. 한편, 상기 게이트 복합 패턴 중 실리사이드층 패턴(25b)과 인접한 부위에서 발생된 상기 보이드(도 1c의 40)는 상기 층간 절연막의 식각 공정시, 부분 식각되어 상기 층간 절연막(35a) 상에서 홈(40a)로 변형된다. 상기 홈(40a)은 상기 게이트 스페이서(35a)에 의하여 노출된 반도체 기판 상에 도전 물질을 채우고, 상기 게이트 전극 상면에서 소정의 패턴을 갖는 랜딩 패드(45)가 형성된다. 이때, 상기 랜딩 패드(45)는 상기 홈(40a)을 통하여 전기적 절연을 저해하는, 인접 소자 간의 전도 통로(conducting path)를 제공하는 브리지(bridge)를 발생케하여 궁극적으로는 반도체 소자의 실패가 초래되는 문제점을 안고 있다.
본 발명이 이루고자 하는 기술적 과제는 폴리실리콘층과 실리사이드층 및 식각 방지 산화막으로 구성된 게이트 복합 패턴에 있어서, 상기 실리사이드층이 제조 공정 중에 수축되어 후속 형성되는 층간 절연막에 보이드가 발생됨으로써 랜딩 패드의 형성시 인접 소자 간에 상기 보이드로 인한 전도성 브리지가 형성되어 인접 트랜지스터 간의 전기적 절연이 보장되지 못하는 것을 방지하는 데에 있으며, 전술한 기술적 과제를 달성할 수 있는 트랜지스터의 게이트 전극을 제조하는 방법을 제공함에 본 발명의 일 목적이 있고, 상기 방법에 따라 제조되는 게이트 전극을 제공함에 본 발명의 다른 목적이 있다.
도 1a 내지 도 1d는 종래의 방법을 설명하기 위하여 나타낸 단면도들이다.
도 2a 내지 도 2c는 본 발명의 일 목적에 의하여 제공되는 트랜지스터의 게이트 전극을 제조하는 방법의 바람직한 실시예를 설명하기 위하여 나타낸 단면도들이다.
도 2d는 본 발명의 다른 목적에 의하여 제공되는 트랜지스터의 게이트 전극 구조의 바람직한 실시예를 나타내는 단면도이다.
본 발명의 일 목적에 의하여 제공되는 트랜지스터의 게이트 전극을 제조하는 방법은, 트랜지스터의 게이트 전극을 제조하는 방법에 있어서, 반도체 기판 상에 게이트 산화막과 폴리실리콘층 및 실리사이드층을 순차적으로 적층하는 제1 단계, 상기 실리사이드층 상에 식각 방지 산화막을 형성한 후, 패터닝하여 상기 실리사이드층의 소정부를 노출시키도록 형성된 식각 방지 산화막 패턴을 마스크로 이용한 식각 공정을 진행하여 상기 반도체 기판의 소정부를 노출시키는 실리사이드층 패턴 및 폴리실리콘층 패턴을 형성하는 제2 단계, 상기 식각 방지 산화막 패턴과 실리사이드층 패턴 및 폴리실리콘층 패턴으로 이루어진 게이트 복합 패턴의 측면 및 상기 노출된 반도체 기판 상에 대하여 세정 공정을 진행하여 상기 식각 공정시 발생된 폴리머를 제거하는 제3 단계, 상기 세정 단계로 인하여 부피가 감축된 실리사이드층 패턴의 양 측면에 고온 산화 공정을 진행하여 수축 보상 산화막을 형성하는 제4 단계 및 상기 수축 보상 산화막 및 게이트 복합 패턴을 포함하도록 고온 산화 공정을 진행하여 층간 절연막을 기판 전면에 증착하고, 이를 패터닝하여 게이트 복합 패턴의 상면 및 측면 상에 소정 두께를 가지며, 상기 반도체 기판의 소정부를 노출시키는 게이트 스페이서를 형성하는 제5 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 목적에 의하여 제공되는 트랜지스터의 게이트 전극의 구조는, 게이트 산화막이 형성된 반도체 기판 상에 폴리실리콘층, 실리사이드층 및 식각 방지 산화막이 적층된 후, 패턴닝된 게이트 복합 패턴을 소정 두께로 감싸면서, 상기 반도체 기판의 소정부를 노출시키는 고온 산화막으로 이루어진 게이트 스페이서를 구비하는 게이트 전극의 구조에 있어서, 상기 실리사이드층 패턴의 양 측면의 부피 수축부에 고온 산화 공정으로 형성된 수축 보상 산화막이 더 구비되어 있는 것을 특징으로 한다.
이하, 본 발명을 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하면서 보다 상세하게 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 목적에 의하여 제공되는 트랜지스터의 게이트 전극을 제조하는 방법의 바람직한 실시예를 설명하기 위하여 나타낸 단면도들이다.
도 2a는 게이트 산화막(115)이 형성된 반도체 기판(110) 상에 폴리실리콘층 패턴(120)과 실리사이드층 패턴(125) 및 식각 방지 산화막(130)으로 구성된 게이트 복합 패턴(120, 125a 및 130)이 형성된 것을 나타낸 단면도이다. 이때, 상기 식각 방지 산화막(30)은 600℃ 이하의 온도 조건에서 형성된다.
도 2b는 상기 게이트 복합 패턴을 형성하기 위한 식각 공정시, 상기 노출된 반도체 기판 상면 및 게이트 복합 패턴(120, 125 및 130)의 외면 상에 발생된 폴리머(도시되지 아니함)를 제거하기 위한 세정 공정이 진행된 것을 나타낸 단면도이다. 이때, 실리사이드층 패턴(도 1a의 "125")은 상기 세정 공정에 의하여 일부 소모되어 좌우로 감축 변형된 형태의 실리사이드층 패턴(125a)으로 나타난다.
도 2c는 상기 게이트 산화막(115) 및 상기 게이트 복합 패턴(120, 125a 및 130)을 포함하도록 기판 전면에 층간 절연막(140)이 형성된 것을 나타낸 단면도이다. 그런데, 상기 층간 절연막(140)을 형성하기 전에, 상기 실리사이드층 패턴(125)의 양 측면에 고온, 즉 800℃ 이상의 온도에서 산화 공정을 진행하여 수축 보상 산화막(135)을 먼저 형성한 후에 층간 절연막(140)을 형성한다.
이로써, 상기 수축 보상 산화막(135)에 의하여 상기 실리사이드층 패턴(125a)dl 수축될 때, 그 수축된 부피가 보상되며, 아울러 상기 층간 절연막이 형성될 때, 그 내부에 보이드(도 1c의 "40")가 발생되는 것을 방지할 수 있다. 따라서, 인접 소자 간의 전도 통로(conducting path)를 제공하는 브리지(bridge)를 발생되는 것이 방지되어 궁극적으로는 트랜지스터의 전기적 절연을 안정적으로 확보할 수 있다.
한편, 도 2d는 본 발명의 다른 목적에 의하여 제공되는 트랜지스터의 게이트 전극 구조의 바람직한 실시예를 나타내는 단면도이다.
도 2d는 상기 도 2a 내지 도 2c를 참조하여 설명된 방법으로 제조된 트랜지스터의 게이트 구조에 셀프 얼라인 콘택 방법으로 랜딩 패드(145)를 형성한 것으로서, 구체적으로 게이트 스페이서(140a)를 마스크로 이용한 셀프 얼라인 콘택 방법으로 콘택홀을 형성하고, 여기에 도전 물질을 채워 랜딩 패드(145)가 형성된 것을 나타낸 단면도이다. 이때, 상기 게이트 스페이서(140a)는 상기 층간 절연막을 식각함으로써 형성되며, 양 게이트 전극 간의 반도체 기판의 소정부를 노출시킨다.
본 발명은 상기 실시예에 한정되지 않으며, 보다 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 따르면, 실리사이드층 패턴의 양 측면에 수축 방지 산화막을 고온 산화 공정으로 형성하여 게이트 전극을 제조하는 과정에서 실리사이드층이 수축될 때, 층간 절연막 내부에 보이드가 발생되는 것을 방지함으로써 후속 형성되는 랜딩 패드의 전기적 절연을 안정적으로 확보할 수 있다.

Claims (6)

  1. 트랜지스터의 게이트 전극을 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 산화막과 폴리실리콘층 및 실리사이드층을 순차적으로 적층하는 제1 단계;
    상기 실리사이드층 상에 식각 방지 산화막을 형성한 후, 패터닝하여 상기 실리사이드층의 소정부를 노출시키도록 형성된 식각 방지 산화막 패턴을 마스크로 이용한 식각 공정을 진행하여 상기 반도체 기판의 소정부를 노출시키는 실리사이드층 패턴 및 폴리실리콘층 패턴을 형성하는 제2 단계;
    상기 식각 방지 산화막 패턴과 실리사이드층 패턴 및 폴리실리콘층 패턴으로 이루어진 게이트 복합 패턴의 측면 및 상기 노출된 반도체 기판 상에 대하여 세정 공정을 진행하여 상기 식각 공정시 발생된 폴리머를 제거하는 제3 단계;
    상기 세정 단계로 인하여 부피가 감축된 실리사이드층 패턴의 양 측면에 고온 산화 공정을 진행하여 수축 보상 산화막을 형성하는 제4 단계; 및
    상기 수축 보상 산화막 및 게이트 복합 패턴을 포함하도록 고온 산화 공정을 진행하여 층간 절연막을 기판 전면에 증착하고, 이를 패터닝하여 게이트 복합 패턴의 상면 및 측면 상에 소정 두께를 가지며, 상기 반도체 기판의 소정부를 노출시키는 게이트 스페이서를 형성하는 제5 단계를 포함하는 것을 특징으로 하는 게이트 전극의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 단계의 식각 방지 산화막은 600℃ 이하의 온도 조건에서 형성되는 것을 특징으로 하는 게이트 전극의 제조 방법.
  3. 제1 항에 있어서,
    상기 제4 단계의 수축 보상 산화막은 800℃ 이상의 온도 조건에서 형성되는 것을 특징으로 하는 게이트 전극의 제조 방법.
  4. 게이트 산화막이 형성된 반도체 기판 상에 폴리실리콘층, 실리사이드층 및 식각 방지 산화막이 적층된 후, 패턴닝된 게이트 복합 패턴을 소정 두께로 감싸면서, 상기 반도체 기판의 소정부를 노출시키는 고온 산화막으로 이루어진 게이트 스페이서를 구비하는 게이트 전극의 구조에 있어서,
    상기 실리사이드층 패턴의 양 측면의 부피 수축부에 고온 산화 공정으로 형성된 수축 보상 산화막이 더 구비되어 있는 것을 특징으로 하는 게이트 전극의 구조.
  5. 제4 항에 있어서,
    상기 식각 방지 산화막은 600℃ 이하의 온도 조건에서 형성되는 것을 특징으로 하는 게이트 전극의 구조.
  6. 제4 항에 있어서,
    상기 수축 보상 산화막은 800℃ 이상의 온도 조건에서 형성되는 것을 특징으로 하는 게이트 전극의 구조.
KR1019960048134A 1996-10-24 1996-10-24 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조 KR100190105B1 (ko)

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