KR20070003021A - 반도체소자의 제조 방법 - Google Patents

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KR20070003021A
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배영헌
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Abstract

본 발명은 게이트패터닝 공정후에 진행하는 라이트산화 공정시 텅스텐실리사이드와 같은 실리사이드막의 측면이 팽창하는 현상을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘, 텅스텐실리사이드 및 하드마스크의 순서로 적층하는 단계, 상기 하드마스크를 선택적으로 패터닝하는 단계, 상기 패터닝된 하드마스크를 식각배리어로 상기 텅스텐실리사이드를 식각하되, 식각 단면에 언더컷 형상의 네가티브 프로파일을 갖도록 식각하는 단계, 상기 하드마스크를 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 라이트 산화 공정을 진행하여 상기 폴리실리콘과 텅스텐실리사이드의 노출 측면을 산화시키는 단계를 포함하고, 이와 같이 본 발명은 게이트라인의 텅스텐실리사이드의 식각단면을 언더컷 형상의 네가티브 프로파일로 형성해주어 후속 라이트산화 공정을 거치더라도 텅스텐실리사이드의 과도한 측면팽창을 방지하므로써 후속 자기정렬콘택시에 드러나게 되는 것을 억제하여 랜딩플러그콘택과 텅스텐실리사이드가 숏트되는 현상을 방지할 수 있는 효과가 있다.
라이트산화, 측면팽창, 텅스텐실리사이드, 과도식각, 메인식각, 언더컷

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 2a는 종래기술에 따른 텅스텐실리사이드막의 측면 팽창 현상을 나타낸 사진,
도 2b는 종래기술에 따른 콘택과 텅스텐실리사이드막의 숏트를 나타낸 사진,
도 3a 내지 도 3f은 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 텅스텐실리사이드의 식각단면을 도시한 사진,
도 5는 본 발명의 실시예에 따른 랜딩플러그콘택홀 형성후의 결과를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트절연막 24 : 폴리실리콘
25 : 텅스텐실리사이드 25a : 언더컷형상의 네가티브프로파일
26 : 하드마스크질화막 28 : 라이트산화막
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 폴리사이드게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 게이트전극의 저항을 낮추기 위해 텅스텐실리사이드/폴리실리콘의 폴리사이드 게이트전극(WSi/Polysilicon)을 사용하고 있다.
그리고, 반도체 소자 제조 공정시 라이트산화공정(Light oxidation)(또는 게이트재산화공정이라고도 함)은 게이트 식각후 식각시 발생한 게이트절연막에 생긴 마이크로트렌치(Micro trench) 및 플라즈마데미지(Plasma damage)를 회복시켜 주며, 실리콘기판에 남아 있는 잔류 전극 물질의 산화 및 게이트 에지에 있는 게이트절연막의 두께를 증가시켜 게이트 버즈빅(Gate Bird's Beak)을 형성해주므로써 소자의 신뢰성을 향상시키기 위한 목적으로 진행이 되고 있다. 특히, 게이트 에지쪽에 있는 게이트절연막은 그 두께 및 막의 품질에 의해 핫캐리어(Hot carrier) 특성, 서브스레스홀드(Sub-threshold) 특성(오프누설, GIDL 등), 펀치쓰루(Punch-through) 특성, 소자 동작 속도, 신뢰성 등에 매우 큰 영향을 미치게 된다. 따라서, 게이트 에지 부분에 게이트 버즈빅을 형성시키기 위한 라이트산화 공정은 필수적으로 진행되어야 한다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)의 소정영역에 소자분리를 위한 소자분리막(12)을 형성한 후, 반도체기판(11) 상부에 게이트절연막(13)을 형성한다.
이어서, 게이트절연막(13) 상에 폴리실리콘(14), 텅스텐실리사이드막(15), 게이트하드마스크(16)를 차례로 적층한 후, 게이트 식각 공정을 진행하여 게이트절연막(13) 상에 폴리실리콘(14), 텅스텐실리사이드막(15) 및 게이트하드마스크(16)의 순서로 적층된 폴리사이드 게이트전극(100)을 형성한다.
이어서, 라이트산화 공정을 진행한다. 이러한 라이트 산화공정에 의해 폴리실리콘(14)의 노출된 측면이 산화되어 라이트산화막(Light oxide, 17)이라고 일컫는 산화막이 형성된다.
그러나, 종래기술은 라이트산화 공정시 폴리실리콘(14)의 노출된 측면에서 산화됨과 동시에 텅스텐실리사이드막(15)의 노출된 측면에서도 산화가 진행되어 라이트산화막(17)이 형성된다.
이러한 라이트산화막(17)에 의해 텅스텐실리사이드막(15)의 측면에 측면 팽창 현상이 발생하고, 이러한 측면 팽창 현상은 후속 자기정렬콘택(Self Aligned Contact; SAC) 공정으로 진행하는 콘택 공정(LPC 공정이라고 함)시에 드러나게 되어 랜딩콘택플러그와 텅스텐실리사이드가 숏트되는 SAC 페일(SAC fail)을 유발한다.
도 2a는 종래기술에 따른 텅스텐실리사이드막의 측면 팽창 현상을 나타낸 사진이고, 도 2b는 종래기술에 따른 콘택과 텅스텐실리사이드막의 숏트를 나타낸 사 진이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트패터닝 공정후에 진행하는 라이트산화 공정시 텅스텐실리사이드와 같은 실리사이드막의 측면이 팽창하는 현상을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘, 실리사이드 및 하드마스크의 순서로 적층하는 단계, 상기 하드마스크를 선택적으로 패터닝하는 단계, 상기 패터닝된 하드마스크를 식각배리어로 상기 실리사이드를 식각하되, 식각 단면에 언더컷 형상의 네가티브 프로파일을 갖도록 식각하는 단계, 상기 하드마스크를 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 라이트 산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 노출 측면을 산화시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘, 텅스텐실리사이드 및 하드마스크의 순서로 적층하는 단계, 상기 하드마스크를 선택적으로 패터닝하는 단 계, 상기 패터닝된 하드마스크를 식각배리어로 상기 텅스텐실리사이드를 식각하되, 식각 단면에 언더컷 형상의 네가티브 프로파일을 갖도록 식각하는 단계, 상기 하드마스크를 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계, 및 라이트 산화 공정을 진행하여 상기 폴리실리콘과 텅스텐실리사이드의 노출 측면을 산화시키는 단계를 포함하는 것을 특징으로 하며, 상기 텅스텐실리사이드를 식각하는 단계는 상기 폴리실리콘이 오픈될 때까지 식각하는 메인식각 단계, 및 상기 언더컷 형상의 네가티브프로파일을 갖도록 상기 폴리실리콘이 오픈되는 시점에서 식각하는 과도식각 단계를 포함하는 것을 특징으로 하고, 상기 과도식각 단계는 상기 메인식각 단계후 과도식각 타겟의 50%를 실시하는 제1과도식각 단계, 및 나머지 50%의 과도식각 타겟을 실시하는 제2과도식각 단계를 포함하는 것을 특징으로 하고, 상기 제2과도식각 단계는 등방성식각으로 진행하는 것을 특징으로 하며, 상기 메인식각단계는 NF3/Ar/Cl2/N2/O2의 혼합가스로 진행하고, 상기 제1과도식각 단계는 NF3/Cl2/N2의 혼합가스로 진행하며, 상기 제2과도식각 단계는 NF3/O2의 혼합가스로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f은 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)의 소정영역에 소자간 분리를 위한 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 STI 공정을 통해 형성하며, 소자분리막(22)은 고밀도플라즈마 산화막이다.
다음으로, 반도체 기판(21)을 리세스식각으로 식각하여 돌출된 활성영역(21a)과 리세스된 활성영역(21b)을 형성한 후, 반도체기판(21) 상부에 게이트절연막(23)을 형성한다.
이어서, 게이트절연막(23) 상에 폴리실리콘(24), 텅스텐실리사이드(25), 하드마스크질화막(Hard mask nitride, 26)을 순서대로 형성한다. 여기서, 폴리실리콘(24)은 500Å∼1200Å, 텅스텐실리사이드(25)는 900Å∼1300Å, 하드마스크질화막(26)은 2000Å∼2500Å 두께로 형성하며, 하드마스크질화막(26) 상부에 하드마스크 텅스텐막을 100Å∼300Å 두께로 형성할 수도 있다.
다음으로, 하드마스크질화막(26) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트마스크(27)를 형성한 후, 게이트마스크(27)를 식각배리어로 이용하여 하드마스크질화막(26)을 식각한다.
예를 들어, 하드마스크질화막(26)의 식각 공정은 4mT/500Ws/100Wb/120 CF4의 레시피로 진행하는데, '500Ws'는 소스파워, '100Wb'는 바이어스파워를 나타내며, CF4는 120sccm의 유량을 사용한다.
도 3b에 도시된 바와 같이, 게이트마스크(27)를 제거하기 위한 스트립 공정 을 진행한 후, 하드마스크 질화막(26) 식각후 잔류하는 잔류물을 제거하기 위한 세 정 공정을 진행한다.
이어서, 하드마스크질화막(26)을 식각배리어로 하여 텅스텐실리사이드(25)를 건식식각한다. 이때, 텅스텐실리사이드(25)의 식각 공정은 하부의 폴리실리콘(24)이 오픈될 때까지 진행하는 메인식각(Main etch) 공정과 하부의 폴리실리콘(26)이 오픈되는 시점에서 진행하는 과도식각(Over etch)으로 이루어진다. 여기서, 메인식각은 실질적으로 텅스텐실리사이드(25)를 식각하는 식각과정으로서 엔드포인트(End point) 방식으로 하부의 폴리실리콘(24)이 노출되는 시점에서 엔드포인트를 검출하는 식각 공정이고, 과도식각은 메인식각후 잔류하는 텅스텐실리사이드 잔류물을 제거하기 위한 식각과정이다.
먼저, 도 3b에 도시된 텅스텐실리사이드(25)의 메인 식각공정은 예를 들어, 4mT/900Ws/700Wb/40NF3/100Ar/80Cl2/50N2/10O2/EOP의 레시피로 진행하여 식각단면을 수직프로파일을 갖도록 한다. 위 레시피에서, EOP(End of point)는 엔드포인트를 일컫는 것으로, 하부의 폴리실리콘(24)이 노출되는 시점에서 엔드포인트를 검출하는 식각 공정이다. 바람직하게, 메인식각공정은, NF3 유량은 30sccm∼40sccm으로 하고, Cl2의 유량은 90sccm∼100sccm으로 하며, 질소의 유량은 40sccm∼50sccm으로 하고, O2의 유량은 10sccm∼15sccm으로 한다. 그리고, 소스파워는 800W∼900W로 사용하고, 바이어스파워는 600W∼700W으로 사용하며, 압력은 1mT∼10mT로 한다.
다음으로, 메인 식각공정후 식각후 폴리실리콘(24)이 오픈되는 시점에서 진행하는 과도 식각은 두 번에 걸쳐서 나누어 즉, 제1과도식각(도 3c) 및 제2과도식 각(도 3d)으로 나누어 진행한다.
도 3c에 도시된 텅스텐실리사이드(25)의 제1과도식각은, 4mT/750Ws/120Wb/10NF3/100Cl2/90N2의 레시피로 진행하고, 도 3d에 도시된 텅스텐실리사이드(25)의 제2과도식각은 4mT/750Ws/0Wb/40NF3/15O2의 레시피로 진행한다. 여기서, 제1과도식각은 과도식각타겟의 50%를 진행한 후 나머지 50%를 제2과도식각으로 진행한다.
위와 같은 과도식각에 대해 자세히 살펴보기로 한다.
먼저, 제1과도식각은 NF3/Cl2/N2의 혼합가스를 사용하여 진행하되, 메인식각시 사용한 NF3의 유량(40sccm)보다 적게 하고(메인식각시 NF3 유량은 40sccm/제1과도식각시 NF3 유량은 10sccm), 아르곤 가스를 사용하지 않으며, 셀영역과 주변영역간 로딩(Roading)을 개선시키기 위해 질소(N2)의 유량을 늘리는(메인식각시 N2의 유량은 50sccm/제1과도식각시 N2의 유량은 90sccm) 레시피조건으로 진행한다. 바람직하게, 제1과도식각시 NF3 유량은 5sccm∼10sccm(메인식각시 NF3 유량은 30sccm∼40sccm)으로 하고, 질소의 유량은 90sccm∼100sccm으로 하며, Cl2의 유량은 90sccm∼100sccm으로 한다. 그리고, 소스파워는 650W∼750W로 사용하고, 바이어스파워는 100W∼120W으로 사용하며, 압력은 1mT∼10mT로 한다.
그리고, 제2과도식각은 제1과도식각과 다르게 NF3/O2의 가스로만 진행하고, 소스파워(또는 탑파워)만을 인가한 후(750Ws) 등방성식각을 50Å 미만의 타겟으로 식각하여 텅스텐실리사이드(25)의 측면식각을 유도한다. 여기서, 바이어스파워(또는 바텀파워)는 0Wb이다. 바람직하게, 제2과도식각시, NF3 유량은 30sccm∼40sccm으로 하고, O2의 유량은 10sccm∼15sccm으로 한다. 그리고, 소스파워는 650W∼750W로 사용하고, 바이어스파워는 인가하지 않으며(이때, 바이어스파워를 인가하지 않으므로써 하부의 폴리실리콘의 손상을 최소화할 수 있음), 압력은 1mT∼10mT로 한다.
상술한 바와 같은 제1과도식각 및 제2과도식각으로 이루어지는 과도식각을 진행하면, 폴리실리콘(24)에 대해서는 낮은 식각률을 가지면서 텅스텐실리사이드(25)에 대해서는 메인 식각시의 식각률을 그대로 유지하도록 하여 하부 폴리실리콘(24)의 식각손실은 방지하면서 텅스텐실리사이드(25)의 충분한 과도식각을 진행할 수 있다.
따라서, 제1 및 제2과도식각으로 나누어 과도식각을 진행하면, 텅스텐실리사이드(25)와 폴리실리콘(24)의 경계면에서는 언더컷(Undercut, U) 형상이 유발되고, 이로써 텅스텐실리사이드(25)의 식각단면은 언더컷 형상의 네가티브 프로파일(Negative profile, 25a)을 갖게 된다.
도 3e에 도시된 바와 같이, 텅스텐실리사이드(25)의 식각공정후에 노출되는 폴리실리콘(24)을 식각한다. 이때, 폴리실리콘의 식각 공정은 엔드포인트 방식을 이용하여 폴리실리콘(24)의 엔드포인트를 잡는 메인식각공정과 게이트절연막(23)이 오픈되는 시점에서 진행하는 과도식각으로 나누어 진행한다. 예컨대, 폴리실리콘 (24)의 식각 공정시의 메인식각공정은 20mT/400Ws/130Wb/5N2/7O2/180HBr/EOP의 레시피로 진행하고, 과도식각은 65mT/250Ws/130Wb/80He/5O2/300HBr의 레시피로 진행한다. 바람직하게, 폴리실리콘(24)의 식각 공정시 공정압력은 10mTorr∼30mTorr로 사용하며, 과도식각시 폴리실리콘(24)과 게이트절연막(23)의 선택비를 80:1 이상(80:1∼100:1)으로 유지하여 폴리실리콘(24)의 식각단면이 수직프로파일을 갖도록 한다.
위와 같은 폴리실리콘(24) 식각후의 결과를 살펴보면, 텅스텐실리사이드(25)는 하드마스크질화막(26) 및 폴리실리콘(24)보다 선폭이 더 작다. 즉, FICD(Final Inpsection Critical Dimension)가 더 작다.
도 3f에 도시된 바와 같이, 50Å 미만의 타겟으로 라이트 산화(Light oxidation) 공정을 진행한다. 이러한 라이트산화 공정을 통해 폴리실리콘(24)과 텅스텐실리사이드(25)의 노출면에는 라이트산화막(28)이 형성된다.
이때, 텅스텐실리사이드(25)의 노출된 측면의 식각모양이 언더컷을 갖는 네가티브 프로파일(25a)로 형성된 상태이므로 라이트 산화공정시 텅스텐실리사이드(25)의 노출면이 산화되어 라이트산화막(28)이 형성된다하더라도 전체적인 게이트라인의 프로파일을 수직한 모양을 갖는다. 이를 위해, 라이트산화 공정은 50Å 미만의 타겟으로 진해하는 것이 바람직하다.
후속 공정으로, 질화막을 증착하여 게이트라인을 실링하므로써 후속 랜딩플러그콘택식각시 배리어로 사용한다.
결국, 본 발명은 텅스텐실리사이드(25)의 식각단면을 언더컷 형상의 네가티브 프로파일로 형성해주므로써 라이트산화 공정시 텅스텐실리사이드(25)의 과도한 측면 팽창을 방지할 수 있다.
도 4는 본 발명의 실시예에 따른 텅스텐실리사이드의 식각단면을 도시한 사진으로서, 텅스텐실리사이드의 식각단면이 언더컷 형상의 네가티브프로파일을 가짐을 알 수 있다.
도 5는 본 발명의 실시예에 따른 랜딩플러그콘택홀 형성후의 결과를 나타낸 사진으로서, 텅스텐실리사이드막(25)의 측면에 측면 팽창 현상이 발생하지 않음을 알 수 있고, 이로서 자기정렬콘택(SAC) 공정으로 진행하는 랜딩플러그콘택 공정시 텅스텐실리사이드의 측면이 손상되지 않음을 알 수 있다.
상술한 실시예에서는 게이트라인이 돌출된 활성영역(21a)과 리세스된 활성영역(21b)에 걸쳐서 형성되어 채널길이를 증가시키는 STAR(STep gated Array Recess) 구조의 반도체소자 제조 공정에 대해 설명하였으나, 본 발명은 리세스게이트(Recess Gate) 공정 또는 플라나게이트(Planar gate) 공정 등 모든 반도체소자의 제조 공정에 적용할 수 있다. 그리고, 상술한 실시예에서는 텅스텐실리사이드에 대해 설명하였으나, 폴리실리콘 위에 다른 실리사이드를 사용하는 경우에도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트라인의 텅스텐실리사이드의 식각단면을 언더컷 형상의 네가티브 프로파일로 형성해주어 후속 라이트산화 공정을 거치더라도 텅스텐실리사이드의 과도한 측면팽창을 방지하므로써 후속 자기정렬콘택시에 드러나게 되는 것을 억제하여 랜딩플러그콘택과 텅스텐실리사이드가 숏트되는 현상을 방지할 수 있는 효과가 있다.

Claims (17)

  1. 반도체 기판 상부에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘, 실리사이드 및 하드마스크의 순서로 적층하는 단계;
    상기 하드마스크를 선택적으로 패터닝하는 단계;
    상기 패터닝된 하드마스크를 식각배리어로 상기 실리사이드를 식각하되, 식각 단면에 언더컷 형상의 네가티브 프로파일을 갖도록 식각하는 단계;
    상기 하드마스크를 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계; 및
    라이트 산화 공정을 진행하여 상기 폴리실리콘과 실리사이드의 노출 측면을 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리사이드를 식각하는 단계는,
    상기 폴리실리콘이 오픈될 때까지 식각하는 메인식각 단계; 및
    상기 언더컷 형상의 네가티브프로파일을 갖도록 상기 폴리실리콘이 오픈되는 시점에서 식각하는 과도식각 단계
    를 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 과도식각 단계는,
    과도식각 타겟의 50%를 실시하는 제1과도식각 단계; 및
    나머지 50%의 과도식각 타겟을 실시하는 제2과도식각 단계
    를 포함하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제2과도식각 단계는,
    등방성식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 반도체 기판 상부에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘, 텅스텐실리사이드 및 하드마스크의 순서로 적층하는 단계;
    상기 하드마스크를 선택적으로 패터닝하는 단계;
    상기 패터닝된 하드마스크를 식각배리어로 상기 텅스텐실리사이드를 식각하 되, 식각 단면에 언더컷 형상의 네가티브 프로파일을 갖도록 식각하는 단계;
    상기 하드마스크를 식각배리어로 상기 폴리실리콘을 식각하여 게이트라인을 완성하는 단계; 및
    라이트 산화 공정을 진행하여 상기 폴리실리콘과 텅스텐실리사이드의 노출 측면을 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 텅스텐실리사이드를 식각하는 단계는,
    상기 폴리실리콘이 오픈될 때까지 식각하는 메인식각 단계; 및
    상기 언더컷 형상의 네가티브프로파일을 갖도록 상기 폴리실리콘이 오픈되는 시점에서 식각하는 과도식각 단계
    를 포함하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 과도식각 단계는,
    상기 메인식각 단계후 과도식각 타겟의 50%를 실시하는 제1과도식각 단계; 및
    나머지 50%의 과도식각 타겟을 실시하는 제2과도식각 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제3항에 있어서,
    상기 제2과도식각 단계는,
    등방성식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 메인식각단계는 NF3/Ar/Cl2/N2/O2의 혼합가스로 진행하고, 상기 제1과도식각 단계는 NF3/Cl2/N2의 혼합가스로 진행하며, 상기 제2과도식각 단계는 NF3/O2의 혼합가스로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1과도식각단계에서,
    상기 메인식각시 사용한 NF3의 유량보다 적은 유량으로 NF3 가스를 사용하고, 상기 메인식각시 사용한 N2의 유량보다 많은 유량의 N2 가스를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제9항에 있어서,
    상기 메인식각시 NF3 유량은 30sccm∼40sccm으로 하고, 상기 제1과도식각시 NF3 유량은 5sccm∼10sccm으로 하며, 상기 제2과도식각시 NF3 유량은 30sccm∼40sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제9항에 있어서,
    상기 제1과도식각단계는,
    상기 NF3 유량을 5sccm∼10sccm으로 하고, 상기 N2의 유량을 90sccm∼100sccm으로 하며, 상기 Cl2의 유량을 90sccm∼100sccm으로 하고, 소스파워는 650W∼750W로 사용하고, 바이어스파워는 100W∼120W으로 사용하며, 압력은 1mT∼10mT로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제2과도식각 단계는,
    상기 NF3 유량을 30sccm∼40sccm으로 하며, 상기 O2의 유량을 10sccm∼15sccm으로 하고, 소스파워만을 650W∼750W로 사용하며, 압력은 1mT∼10mT로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2과도식각 단계는
    50Å 미만의 타겟으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제9항에 있어서,
    상기 메인식각단계는,
    상기 NF3 유량을 30sccm∼40sccm으로 하고, 상기 Cl2의 유량을 90sccm∼100sccm으로 하며, 상기 N2의 유량을 40sccm∼50sccm으로 하고, 상기 O2의 유량을 10sccm∼15sccm으로 하며, 소스파워를 800W∼900W로 사용하고, 바이어스파워를 600W∼700W으로 사용하며, 압력은 1mT∼10mT로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제5항에 있어서,
    상기 라이트산화 공정은,
    50Å 미만의 타겟으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제5항에 있어서,
    상기 하드마스크와 폴리실리콘은 식각단면이 수직프로파일을 갖도록 형성하되, 상기 텅스텐실리사이드보다 큰 선폭으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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