KR20060113269A - 리세스 게이트 공정을 이용한 반도체장치의 제조 방법 - Google Patents

Abstract

본 발명은 리세스게이트식각 공정시 발생되는 샤프한 모양의 리세스패턴의 탑코너를 라운드 모양으로 바꾸어 게이트산화막이 얇아지는 현상을 방지할 수 있는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 실리콘기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 하드마스크폴리실리콘을 형성하는 단계, 상기 하드마스크폴리실리콘을 마스크 형상으로 패터닝하는 단계, 상기 하드마스크폴리실리콘을 식각배리어로 상기 희생산화막을 식각하되 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주는 단계, 상기 희생산화막 식각후 드러난 실리콘기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 프로파일을 따라 상기 실리콘기판 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 구조의 게이트라인을 형성하는 단계를 포함하고, 이와 같은 본 발명은 리세스패턴의 탑코너를 라운드프로파일로 형성하므로써 게이트산화막이 얇아지는 현상을 방지하여 반도체장치의 신뢰성을 향상시킬 수 있는 효과가 있다.

리세스패턴, 탑코너, 라운드프로파일, 슬로프 프로파일

Description

리세스 게이트 공정을 이용한 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESS PROCESS}

도 1은 종래기술에 따른 반도체장치의 제조 방법을 간략히 도시한 도면,

도 2는 종래기술에 따른 리세스패턴의 TEM 사진,

도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,

도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘기판 22 : 필드산화막

23 : 희생산화막 24 : 하드마스크폴리실리콘

25 : 반사방지막 26 : 마스크

27 : 리세스패턴

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트 공정을 이용한 반도체장치의 제조 방법에 관한 것이다.

반도체 소자 제조에 있어 일반적인 게이트 배선 형성 방법은 게이트를 평탄한 활성영역 위에 형성하는 방법으로, 패턴크기의 축소화에 의해 게이트채널길이가 점점 작아지고 이온주입 도핑 농도 증가에 따라 전기장 증가에 기인한 접합누설에 의해 소자의 리프레시 특성을 확보하기가 어렵다.

이를 개선하기 위한 게이트 배선 형성 방법으로 활성영역을 리세스 식각한 후 게이트를 형성하는 리세스게이트(Recess Gate) 공정이 대안으로 적용될 수 있다.

리세스 게이트 공정을 적용하여 채널길이 증가 및 이온주입 도핑농도 감소가 가능하여 소자의 리프레시 특성이 크게 개선된다.

도 1은 종래기술에 따른 반도체장치의 제조 방법을 간략히 도시한 도면이다.

도 1을 참조하면, 실리콘기판(11)의 소정영역에 필드산화막(12)을 형성한 후, 실리콘기판(11)의 게이트예정지역을 소정 깊이로 식각하여 리세스패턴(13)을 형성한다. 이상의 리세스패턴(13)을 형성하는 공정을 리세스게이트 식각 공정이라고 한다.

이어서, 리세스패턴(13)의 프로파일을 따라 전면에 게이트산화막(14)을 형성한 후, 게이트산화막(14) 상에 게이트폴리실리콘(15), 게이트텅스텐실리사이드(16) 및 게이트하드마스크질화막(17)을 차례로 적층하고 패터닝하여 하부가 리세스패턴(13)에 매립되는 형태의 게이트라인을 형성한다.

도 2는 종래기술에 따른 리세스패턴의 TEM 사진으로서, 원형표시부분은 리세스게이트식각 및 이후 후속 열공정에서 형성된 리세스패턴의 탑코너의 모양을 나타낸 것이다.

도 2를 참조하면, 리세스패턴의 탑코너의 프로파일이 매우 샤프(Sharp)하며, 샤프한 에지에 형성되는 게이트산화막의 두께도 리세스패턴의 바닥 및 측벽에 비해 취약함을 알 수 있다. 즉, 게이트산화막이 얇아지는 현상(Gate oxide thinning)이 발생한다.

이렇듯, 취약한 리세스패턴의 탑코너모양 및 게이트산화막으로 인해 GOI 페일(Gate Oxide Integrity fail)이 발생하는 문제가 있고, 이는 반도체장치의 신뢰성에 치명적인 결함을 유발할 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트식각 공정시 발생되는 샤프한 모양의 리세스패턴의 탑코너를 라운드 모양으로 바꾸어 게이트산화막이 얇아지는 현상을 방지할 수 있는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 실리콘기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 하드마스크폴리실리콘을 형성하는 단계, 상기 하드마스크폴리실리콘을 마스크 형상으로 패터닝하는 단계, 상기 하드마스크폴리실리콘을 식각배리어로 상기 희생산화막을 식각하되 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주는 단계, 상기 희생산화막 식각후 드러난 실리콘기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 프로파일을 따라 상기 실리콘기판 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 구조의 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 희생산화막의 식각은 CF₄ 가스를 이용하여 진행하고, 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주도록 CHF₃ 가스를 추가하여 진행하는 것을 특징으로 한다.

또한, 본 발명의 반도체장치의 제조 방법은 실리콘기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 하드마스크폴리실리콘을 형성하는 단계, 상기 하드마스크폴리실리콘을 마스크 형상으로 식각하되 상기 희생산화막까지 식각하도록 조건을 조절하여 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주는 단계, 상기 희생산화막 식각후 드러난 실리콘기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 프로파일을 따라 상기 실리콘기판 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 구조의 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하드마스 크폴리실리콘을 식각하는 단계는 HBr/Cl₂/O₂의 혼합가스를 이용하여 진행하고, 상기 희생산화막이 오픈되는 시점에서 상기 HBr/Cl₂/O₂의 혼합가스에 CHF₃ 가스를 첨가하여 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 실리콘기판(21)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(22)을 형성한다.

이어서, 실리콘기판(21) 상에 희생산화막(23)을 형성한 후, 희생산화막(23) 상에 하드마스크폴리실리콘(Hard mask polysilicon, 24)를 형성한다. 이때, 하드마스크폴리실리콘(24)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(24)의 두께는 후속 리세스패턴의 식각 깊이보다 작게 한다.

다음으로, 하드마스크폴리실리콘(24) 상에 반사방지막(Bottom Anti Reflective Coating, 25)을 증착한 후, 반사방지막(25) 상에 포토리소그래피 공정을 통해 마스크(26)를 형성한다.

이어서, 마스크(26)를 식각배리어로 반사방지막(25)을 단독으로 식각한다. 이때, 반사방지막(25)의 단독 식각은, CF₄/CHF₃/O₂를 혼합하여 진행한다.

다음으로, 마스크(26)를 식각배리어로 하드마스크폴리실리콘(24)을 식각한다.

도 3b에 도시된 바와 같이, 마스크(26)를 스트립한 후 식각부산물을 제거하기 위하여 세정 공정을 진행한다. 이때, 마스크(26) 스트립시 마스크(26)로 사용된 감광막과 유사한 물질인 반사방지막(25)도 동시에 제거된다.

이어서, 하드마스크폴리실리콘(24)을 식각배리어로 희생산화막(23)을 식각한후, 실리콘기판(21)을 소정 깊이로 식각하여 리세스패턴(27)을 형성하는 리세스게이트식각 공정을 진행한다.

상기 리세스게이트식각 공정시, 리세스패턴(27)의 탑코너(Top corner)를 라운드 프로파일로 형성하기 위해 다음과 같은 조건을 사용한다.

먼저, 희생산화막(23) 식각시 CF₄ 가스를 이용하여 진행하는데, 이때 CHF₃계 가스조합을 추가하여 리세스패턴(27)의 탑부분이 될 실리콘기판(21)의 표면에 슬로프 프로파일(slope profile, 27a)을 유발한다.

다음으로, 희생산화막(23) 식각후 드러난 실리콘기판(21)을 소정 깊이로 식각하여 리세스패턴(27)을 완성하는데, 이때 실리콘기판(21)의 식각은 HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용한다.

위와 같이, 실리콘기판(21)의 식각 전에 희생산화막(23) 식각시 CHF₃ 가스를 추가하여 진행하므로써 리세스패턴(27)의 탑부분에 슬로프 프로파일(27a)을 미리 형성해주어 최종적으로 형성되는 리세스패턴(27)의 탑코너를 슬로프 프로파일이 되도록 한다.

이러한 슬로프 프로파일(27a)은 후속 게이트산화막 공정과 같은 열공정을 거치므로써 라운드 프로파일로 바뀐다.

한편, 리세스패턴(27)의 형성을 위한 식각공정시 하드마스크폴리실리콘(24)은 모두 소모된다.

이어서, 희생산화막(23)을 제거한다.

도 3c에 도시된 바와 같이, 리세스패턴(27)의 프로파일을 따라 전면에 게이트산화막(28)을 형성한 후, 게이트산화막(28) 상에 게이트폴리실리콘(29), 게이트텅스텐실리사이드(30) 및 게이트하드마스크질화막(31)을 차례로 적층하고 패터닝하여 하부가 리세스패턴(27)에 매립되는 형태의 게이트라인을 형성한다.

도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 실리콘기판(41)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(42)을 형성한다.

이어서, 실리콘기판(41) 상에 희생산화막(43)을 형성한 후, 희생산화막(43) 상에 하드마스크폴리실리콘(Hard mask polysilicon, 44)를 형성한다. 이때, 하드마스크폴리실리콘(44)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(24)의 두 께는 후속 리세스패턴의 식각 깊이보다 작게 하여, 리세스패턴 형성을 위한 식각공정후에 모두 소모되도록 한다.

다음으로, 하드마스크폴리실리콘(44) 상에 반사방지막(Bottom Anti Reflective Coating, 45)을 증착한 후, 반사방지막(45) 상에 포토리소그래피 공정을 통해 마스크(46)를 형성한다.

이어서, 마스크(46)를 식각배리어로 반사방지막(45)을 단독으로 식각한다. 이때, 반사방지막(45)의 단독 식각은, CF₄/CHF₃/O₂를 혼합하여 진행한다.

도 4b에 도시된 바와 같이, 마스크(46)를 식각배리어로 하드마스크폴리실리콘(44)을 식각한다.

이때, 하드마스크폴리실리콘(44) 식각시 희생산화막(43)에서 식각스톱(Etch stop)을 유도하여 진행하는데, 제2실시예에서는 하드마스크폴리실리콘(44)의 마지막 식각스텝에서 산화막 식각 가스인 CHF₃ 가스를 첨가하여 희생산화막(43)과 실리콘기판(41)의 계면(실리콘기판의 표면)에서 슬로프 식각(27a)을 유발시킨다. 즉, 하드마스크폴리실리콘의 식각은 HBr/Cl₂/O₂의 혼합가스를 이용하여 진행하는데, 하부의 희생산화막(43)이 오픈되는 시점에서 HBr/Cl₂/O₂의 혼합가스에 CHF₃ 가스를 첨가하여 진행하므로써 실리콘기판(41)의 표면에 슬로프 프로파일(47a)을 유도한다.

이처럼, 슬로프 프로파일(47a)을 유도하면, 후속 실리콘기판(41)을 식각하는 리세스게이트식각공정시 탑코너가 라운드 프로파일을 갖는 리세스패턴을 형성할 수 있다.

도 4c에 도시된 바와 같이, 마스크(46)를 스트립한 후 식각부산물을 제거하기 위한 세정 공정을 진행한다. 이때, 마스크(46) 스트립시 마스크(46)로 사용된 감광막과 유사한 물질인 반사방지막(45)도 동시에 제거된다.

이어서, 하드마스크폴리실리콘(44)을 식각배리어로 실리콘기판(41)을 소정 깊이로 식각하여 리세스패턴(47)을 형성하는 리세스게이트식각 공정을 진행한다. 이때, 실리콘기판(41)의 식각은 HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용한다.

상기 리세스패턴(47)의 탑코너(Top corner)는 하드마스크폴리실리콘 식각시 미리 슬로프 프로파일(47a)이 발생된 상태이므로 여전히 슬로프 프로파일(47a)을 갖는다.

이러한 슬로프 프로파일(47a)은 후속 게이트산화막 공정과 같은 열공정을 거치므로써 라운드 프로파일로 바뀐다.

도 4d에 도시된 바와 같이, 리세스패턴(47)의 프로파일을 따라 전면에 게이트산화막(48)을 형성한 후, 게이트산화막(48) 상에 게이트폴리실리콘(49), 게이트텅스텐실리사이드(50) 및 게이트하드마스크질화막(51)을 차례로 적층하고 패터닝하여 하부가 리세스패턴(47)에 매립되는 형태의 게이트라인을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 리세스패턴의 탑코너를 라운드프로파일로 형성하므로써 게이트산화막이 얇아지는 현상을 방지하여 반도체장치의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 실리콘기판 상에 희생산화막을 형성하는 단계;

   상기 희생산화막 상에 하드마스크폴리실리콘을 형성하는 단계;

   상기 하드마스크폴리실리콘을 마스크 형상으로 패터닝하는 단계;

   상기 하드마스크폴리실리콘을 식각배리어로 상기 희생산화막을 식각하되 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주는 단계;

   상기 희생산화막 식각후 드러난 실리콘기판을 식각하여 리세스패턴을 형성하는 단계;

   상기 리세스패턴의 프로파일을 따라 상기 실리콘기판 상에 게이트산화막을 형성하는 단계; 및

   상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 구조의 게이트라인을 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
2. 제1항에 있어서,

   상기 희생산화막의 식각은 CF₄ 가스를 이용하여 진행하고, 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주도록 CHF₃ 가스를 추가하여 진행하는 것을 특 징으로 하는 반도체장치의 제조 방법.
3. 제1항에 있어서,

   상기 리세스패턴을 형성하는 단계는,

   HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.
4. 실리콘기판 상에 희생산화막을 형성하는 단계;

   상기 희생산화막 상에 하드마스크폴리실리콘을 형성하는 단계;

   상기 하드마스크폴리실리콘을 마스크 형상으로 식각하되 상기 희생산화막까지 식각하도록 조건을 조절하여 상기 실리콘기판의 표면에 슬로프 프로파일을 형성해주는 단계;

   상기 희생산화막 식각후 드러난 실리콘기판을 식각하여 리세스패턴을 형성하는 단계;

   상기 리세스패턴의 프로파일을 따라 상기 실리콘기판 상에 게이트산화막을 형성하는 단계; 및

   상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 구조의 게이트 라인을 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
5. 제1항에 있어서,

   상기 하드마스크폴리실리콘을 식각하는 단계는,

   HBr/Cl₂/O₂의 혼합가스를 이용하여 진행하고, 상기 희생산화막이 오픈되는 시점에서 상기 HBr/Cl₂/O₂의 혼합가스에 CHF₃ 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
6. 제4항에 있어서,

   상기 리세스패턴을 형성하는 단계는,

   HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.

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