KR100792403B1 - 반도체 소자의 리세스 게이트 제조 방법 - Google Patents
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Abstract
본 발명은 벌브형 리세스에 폴리실리콘막을 증착할 때 발생하는 폴리실리콘 보이드를 방지하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 활성 영역의 기판을 식각하여 수직 식각면을 갖는 목(neck) 부분과 라운드 식각면을 갖는 벌브(bulb) 부분을 갖는 리세스를 형성하는 단계; 상기 리세스의 목 부분이 닫히지 않는 두께로 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막을 에치백하는 단계; 및 상기 리세스를 모두 매립하도록 상기 제2폴리실리콘막을 형성하는 단계를 포함하며, 이에 따라 본 발명은 벌브형 리세스 게이트에서 폴리실리콘막의 보이드를 원천적으로 제거할 수 있으므로, 트랜지스터의 안정적인 동작 특성을 확보할 수 있는 효과가 있다.
벌브형 리세스 게이트, 폴리심, 보이드, 전면 식각, 후식각처리(LET)
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
도 2는 벌브형 리세스 내부에 폴리심으로 인한 보이드(V)을 나타낸 도면.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 소자분리막
33 : 벌브형 리세스 34 : 게이트 절연막
35 : 제1폴리실리콘막 36 : 제2폴리실리콘막
38 : 게이트 금속막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조 방법에 관한 것이다.
최근 반도체 메모리 소자들이 고집적화됨에 따라 소자의 크기가 작아지고 패턴의 형성이 미세해지고 있다. 따라서, 소자의 크기를 줄이다보니 게이트 채널 길이(Gate Channel Length)가 짧아지면서 단채널효과(Short Channel Effect)나 핫 캐리어 효과(Hot Carrier Effect) 등으로 인한 누설 전류(Leakage Current)가 생기면서 동작 속도가 느려지거나 정보의 입출력 속도가 느려지는 현상이 생긴다.
이를 방지하기 위해 채널의 길이를 확보해주는 다양한 리세스 게이트(Recess Gate)를 형성하는데, 그 중 최근 실용화되고 있는 벌브형 리세스 게이트(Bulb Recess Gate)의 경우 채널의 길이를 크게 확보할 수 있다는 장점이 있어 연구되고 있다. 벌브형 리세스 게이트는 상부는 수직(Vertical)이면서 하부는 벌브(Bulb)로 이루어진다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(11)의 소정 영역에 소자분리막(12)을 형성하여 활성 영역을 정의한다. 계속해서, 기판(11)의 활성 영역을 선택적으로 식각하여 벌브형 리세스(13)를 형성한다. 벌브형 리세스(13)는 상부는 목(neck) 부분(13A)이 며, 하부는 벌브 부분(13B)을 가진다. 벌브형 리세스(13)와 반도체 기판(11) 상에 게이트 절연막(14)을 형성한다. 이어서, 게이트 절연막(14) 상에 벌브형 리세스(13)를 모두 매립하면서, 기판(11)의 표면으로 돌출되도록 게이트 전도막용 폴리실리콘막(15)을 증착하고, 폴리실리콘막(15)에 도펀트를 도핑한 후 열처리를 실시한다. 계속해서 폴리실리콘막(15) 상에 게이트 금속막(16)을 증착한다.
그러나, 상술한 종래 기술에서 채널 길이 확보를 위해 벌브형 리세스를 형성하는데 벌브형 리세스(13)의 목 부분(13A)은 좁고 벌부 부분(13B)은 둥글기 때문에 벌브형 리세스(13) 내부에 폴리실리콘막(15)이 완전히 매립되지 못하고, 내부에 폴리심 현상으로 인해 보이드(Void, 'V')가 발생한다.
도 1b에 도시된 바와 같이, 폴리실리콘막(15)에 도핑된 도펀트를 활성화하기 위한 열처리 후, 벌브 부분(13B) 내부의 (A) 영역을 보면, 보이드(V)가 이동한 것을 알 수 있다. 이러한, 보이드(V)의 이동은 트랜지스터의 안정성에 문제가 된다.
도 2는 벌브형 리세스 내부에 폴리심으로 인한 보이드(V)을 나타낸 도면이다.
도 2의 (a)는 정상적인 폴리심을 나타낸 사진이고, (b)는 벌브 부분의 일측으로 이동된 폴리심을 나타낸 사진이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 벌브형 리세스에 폴리실리콘막을 증착할 때 발생하는 폴리실리콘 보이드를 방지하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 활성 영역의 기판을 식각하여 수직 식각면을 갖는 목(neck) 부분과 라운드 식각면을 갖는 벌브(bulb) 부분을 갖는 리세스를 형성하는 단계; 상기 리세스의 목 부분이 닫히지 않는 두께로 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막을 에치백하는 단계; 및 상기 리세스를 모두 매립하도록 상기 제2폴리실리콘막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 기판(31)의 소정 영역에 STI(Shallow Trench Isolation; STI) 소자분리막(32)을 형성하여 활성 영역(Active area)을 정의한다.
계속해서, 기판(31) 상에 리세스 마스크(도시하지 않음)를 형성하고 나서, 리세스 마스크를 식각베리어로 사용하여 기판(31)을 선택적으로 식각하여 벌브형 리세스(33)를 형성한다. 이 때, 벌브형 리세스(33)는 상부는 목 부분(33A)이며, 하 부는 벌브 부분(33B)을 가진다.
이어서, 리세스 마스크를 제거하고 벌브형 리세스(33) 및 기판(31)의 표면을 따라 게이트 절연막(34)을 형성한다. 게이트 절연막(34)은, 열산화(Thermal Oxidation), 건식 산화(Dry Oxidation) 또는 습식 산화를(Wet Oxidation) 이용하여 형성한다. 그런 다음에, 게이트 절연막(34) 상에 게이트 전도막으로 제1폴리실리콘막(Poly-Si, 35)을 증착한다. 제1폴리실리콘막(35)은 통상의 화학기상증착(Chemical Vapor Deposition; CVD) 또는 물리기상증착법(Physical Vapor Deposition; PVD)으로 증착하며, 벌브형 리세스(33)의 목 부분이(33A)이 서로 붙기 직전까지 증착한다. 제1폴리실리콘막(35) 증착 후, 벌브형 리세스(33)의 벌브 부분(33B) 내부에 폴리심 현상으로 인해 보이드(V)가 발생한다.
도 3b에 도시된 바와 같이, 벌부 부분(33B) 내부의 보이드(V)를 제거하기 위해 전면 식각(Etch back)을 실시하여 반도체 기판(31) 상부와 벌브형 리세스(33)의 수직 구조(33A)를 채우는 제1폴리실리콘막(35)을 선택적으로 식각한다. 전면 식각 공정 후, 벌브 구조(33B) 내부의 보이드가 제거되고, 보이드가 제거된 부분과 벌브형 리세스(33)의 목 부분(33A)은 통상의 리세스(R) 즉, 리세스 상부와 하부의 선폭이 동일한 구조를 이루게 된다. 보이드가 제거되므로서, 후속 공정을 진행하여도 보이드 이동(도 1b의 'A')과 같은 트랜지스터 특성 열화를 방지할 수 있게 된다.
한편, 에치백시 게이트 절연막(34)의 식각 손실을 최소화하기 위해 산화막과 폴리실리콘막 간의 식각 선택비가 좋은 HBr, O2, He 및 HeO2 이루어진 그룹에서 선택된 가스들의 조합으로 사용한다. 예컨대, HBr/O2 혼합 가스를 사용하거나, HBr/O2 혼합 가스에 He/HeO2 가스를 첨가하여 사용할 수 있다. 여기서, He 가스는 플라즈마 밀도에 영향을 주는 요소 혹은 희석 가스(Dilution gas)이며, HeO2는 O2를 사용하면 약 10sccm 미만을 플로우 하기 때문에 안정적인 MFC(Mass Flow Controller)를 제어하기 위해 He 가스와 혼합하여 사용한다.
이어서, 에치백 후 후식각처리(Light Etch Treatment)를 실시한다. 후식각처리는 NF3 가스를 He/O2와 혼합한 혼합 가스를 사용한다.
도 3c에 도시된 바와 같이, 제1폴리실리콘막(35)의 에치백 공정이 완료된 반도체 기판(31)의 전면에 게이트 전도막으로 제2폴리실리콘막(36)을 증착하여 벌브형 리세스(33)를 모두 매립한다. 이하, 제1폴리실리콘막(35)과 제2폴리실리콘막(36)을 게이트 전도막(37)이라 약칭한다. 그리고 나서 게이트 전도막(37)에 도펀트를 도핑하고, 도펀트를 활성화하기 위한 열처리 공정을 실시한다. 벌브 부분(33B) 내부에 보이드가 없으므로 열처리 후에도 보이드 이동과 같은 트랜지스터 특성을 열화시키는 문제를 방지할 수 있다.
한편, 제1폴리실리콘막(35) 증착, 제1폴리실리콘막(35)의 에치백 공정 및 제2폴리실리콘막(36)의 증착 공정 후에도 리세스(33) 내부에 보이드가 존재하는 경우, 제1폴리실리콘막(35) 증착, 제1폴리실리콘막(35)의 에치백 및 제2폴리실리콘막(36) 증착 공정을 적어도 2회 이상 반복 수행하므로서, 보이드를 제거하도록 한다.
계속해서, 게이트 전도막(37) 상에 게이트 금속막(38)을 형성한다. 이후, 도 면에 도시하지 않았지만, 게이트 금속막(38) 상에 게이트 패터닝용 마스크를 형성하고, 게이트 패터닝 공정을 진행하여 리세스 게이트를 형성한다.
상술한 바와 같이, 채널 길이를 증가시키기 위해 채용하는 벌브형 리세스(33)의 경우 벌브형 리세스(33) 상에 폴리실리콘막을 증착할 때, 벌브형 리세스(33)의 벌브 부분(33B)에서 폴리심 현상으로 인해 보이드(도 3a의 'V')가 발생하게 된다. 이러한 보이드(V)는 후속 공정에서 트랜지스터 특성을 열화시키는 문제가 되는데 이를 방지하기 위해, 리세스 게이트에 요구되는 게이트 전도막의 일부 두께를 가지는 제1폴리실리콘막(35)을 먼저 증착한다. 그리고 나서, 에치백 공정을 실시하여 벌브 부분(33B) 내부의 보이드(V)를 제거한 후 나머지 벌브형 리세스를 모두 매립하기 위해 제2폴리실리콘막(36)을 증착하여 요구되는 게이트 전도막(37)의 두께를 확보하면서도 보이드 없이 벌브형 리세스(33)에 증착할 수 있다.
따라서, 게이트 전도막(37) 증착 후 후속 진행하는 도펀트 활성화를 위한 열처리 시에도 종래 기술의 보이드 이동과 같은 문제를 방지할 수 있기 때문에 트랜지스터 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 벌브형 리세스 게이트에서 게이트 전도막인 폴리실리콘막의 보이드를 원천적으로 제거할 수 있으므로, 트랜지스터의 안정적인 동작 특성을 확보할 수 있는 효과가 있다.
Claims (9)
- 활성 영역의 기판을 식각하여 수직 식각면을 갖는 목(neck) 부분과 라운드 식각면을 갖는 벌브(bulb) 부분을 갖는 리세스를 형성하는 단계;상기 리세스의 목 부분이 닫히지 않는 두께로 제1폴리실리콘막을 형성하는 단계;상기 제1폴리실리콘막을 에치백하는 단계; 및상기 리세스를 모두 매립하도록 제2폴리실리콘막을 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1폴리실리콘막을 에치백하는 단계에서,상기 기판 상부와 상기 리세스의 목 부분을 매립하는 상기 제1폴리실리콘막을 식각하여, 상기 리세스의 벌브 부분에만 상기 제1폴리실리콘막을 잔류시키는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 에치백은,HBr/O2 혼합 가스를 사용하는 반도체 소자의 리세스 게이트 제조 방법.
- 제3항에 있어서,상기 HBr/O2 혼합 가스에 He/HeO2 가스를 첨가하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1폴리실리콘막을 에치백하는 단계는,후식각처리를 실시하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제5항에 있어서,상기 후식각처리는,NF3와 He/O2 가스를 혼합하여 사용하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1폴리실리콘막 형성 단계, 상기 제1폴리실리콘막 에치백 단계 및 상기 제2폴리실리콘막 형성 단계는 적어도 2회 이상 반복 수행하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제2폴리실리콘막 형성하고 나서,도펀트를 도핑하는 단계; 및열처리를 실시하여 상기 도펀트를 활성화하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 리세스를 형성한 후,상기 리세스가 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101224 Year of fee payment: 4 |
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