KR100908823B1 - 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법 - Google Patents

벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법 Download PDF

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Abstract

본 발명은 게이트전극으로 사용되는 폴리실리콘막 형성시 볼패턴 내부에서 보이드가 발생하는 것을 미연에 방지할 수 있는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 제공하기 위한 것으로, 본 발명의 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법은 기판에 벌브형 리세스패턴을 형성하는 단계; 상기 벌브형 리세스패턴이 형성된 기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 증착, 식각 및 증착의 순서로 이루어진 스텝을 적어도 한 번 이상 진행하여 상기 벌브형 리세스패턴을 채우는 게이트도전막을 형성하는 단계를 포함하고, 상술한 본 발명은 게이트전극으로 사용되는 게이트도전막을 한번에 증착하지 않고 증착, 식각 및 증착의 순서로 진행하는 DED 공정을 사용하므로써 벌브형 리세스패턴의 내부에 보이드가 발생하는 것을 방지하여 신뢰성이 우수한 소자를 제조할 수 있는 효과가 있다.
벌브형리세스드채널, 보이드, DED, BRCAT

Description

벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법{METHOD FOR MANUFACTURING TRANSISTOR WITH BULB TYPE RECESSED CHANNEL}
도 1은 종래기술에 따른 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 간략히 도시한 도면.
도 2a 및 도 2b는 고온열처리후 보이드가 움직인 경우를 나타낸 TEM 사진.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 벌브형 리세스드 채널 게이트의 형성 방법을 도시한 공정 단면도.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 벌브형 리세스드 채널 게이트의 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 하드마스크
23 : 마스크패턴 24 : 트렌치패턴
25, 25A : 스페이서유전층 26 : 볼패턴
27 : 게이트절연막 28A : 제1게이트도전막
29 : 제2게이트도전막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 벌브형 리세스드 채널(Bulb type recessed channel)을 구비한 트랜지스터의 형성 방법에 관한 것이다.
DRAM 소자의 집적도가 증가함에 따라 서브100nm 이하 디자인룰을 갖는 메모리 어레이 트랜지스터 소자가 요구된다. 서브 100nm 이하의 어레이 트랜지스터의 경우 숏채널효과 등의 문제로 인해, 매우 낮은 문터전압특성을 보이며, 이에 따라 데이터유지시간(Retention time)이 점점 감소한다.
이러한 문제를 해결할 수 있는 리세스드 채널을 갖는 트랜지스터가 개발되었는데, 이는 기존 플라나(Planar) 형태의 트랜지스터와는 달리 매우 긴 채널길이(Channel length)를 가지기 때문에 매우 긴 데이터유지시간특성을 보이는 장점이 있다.
최근에는 이러한 리세스드 채널보다 더 우수한 데이터유지시간 특성 및 전류 특성을 얻기 위해 리세스드 채널의 길이를 더 늘리는 방법이 제안되었고, 이를 구현하기 위해 리세스드 채널의 트렌치 하부를 볼(Ball) 형태로 추가 식각하여, 소위 벌브형 리세스드 채널(Bulb type Recessed channel)을 형성하였다. 이와 같이 벌브형 리세스드 채널을 갖는 트랜지스터를 BRCAT(Bulb type Recessed Channel Array Transistor, BRCAT)라고 한다.
도 1은 종래기술에 따른 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)에 트렌치패턴(12A)과 볼패턴(12B)으로 이루어진 벌브형 리세스 패턴(12)을 형성한다.
이어서, 벌브형 리세스 패턴의 표면 상에 게이트절연막(13)을 형성한 후, 게이트절연막(13) 상에 벌브형 리세스패턴을 채우는 게이트전극으로 사용되는 게이트도전막(14)을 형성한다. 여기서, 게이트도전막(14)은 일예로 폴리실리콘이다.
그러나, 종래기술의 벌브형 리세스드 채널의 경우, 벌브형 리세스패턴에서 트렌치패턴(12A)의 폭 대비 볼패턴(12B)의 크기가 더 크기 때문에 게이트도전막(14) 형성시 볼패턴(12B) 내부에 게이트도전막(14)이 다 채워지지 않아 볼패턴(12B) 내부의 가운데에 보이드(Void, 'V')가 형성되는 문제가 있다.
특히, 후속 고온 열공정에 의해 게이트도전막(14)이 재결정화되면서 보이드(15)가 게이트절연막(13)쪽으로 움직여 게이트절연막(13) 상부에 게이트도전막(14)이 존재하지 않는 부분이 발생할 수 있다.
도 2a 및 도 2b는 고온열처리후 보이드가 움직인 경우를 나타낸 단면도 및 TEM 사진이다. 여기서, 후속 고온 열처리는 650∼1050℃ 범위에서 진행된 경우이며, 게이트도전막은 폴리실리콘을 사용한 경우이다.
도 2a 및 도 2b를 참조하면, 볼패턴의 내부 중앙에 존재하던 보이드(V)가 움직여 게이트절연막(13)과 접촉하고 있음을 알 수 있다.
전술한 바와 같이, 후속 고온 열처리시 보이드가 움직이는 이유는, 게이트도전막 내부에 평형 상태로 녹아있는 공공(vacancy)이 고온 열처리에 의해 볼패턴 내 부 가운데의 보이드를 성장 및 이동시키기 때문이다. 여기서, 공공(vacancy)이라 함은, 결정의 공간격자점에 있어야 할 원자가 빠져 있는 경우를 나타내는 격자결함의 하나로서, 빈격자점 또는 공격자점이라고도 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트전극으로 사용되는 폴리실리콘막 형성시 볼패턴 내부에서 보이드가 발생하는 것을 미연에 방지할 수 있는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법은 기판에 벌브형 리세스패턴을 형성하는 단계; 상기 벌브형 리세스패턴이 형성된 기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 증착, 식각 및 증착의 순서로 이루어진 스텝을 적어도 한 번 이상 진행하여 상기 벌브형 리세스패턴을 채우는 게이트도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 게이트도전막을 형성하는 단계는 상기 게이트절연막 상에 제1두께의 게이트도전막을 형성하는 단계; 상기 게이트도전막을 일부 식각하여 상기 벌브형 리세스패턴의 입구를 넓히는 단계; 및 상기 일부 식각된 게이트도전막 상에 제2두께의 게이트도전막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1두께는 상기 벌브형 리세스패턴의 입구를 채우기 전의 두께이며, 상기 제1두께는 적어도 상기 제2두께보다 얇은 두께이다. 바람직하게, 상기 게이트도전막의 일부 식각은 상기 적어도 상기 벌브형 리세스패턴의 입구쪽의 게이트절연막이 노출되기 전까지 진행하며, 상기 게이트도전막의 일부 식각은 습식식각 또는 플라즈마를 이용한 건식식각으로 진행하는 것을 특징으로 한다. 그리고, 상기 게이트도전막은 실리콘막인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소정공정이 완료된 기판(21) 상에 하드마스크(22)를 형성한다. 여기서, 기판(21)은 실리콘기판이며, 소자분리막(도시 생략)이 형성될 수 있다. 그리고, 하드마스크(22)는 후속 벌브형 리세스드 채널게이트를 위한 식각공정시 사용되는 것으로서, 실리콘산화막(SiO2)과 같은 유전층(Dielectric layer)으로 형성한다.
이어서, 하드마스크(22) 상에 감광막을 이용한 마스크패턴(23)을 형성한다.
도 3b에 도시된 바와 같이, 마스크패턴(23)을 식각장벽으로 하여 하드마스크(22)를 식각한다. 계속해서, 하드마스크(22) 식각후 노출된 기판(21)을 일정 깊이로 식각하여 벌브형 리세스드 채널 게이트의 트렌치패턴(24)을 형성한다. 이때, 트렌치패턴(24)의 폭은 100∼200Å이다.
트렌치패턴(24) 형성후에 마스크패턴(23)은 잔류하지 않을 수도 있으며, 이때는 하드마스크(22)가 식각장벽 역할을 한다.
도 3c에 도시된 바와 같이, 잔류하는 하드마스크(22)를 포함한 전면에 스페이서유전층(25)을 형성한다. 이때, 스페이서유전층(25)은 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON) 중에서 선택되며, 그 두께는 30∼150Å이다.
도 3d에 도시된 바와 같이, 스페이서유전층(25)을 일부 식각하여 트렌치패턴의 측벽에 스페이서유전층(25A)을 잔류시킨다. 이때, 스페이서유전층(25)의 식각은 수직식각을 이용하는데, 그를 위해 에치백(Etch back)을 사용한다. 따라서, 에치백에 의해 하드마스크(22) 상부와 트렌치패턴(24)의 바닥이 노출되고, 스페이서유전층(25A)은 트렌치패턴(24)의 측벽과 하드마스크(22)의 측벽에 잔류한다. 한편, 스페이서유전층(25)의 에치백시 하드마스크가 일부 소모될 수 있다.
도 3e에 도시된 바와 같이, 노출된 트렌치패턴(24)의 바닥을 등방성식각(Isotropic etch)하여 볼패턴(26)을 형성한다. 등방성식각(26A)은 CF4/O2 플라즈마를 이용할 수 있다.
도 3f에 도시된 바와 같이, 남아있는 스페이서유전층(25A) 및 하드마스크(22)를 제거하는데, 습식세정을 통해 제거한다. 이때, 스페이서유전층(25A)과 하드마스크(22)가 산화막 물질인 경우에는 불산(HF)을 포함하는 용액을 사용하여 제거하며, 질화막 물질인 경우에는 인산(H3PO4)을 포함하는 용액을 사용하여 제거한다.
위와 같은 습식세정에 의해 트렌치패턴과 볼패턴으로 이루어진 벌브형 리세스패턴이 완성되며, 볼패턴(26)은 트렌치패턴(24)에 비해 그 폭이 더 크다.
도 3g에 도시된 바와 같이, 게이트절연막(27)을 형성한다. 이때, 게이트절연막(27)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 일정 두께의 제1게이트도전막(28)을 형성한다. 이때, 제1게이트도전막(28)은 벌브형 리세스 패턴의 입구인 트렌치패턴(24)을 채우지 않는 두께로 형성하므로써, 보이드가 없는 형태가 된다. 즉, 보이드가 형성되기 전의 두께로 제1게이트도전막(28)을 형성한다.
바람직하게, 제1게이트도전막(28)은 실리콘이며, 실리콘의 증착온도는 450∼650℃이고, 비정질(Amorphous) 또는 결정질(Crystalline) 구조로 증착한다. 그리고, 실리콘은 불순물이 도핑되지 않거나, 인시튜(In-situ)로 불순물이 도핑될 수 있다. 여기서, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 1E19/cm3∼5E20/cm3이다.
도 3h에 도시된 바와 같이, 제1게이트도전막(28)의 일부를 선택적으로 식각하여 벌브형 리세스패턴의 입구를 넓혀준다.
이때, 제1게이트도전막(28)의 일부 식각은 게이트절연막(27)에 영향을 주지 않는 범위 내에서 진행하는데, 습식식각 또는 플라즈마를 이용한 건식식각으로 진행한다.
예컨대, 제1게이트도전막(28)이 실리콘 물질인 경우, 습식식각시에는 수산화칼륨(KOH) 용액을 이용하고, 건식식각시에는 HBr, Cl2 또는 HBr/Cl2 혼합 가스를 사용한다.
위와 같은 습식식각 또는 플라즈마를 이용한 건식식각을 사용하면, 벌브형 리세스패턴의 입구쪽에서 제1게이트도전막(28)이 주로 식각이 발생함에 따라 벌브형 리세스패턴의 입구가 넓어지는 것이다(도면 부호 '100' 참조). 이하, 식각된 제1게이트도전막은 도면부호 '28A'가 된다.
도 3i에 도시된 바와 같이, 입구가 넓어진 벌브형 리세스패턴을 채울때까지 제1게이트도전막(28A) 상에 제2게이트도전막(29)을 증착한다. 이때, 벌브형 리세스패턴의 입구가 넓어진 상태에서 제2게이트도전막(29)을 증착하므로 벌브형 리세스패턴의 볼패턴(26) 내부에 보이드가 발생하지 않는다. 이로써 보이드가 없는 제2게이트도전막(29) 증착이 가능하다.
바람직하게, 제2게이트도전막(29)은 제1게이트도전막과 동일하게 실리콘이 며, 실리콘의 증착온도는 450∼650℃이고, 비정질(Amorphous) 또는 결정질(Crystalline) 구조로 증착한다. 그리고, 실리콘은 불순물이 도핑되지 않거나, 인시튜(In-situ)로 불순물이 도핑될 수 있다. 여기서, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 1E19/cm3∼5E20/cm3이다.
상술한 제1실시예에 따르면, 벌브형 리세스패턴 형성후에 제1게이트도전막 증착, 식각 및 제2게이트도전막 증착의 순서로 진행하므로써 벌브형 리세스패턴 내부에 보이드가 발생하는 것을 방지할 수 있다. 위와 같은 증착(Deposition), 식각(Etch) 및 증착(Deposition)의 순서로 진행하는 방법을 'DED' 공정이라고 하며, 본 발명은 식각을 2번 진행하는 DEDED(Deposition-Etch-Deposition-Etch-Deposition) 공정을 사용할 수도 있다.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 소정공정이 완료된 기판(31)에 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴(32)을 형성한다. 여기서, 벌브형 리세스패턴 형성을 위한 공정은 제1실시예의 도 3a 내지 도 3f에 개시된 방법을 참조하기로 한다.
도 4b에 도시된 바와 같이, 게이트절연막(33)을 형성한다. 이때, 게이트절연막(33)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 일정 두께의 제1게이트도전막(34)을 형성한다. 이때, 제1게이트도전막(34)은 벌브형 리세스 패턴(32)의 입구를 채우지 않는 두께로 형성하므로써, 보이드가 없는 형태가 된다. 즉, 보이드가 발생하지 않는 두께로 제1게이트도전막(34)을 형성한다.
바람직하게, 제1게이트도전막(34)은 실리콘이며, 실리콘의 증착온도는 450∼650℃이고, 비정질(Amorphous) 또는 결정질(Crystalline) 구조로 증착한다. 그리고, 실리콘은 불순물이 도핑되지 않거나, 인시튜(In-situ)로 불순물이 도핑될 수 있다. 여기서, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 1E19/cm3∼5E20/cm3이다.
도 4c에 도시된 바와 같이, 제1게이트도전막(34)의 일부를 선택적으로 식각하여 벌브형 리세스패턴의 입구를 넓혀준다.
이때, 제1게이트도전막(34)의 일부 식각은 게이트절연막(33)에 영향을 주지 않는 범위 내에서 진행하는데, 습식식각 또는 플라즈마를 이용한 건식식각으로 진행한다.
예컨대, 제1게이트도전막(34)이 실리콘 물질인 경우, 습식식각시에는 수산화칼륨(KOH) 용액을 이용하고, 건식식각시에는 HBr, Cl2 또는 HBr/Cl2 혼합 가스를 사용한다.
위와 같은 습식식각 또는 플라즈마를 이용한 건식식각을 사용하면, 벌브형 리세스패턴의 입구쪽에서 제1게이트도전막(34)이 주로 식각이 발생함에 따라 벌브형 리세스패턴의 입구가 넓어지는 것이다(도면부호 '200' 참조). 식각된 제1게이트도전막(34A)에 의해 입구가 넓어진다.
도 4d에 도시된 바와 같이, 일부 식각된 제1게이트도전막(34A) 상에 제2게이트도전막(35)을 증착한다. 이때, 벌브형 리세스패턴의 입구가 넓어진 상태에서 제2게이트도전막(35)을 증착하므로 벌브형 리세스패턴의 볼패턴 내부에 보이드가 발생하지 않는다. 이로써 보이드가 없는 제2게이트도전막(35) 증착이 가능하다.
바람직하게, 제2게이트도전막(35)은 제1게이트도전막과 동일하게 실리콘이며, 실리콘의 증착온도는 450∼650℃이고, 비정질(Amorphous) 또는 결정질(Crystalline) 구조로 증착한다. 그리고, 실리콘은 불순물이 도핑되지 않거나, 인시튜(In-situ)로 불순물이 도핑될 수 있다. 여기서, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 1E19/cm3∼5E20/cm3이다.
도 4e에 도시된 바와 같이, 제2게이트도전막(35)의 일부를 선택적으로 식각하여 벌브형 리세스패턴의 입구를 넓혀준다.
이때, 제2게이트도전막(35)의 일부 식각은 습식식각 또는 플라즈마를 이용한 건식식각으로 진행한다.
예컨대, 제2게이트도전막(35)이 실리콘 물질인 경우, 습식식각시에는 수산화칼륨(KOH) 용액을 이용하고, 건식식각시에는 HBr, Cl2 또는 HBr/Cl2 혼합 가스를 사용한다.
위와 같은 습식식각 또는 플라즈마를 이용한 건식식각을 사용하면, 벌브형 리세스패턴의 입구쪽에서 주로 식각이 발생함에 따라 벌브형 리세스패턴의 입구가 넓어지는 것이다(도면부호 '201' 참조). 즉, 식각된 제2게이트도전막(35A)에 의해 입구가 넓어진다.
도 4f에 도시된 바와 같이, 일부 식각된 제2게이트도전막(35A) 상에 제3게이트도전막(36)을 증착한다. 이때, 벌브형 리세스패턴의 입구가 넓어진 상태에서 제3게이트도전막(36)을 증착하므로 벌브형 리세스패턴의 볼패턴 내부에 보이드가 발생하지 않는다. 이로써 보이드가 없는 제3게이트도전막(36) 증착이 가능하다.
바람직하게, 제3게이트도전막(36)은 제1,2게이트도전막과 동일하게 실리콘이며, 실리콘의 증착온도는 450∼650℃이고, 비정질(Amorphous) 또는 결정질(Crystalline) 구조로 증착한다. 그리고, 실리콘은 불순물이 도핑되지 않거나, 인시튜(In-situ)로 불순물이 도핑될 수 있다. 여기서, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 1E19/cm3∼5E20/cm3이다.
상술한 제2실시예에 따르면, DEDED(Deposition-Etch-Deposition-Etch-Deposition) 공정을 사용하므로써, 보이드가 없는 게이트도전막 증착이 가능하다. DEDED 공정은 DED 공정에 비해 보이드 방지 효과가 더 크다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트전극으로 사용되는 게이트도전막을 한번에 증착하지 않고 증착, 식각 및 증착의 순서로 진행하는 DED 공정을 사용하므로써 벌브형 리세스패턴의 내부에 보이드가 발생하는 것을 방지하여 신뢰성이 우수한 소자를 제조할 수 있는 효과가 있다.

Claims (11)

  1. 삭제
  2. 기판에 벌브형 리세스패턴을 형성하는 단계;
    상기 벌브형 리세스패턴이 형성된 기판 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 증착, 식각 및 증착의 순서로 이루어진 스텝을 적어도 한 번 이상 진행하여 상기 벌브형 리세스패턴을 채우는 게이트도전막을 형성하는 단계를 포함하고,
    상기 게이트도전막을 형성하는 단계는,
    상기 게이트절연막 상에 제1두께의 게이트도전막을 형성하는 단계;
    상기 게이트도전막을 일부 식각하여 상기 벌브형 리세스패턴의 입구를 넓히는 단계; 및
    상기 일부 식각된 게이트도전막 상에 제2두께의 게이트도전막을 형성하는 단계
    를 포함하는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  3. 제2항에 있어서,
    상기 제1두께는 상기 벌브형 리세스패턴의 입구를 채우기 전의 두께이며, 상기 제1두께는 적어도 상기 제2두께보다 얇은 두께인 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  4. 제2항에 있어서,
    상기 게이트도전막의 일부 식각은,
    상기 적어도 상기 벌브형 리세스패턴의 입구쪽의 게이트절연막이 노출되기 전까지 진행하는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  5. 제4항에 있어서,
    상기 게이트도전막의 일부 식각은,
    습식식각으로 진행하는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  6. 제4항에 있어서,
    상기 게이트도전막의 일부 식각은,
    플라즈마를 이용한 건식식각으로 진행하는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 게이트도전막은 실리콘막인 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  8. 제7항에 있어서,
    상기 실리콘막은 비정질 또는 결정질인 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  9. 제7항에 있어서,
    상기 실리콘막은,
    불순물이 도핑된 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  10. 제9항에 있어서,
    상기 불순물은 인 또는 보론이며, 그 도핑농도는 1E19/cm3∼5E20/cm3인 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
  11. 제9항에 있어서,
    상기 실리콘막은, 450∼650℃에서 증착하는 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
KR101035612B1 (ko) * 2008-09-04 2011-05-19 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060012816A (ko) * 2004-08-04 2006-02-09 삼성전자주식회사 보이드없이 패턴을 형성하는 방법 및 이를 이용하여형성된 게이트 패턴 구조체
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100792371B1 (ko) 2006-09-11 2008-01-09 주식회사 하이닉스반도체 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법
KR100792403B1 (ko) 2006-09-28 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060012816A (ko) * 2004-08-04 2006-02-09 삼성전자주식회사 보이드없이 패턴을 형성하는 방법 및 이를 이용하여형성된 게이트 패턴 구조체
KR20060023308A (ko) * 2004-09-09 2006-03-14 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100792371B1 (ko) 2006-09-11 2008-01-09 주식회사 하이닉스반도체 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법
KR100792403B1 (ko) 2006-09-28 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11799003B2 (en) 2020-12-03 2023-10-24 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same

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