CN108807392A - 快闪存储器及其制造方法 - Google Patents

Abstract

本发明提供一种快闪存储器及其制造方法，所述制造方法，在刻蚀开口中的浮栅层之前，先对所述开口中的浮栅层进行势垒杂质掺杂，且所述掺杂的势垒杂质延伸至所述第一侧墙的部分底部下方的浮栅层中，以将浮栅层划分为势垒掺杂的浮栅层和非势垒掺杂的浮栅层，进而在后续可以形成包括非势垒掺杂的浮栅层和势垒掺杂的浮栅层的浮栅，在所述浮栅中非势垒掺杂的浮栅层和势垒掺杂的浮栅层可以形成自建势垒，即使形成的第二侧墙在浮栅侧壁上的覆盖厚度较薄，所述自建势垒也能用于提高浮栅和后续填充在所述开口中的源线多晶硅之间的隔离性能，因此可以提高快闪存储器的数据保持能力。

Description

快闪存储器及其制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种快闪存储器及其制造方法。

背景技术

目前，快闪存储器(Flash memory)，又称为闪存，已经成为非挥发性存储器的主流，其存储单元是在传统的MOS晶体管结构基础上，增加了一个浮栅(Floating Gate，FG)，并利用浮栅来存储电荷，实现存储内容的非挥发性，而存储单元与存储单元之间需要浅沟槽隔离(STI，Shallow Trench Isolation)结构进行电隔离。请参考图1，现有技术中一种典型的快闪存储器的制造方法包括以下步骤：

首先，提供具有有源区(ACT)的半导体衬底100，在所述半导体衬底100上依次覆盖浮栅氧化层(GOX)101、浮栅层(FG ploy)102和氮化硅等硬掩膜层103，在浮栅层102的表面上沉积硬掩膜层103之前还可以形成浅沟槽隔离结构(STI)，用于各个存储单元之间的电隔离，所述浅沟槽隔离结构的顶面高于浮栅层102的顶面；

然后，采用浮栅光罩(FG mask，浮栅掩膜版)光刻、刻蚀所述硬掩膜层103以及部分厚度的所述浮栅层102，以形成开口104，并通过侧墙材料沉积和刻蚀工艺在所述开口104的侧壁上形成第一侧墙105；

接着，以所述第一侧墙105为掩膜，继续刻蚀所述开口104底部的浮栅层102以及下方的浮栅氧化层101，直至暴露出下方的半导体衬底100(即半导体衬底100的有源区)的表面，并进一步对所述开口104底部暴露出的半导体衬底100进行源漏离子注入，以形成公共的源区或漏区(未图示)；

之后，可以在整个器件表面再次沉积侧墙材料，并对再次沉积的侧墙材料进行刻蚀，以在所述开口104底部形成覆盖在浮栅层102和浮栅氧化层101的侧壁上的第二侧墙106。

在上述快闪存储器的制造工艺流程中，当刻蚀浮栅层102和浮栅氧化层101时，通常会存在一定的过刻蚀，由此会产生有源区凹陷(ACT recess或ACT Pits)107a，该有源区凹陷107a会导致沉积用于制作第二侧墙106的侧墙材料的台阶覆盖性差，使得形成的第二侧墙106在浮栅层103的侧壁上的覆盖厚度较薄，如图107b所示，由此会造成浮栅FG和填充在所述开口104中的多晶硅(例如源线多晶硅)之间的隔离性能下降，进而削弱快闪存储器的数据保留(data retention)性能，甚至造成闪存的数据保持失效问题(data retentionfailure issue)。

因此，提供一种改进的快闪存储器结构的制造方法是本领域技术人员需要解决的课题。

发明内容

本发明的目的在于提供一种快闪存储器的制造方法，能够提高快闪存储器的数据保持能力。

为解决上述问题，本发明提出一种快闪存储器的制造方法，包括：

提供半导体衬底，在所述半导体衬底表面上依次形成浮栅氧化层、浮栅层以及硬掩膜层；

刻蚀所述硬掩膜层以及部分厚度的所述浮栅层，以形成开口；

在所述开口的侧壁上形成第一侧墙；

对所述开口中的浮栅层进行势垒杂质掺杂，且掺杂的势垒杂质延伸至所述第一侧墙的部分底部下方的浮栅层中，以形成势垒掺杂的浮栅层；

以所述第一侧墙为掩膜，刻蚀所述开口中的势垒掺杂的浮栅层和浮栅氧化层，直至暴露出下方的半导体衬底表面，所述第一侧墙的底部下方保留有部分所述势垒掺杂的浮栅层；

对所述开口底部暴露的半导体衬底进行掺杂，以形成源区；

在所述开口中形成第二侧墙，所述第二侧墙完全覆盖所述浮栅氧化层和势垒掺杂的浮栅层的侧壁。

可选的，在形成所述浮栅层之后且在所述硬掩膜层之前，还包括：

依次刻蚀所述浮栅层、浮栅氧化层和半导体衬底，形成浅沟槽，以在所述半导体衬底中定义出有源区；

形成填充于所述浅沟槽中的浅沟槽隔离结构。

可选的，采用倾斜离子注入、垂直离子注入或扩散的方式对所述开口中的浮栅层进行掺杂。

可选的，在所述浮栅氧化层上形成的浮栅层中掺杂有N型杂质离子，对所述开口中的浮栅层进行势垒杂质掺杂的势垒杂质包括P型杂质离子。

可选的，所述P型杂质离子的剂量大于所述N型杂质离子的剂量。

可选的，所述P型杂质离子包括硼、氟化硼、铟和镓中的至少一种。

可选的，对所述开口中的浮栅层进行势垒杂质掺杂后还进行退火处理，所述退火的温度为800℃～1200℃，退火时间为5s～150s。

可选的，所述第二侧墙的材料为包括采用高于500℃的工艺温度沉积形成的高温氧化物。

可选的，所述快闪存储器的制造方法，在形成所述第二侧墙之后，还包括：

形成填充于所述开口中的源线多晶硅；

去除所述硬掩膜层，并以所述第一侧墙为掩膜，刻蚀所述非势垒掺杂的浮栅层以及所述浮栅氧化层，直至暴露出所述半导体衬底的表面，以形成浮栅。

本发明还提供一种快闪存储器，包括：

半导体衬底；

位于所述半导体衬底上方的开口；

分居所述开口两侧并依次层叠在所述半导体衬底表面上的浮栅氧化层、浮栅和第一侧墙，且所述浮栅为相邻接的非势垒掺杂的浮栅层和势垒掺杂的浮栅层，且所述势垒掺杂的浮栅层的侧壁被所述开口暴露出来；

位于所述开口的底部下方的半导体衬底中的源区；

位于所述开口中的第二侧墙，所述第二侧墙完全覆盖所述浮栅氧化层和势垒掺杂的浮栅层的侧壁。

可选的，所述非势垒掺杂的浮栅层中掺杂有N型杂质离子，所述势垒掺杂的浮栅层中掺杂的势垒杂质包括P型杂质离子。

可选的，所述P型杂质离子的剂量大于所述N型杂质离子的剂量。

可选的，所述P型杂质离子包括硼、氟化硼、铟和镓中的至少一种。

可选的，所述第二侧墙的材料包括采用高于500℃的工艺温度沉积形成的高温氧化物。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的快闪存储器的制造方法，在刻蚀开口中的浮栅层之前，先对所述开口中的浮栅层进行势垒杂质掺杂，且所述掺杂的势垒杂质延伸至所述第一侧墙的部分底部下方的浮栅层中，以将浮栅层划分为势垒掺杂的浮栅层和非势垒掺杂的浮栅层，之后在以所述第一侧墙为掩膜，刻蚀打开所述开口中的势垒掺杂的浮栅层和浮栅氧化层后，所述第一侧墙的底部下方保留有部分所述势垒掺杂的浮栅层，进而在后续形成包括非势垒掺杂的浮栅层和势垒掺杂的浮栅层的浮栅，以在所述浮栅中形成自建势垒，即使形成的第二侧墙在浮栅侧壁上的覆盖厚度较薄，所述自建势垒也能提高浮栅和后续填充在所述开口中的源线多晶硅之间的隔离性能，提高快闪存储器的数据保持能力。此外，由于第一侧墙和硬掩膜层在形成掺杂的浮栅层时可以对其他部分的保护，因此，本发明的快闪存储器的制造方法，工艺兼容性好。

2、本发明的快闪存储器，其浮栅为相邻接的非势垒掺杂的浮栅层和势垒掺杂的浮栅层，且所述势垒掺杂的浮栅层的侧壁被其开口暴露出来，所述非势垒掺杂的浮栅层和势垒掺杂的浮栅层会在所述浮栅中会形成自建势垒，能够提高浮栅和填充在所述开口中的源线多晶硅之间的隔离性能以及快闪存储器的数据保持能力。

附图说明

图1是现有技术中一种典型的快闪存储器制造过程中的器件结构示意图；

图2是本发明具体实施例的快闪存储器的制造方法流程图；

图3A至图3E是图2所示的制造方法中的器件结构剖面示意图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2，本发明提出一种快闪存储器的制造方法，包括：

S1，提供半导体衬底，在所述半导体衬底表面上依次形成浮栅氧化层、浮栅层以及硬掩膜层；

S2，刻蚀所述硬掩膜层以及部分厚度的所述浮栅层，以形成开口；

S3，在所述开口的侧壁上形成第一侧墙；

S4，对所述开口中的浮栅层进行势垒杂质掺杂，且掺杂的势垒杂质延伸至所述第一侧墙的部分底部下方的浮栅层中，以将所述浮栅层分成势垒掺杂的浮栅层和非势垒掺杂的浮栅层；

S5，以所述第一侧墙为掩膜，刻蚀所述开口中的势垒掺杂的浮栅层和浮栅氧化层，直至暴露出下方的半导体衬底表面，所述第一侧墙的底部下方保留有部分所述势垒掺杂的浮栅层；

S6，对所述开口底部暴露的半导体衬底进行掺杂，以形成源区；

S7，在所述开口中形成第二侧墙，所述第二侧墙完全覆盖所述浮栅氧化层和势垒掺杂的浮栅层的侧壁。

请参考图3A，在步骤S1的具体过程包括：

首先，提供一半导体衬底300，该半导体衬底300为后续工艺提供平台，可以是本领域熟知的任一合适的衬底材料，例如单晶、多晶或非晶结构的硅或硅锗，也可以是绝缘体上硅(SOI)，本实施例中，所述半导体衬底300为硅衬底，并通过掺杂工艺，例如离子注入工艺，形成有源区以及位于有源区中的阱结构。然后，采用低压化学气相沉积(LPCVD)、热氧化或者分子束外延等方法在所述半导体衬底300上形成浮栅氧化层(GOX)301，并在所述浮栅氧化层301上依次形成浮栅层302和垫氮化层(未图示)，其中，所述浮栅氧化层301包括但并不限于为二氧化硅，优选为二氧化硅，有利于增强层与层之间的界面粘附性，用于隔离半导体衬底300与浮栅层302，其厚度可以根据具体的工艺需求而定，例如为(angstrom)；浮栅层302可以为N型多晶硅，即多晶硅中掺杂有磷、砷、锑中的至少一种N型杂质离子，可以采用沉积工艺形成，例如化学气相沉积工艺，浮栅层302用于形成浮栅(FG)，能够俘获或失去电子，从而能够使最终形成的快闪存储器具有存储以及擦除的功能，其厚度可以根据具体的工艺需求而定。垫氮化层可以采用低压化学气相沉积工艺形成，包括但并不限于氮化硅，优选为氮化硅，作为后续浅沟槽隔离结构抛光工艺的停止层，浮栅氧化层301、浮栅层302和垫氮化层的总厚度取决于后续形成的浅沟槽隔离结构的高度。

接着，依次刻蚀所述浮栅氧化层301、浮栅层302和半导体衬底300，形成浅沟槽，以在所述半导体衬底300中定义出存储区域和外围区域以及存储区域中各个存储单元对应的有源区，具体地，可以采用两步刻蚀的方法获得所述浅沟槽，首先，在所述垫氮化层上旋涂光刻胶层(未图示)，图案化光刻胶层后形成掩膜图形，利用图案化的光刻胶层作为掩膜，在垫氮化层中干法刻蚀出长方形的顶部开口；然后再利用干法刻蚀，沿顶部开口对所述浮栅层302、浮栅氧化层301、半导体衬底300进行刻蚀，获得长方形或倒梯形状的浅沟槽；形成浅沟槽后采用灰化工艺等去除所述图案化的光刻胶层。

然后，在所述浅沟槽表面生长衬氧化层(未图示)，并在所述浅沟槽中填充满绝缘介质材料(未图示)，所述绝缘介质材料表面与所述垫氮化层表面齐平，以形成浅沟道隔离结构(未图示)；具体地，采用热氧化工艺在浅沟槽表面生长一层衬氧化层(可以为二氧化硅)，用于增强后续填充的绝缘介质材料的粘附力，接着采用高密度等离子体沉积(HDPCVD)、低压化学气相沉积(LPCVD)或增强等离子体化学气相沉积(PECVD)等方式填充绝缘介质材料至浅沟槽中，所述绝缘介质材料覆盖所述浅沟槽的侧壁和底部以及所述垫氮化层的表面，进一步地采用化学机械抛光(CMP)工艺抛除所述垫氮化层表面的绝缘介质材料直至露出浅沟道隔离结构的顶部，并使所述浅沟道隔离结构表面平坦化，此时所述绝缘介质材料表面与所述垫氮化层表面齐平。

然后，采用湿法刻蚀工艺去除所述垫氮化层，以暴露出所述浮栅层302表面，具体地，可以采用浓度为40％～90％的磷酸溶液来去除所述垫氮化层。

之后，采用化学气相沉积工艺等在暴露出所述浮栅层302表面上形成硬掩膜层303，硬掩膜层303的材料可以为氮化硅，或者氮氧化硅，或者氮化硅和氮氧化硅的叠层结构，可以采用沉积工艺形成，例如化学气相沉积工艺。本实施例中硬掩膜层303为氮化硅。

接着，请继续参考图3A，在步骤S2中，采用浮栅光罩掩膜版工艺，在所述硬掩膜层303表面形成光刻胶图形(未示出)，以所述光刻胶图形为掩膜，可以采用干法刻蚀工艺刻蚀工艺所述硬掩膜层303，刻蚀停止在浮栅层302表面上，以在硬掩膜层303中形成开口304，开口304的主要是用于形成公共源区/源线或者公共漏区/位线；然后通过各项同性蚀刻去除所述开开开304底部的部分厚度的所述浮栅层302，以在浮栅层302中形成具有一定弧度的结构，该结构用于后续形成具有浮栅尖端的浮栅结构，进而提高快闪存储器的性能，此时开口304的底面相当于延伸至浮栅层302中。

请继续参考图3A，在步骤S3中，首先，对步骤S2后的开口304进行沉积前清洗，以防止开口304中残留的刻蚀副产物影响后续侧墙材料的沉积效果；然后，采用正硅酸乙酯(TEOS)低压气相沉积(LPCVD)等沉积工艺在开口304侧壁和底面以及硬掩膜层303表面上形成一定厚度的第一侧墙材料薄膜。沉积第一侧墙材料薄膜之后可以对沉积厚度进行测量，以保证开口304内填充的第一侧墙材料薄膜的关键尺寸误差满足要求。沉积第一侧墙材料薄膜之后可以继续对器件进行快速退火，以提高第一侧墙材料薄膜的台阶覆盖性和致密性。沉积第一侧墙材料薄膜的工艺温度为300℃～800℃，退火温度为600℃～1200℃，退火时间30s～100s，本实施例中的退火温度为1050℃。在本发明的其他实施例中，所述第一侧墙材料薄膜的材料可以是为氧化硅、氮化硅、氮氧化硅中的一种或几种组合，可以是单层结构，也可以是氧化硅-氮化硅-氧化硅等复合层结构；接着，采用等离子体干法刻蚀等刻蚀工艺对第一侧墙材料薄膜进行侧墙刻蚀，去除所述硬掩膜层303上方以及开口304底部多余的侧墙材料薄膜，而在开口304侧壁形成第一侧墙305。

请参考图3B，在步骤S4中，可以采用倾斜离子注入、垂直离子注入或扩散的方式对所述开口304底部暴露出的浮栅层302进行势垒杂质掺杂，并进行退火处理以使得掺杂的势垒杂质激活并且扩散到位，掺杂的势垒杂质包括P型杂质离子，所述P杂质型离子例如包括硼、氟化硼、铟和镓中的至少一种，P型杂质离子的剂量要大于原先浮栅层302中的N型杂质离子的剂量，由此才能够在退火后所述开口304底部暴露出的浮栅层以及所述第一侧墙305的部分底部下方的浮栅层中的N型杂质离子完全中和，并使这部分浮栅层转化为P型多晶硅，此时浮栅层302分化层成势垒掺杂的浮栅层302b以及位于所述势垒掺杂的浮栅层302b两侧的非势垒掺杂的浮栅层302a。此外，所述势垒掺杂的浮栅层302b在所述第一侧墙305底部下方延伸的深度不小于后续形成的源区(如图3D中的306所示)在所述第一侧墙305底部下方延伸的深度，如图3D中的虚线所示，由此，可以改善后续形成的源区与非势垒掺杂的浮栅层302a之间的隔离性能，有利于改善快闪存储器的数据保持能力。

请参考图3C，在步骤S5中，以所述第一侧墙305为掩膜，刻蚀开口304中的势垒掺杂的浮栅层302b和浮栅氧化层301，以打开所述开口304底部的势垒掺杂的浮栅层302b和浮栅氧化层301而暴露出浮栅氧化层301下方的半导体衬底300表面，此次刻蚀停止在半导体衬底300的上表面，此时开口304的底部暴露出半导体衬底300用于形成源区的表面，且第一侧墙305的底部下方有部分剩余的势垒掺杂的浮栅层302b，用于作为后续浮栅的一部分和浮栅中非势垒掺杂的浮栅层302a形成自建势垒，以改善快闪存储器的数据保持能力。

请参考图3D，在步骤S6中，可以采用自对准离子注入工艺在所述开口304中进行N型或P型离子的阈值电压调整离子注入、LDD离子注入以及源漏重掺杂离子注入等，并进行退火激活，以在所述开口304底部的所述半导体衬底300中形成源区306。通过合适工艺条件控制，可以使得形成源区306在所述第一侧墙305底部下方延伸的深度不大于势垒掺杂的浮栅层302b在所述第一侧墙305底部下方延伸的深度。

请继续参考图3D，在步骤S7中，首先，可以通过工艺温度高于500℃(例如是600℃、800℃或900℃)的化学气相沉积工艺(即高温化学气相沉积工艺)或原子层沉积工艺(高温原子层沉积工艺)等，在第一侧墙开口304表面以及硬掩膜层303表面上沉积氧化硅等高温氧化物作为用于制作第二侧墙的材料，采用高温化学气相沉积工艺或高温原子层沉积工艺形成的高温氧化物致密性高，粘附性好，台阶覆盖性能高，有利于进一步提高后续形成的浮栅和源线多晶硅之间的隔离性能。之后，通过干法刻蚀工艺等刻蚀所述高温氧化物，进而形成覆盖在浮栅氧化层301的侧壁、势垒掺杂的浮栅层302b的侧壁以及第一侧墙305的部分侧壁上的第二侧墙307，即第二侧墙307的高度从半导体衬底300向上，经浮栅氧化层301、势垒掺杂的浮栅层302b的侧壁延伸至第一侧墙305的部分侧壁上。在本发明的其他实施例中，所述第二侧墙307的材料还可以为氧化硅、氮化硅和氮氧化硅中一种或者它们组合，例如氧化硅-氮化硅-氧化硅叠层结构。

在步骤S7之后，请参考图3E，首先，可以在整个器件表面沉积多晶硅材料，直至填满开口304，通过化学机械平坦化工艺去除硬掩膜层303表面上方多余的多晶硅，并对所述开口304中的多晶硅进行回刻蚀，使多晶硅的顶面低于第一侧墙305的顶面，由此在开口304中形成源线多晶硅308；接着，可以采用湿法刻蚀工艺等去除硬掩膜层303，并以所述第一侧墙305为掩膜，刻蚀暴露出的非势垒掺杂的浮栅层302a，以形成浮栅302c，所述浮栅302c包括相邻接的非势垒掺杂的浮栅层302a和势垒掺杂的浮栅层302b。之后，还可以通过高温氧化沉积工艺在第一侧墙305、浮栅302c的侧壁和半导体衬底300上形成隧穿氧化层309，并制作字线310、字线侧墙311和漏区312等，进而完成整个快闪存储器的制造。

本实施例的快闪存储器的制造方法中，由于形成的浮栅302c包括N型掺杂的非势垒掺杂的浮栅层302a和P型掺杂的势垒掺杂的浮栅层302b，因此可以形成PN结这种自建势垒，即使第二侧墙307在浮栅302c侧壁上的厚度较薄，也就可以很好的阻挡浮栅302c和源线多晶硅308之间的漏电，从而可以提高快闪存储器的数据保持能力。此外，由于仅需要在打开浮栅层302之前对开口中的浮栅层进行势垒杂质掺杂，且在势垒杂质掺杂时，第一侧墙305和硬掩膜层303可以对其他部分的保护，其余的工序均无需调整，因此，本发明的快闪存储器的制造方法，工艺兼容性好。

请参考图3D和图3E，本发明还提供一种快闪存储器，包括：半导体衬底300；位于所述半导体衬底300上方的开口304；分居所述开口304两侧并依次层叠在所述半导体衬底300表面上的浮栅氧化层301、浮栅302c和第一侧墙305，且所述浮栅302c为相邻接的非势垒掺杂的浮栅层302a和势垒掺杂的浮栅层302b，且所述势垒掺杂的浮栅层302b的侧壁被所述开口304暴露出来；位于所述开口304的底部下方的半导体衬底300中的源区306；位于所述开口304中的第二侧墙307，所述第二侧墙307完全覆盖所述浮栅氧化层301和势垒掺杂的浮栅层302a的侧壁；以及填充在所述开口304中的源线多晶硅308。

其中，所述非势垒掺杂的浮栅层302a中掺杂有N型杂质离子，所述势垒掺杂的浮栅层302b中掺杂的势垒杂质包括P型杂质离子，所述P型杂质离子的剂量大于所述N型杂质离子的剂量，所述P型杂质离子包括硼、氟化硼、铟和镓中的至少一种，由此在所述浮栅302c中会形成自建势垒(即PN结)，能够提高浮栅302c和源线多晶硅308之间的隔离性能以及快闪存储器的数据保持能力。

所述第二侧墙307的材料包括采用高于500℃的工艺温度沉积形成的高温氧化物，由此利用高温氧化物的高致密性、粘附性来进一步提高浮栅302c和源线多晶硅308之间的隔离性能以及快闪存储器的数据保持能力。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种快闪存储器的制造方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面上依次形成浮栅氧化层、浮栅层以及硬掩膜层；

刻蚀所述硬掩膜层以及部分厚度的所述浮栅层，以形成开口；

在所述开口的侧壁上形成第一侧墙；

对所述开口中的浮栅层进行势垒杂质掺杂，且掺杂的势垒杂质延伸至所述第一侧墙的部分底部下方的浮栅层中，以将所述浮栅层分成势垒掺杂的浮栅层和非势垒掺杂的浮栅层；

以所述第一侧墙为掩膜，刻蚀所述开口中的势垒掺杂的浮栅层和浮栅氧化层，直至暴露出下方的半导体衬底表面，所述第一侧墙的底部下方保留有部分所述势垒掺杂的浮栅层；

对所述开口底部暴露的半导体衬底进行掺杂，以形成源区；

在所述开口中形成第二侧墙，所述第二侧墙完全覆盖所述浮栅氧化层和势垒掺杂的浮栅层的侧壁。

2.如权利要求1所述的快闪存储器的制造方法，其特征在于，在形成所述浮栅层之后且在所述硬掩膜层之前，还包括：

依次刻蚀所述浮栅层、浮栅氧化层和半导体衬底，形成浅沟槽，以在所述半导体衬底中定义出有源区；

形成填充于所述浅沟槽中的浅沟槽隔离结构。

3.如权利要求1所述的快闪存储器的制造方法，其特征在于，采用倾斜离子注入、垂直离子注入或扩散的方式对所述开口中的浮栅层进行掺杂。

4.如权利要求3所述的快闪存储器的制造方法，其特征在于，所述非势垒掺杂的浮栅层中掺杂有N型杂质离子，对所述开口中的浮栅层进行势垒杂质掺杂的势垒杂质包括P型杂质离子。

5.如权利要求4所述的快闪存储器的制造方法，其特征在于，所述P型杂质离子的剂量大于所述N型杂质离子的剂量。

6.如权利要求4所述的快闪存储器的制造方法，其特征在于，所述P型杂质离子包括硼、氟化硼、铟和镓中的至少一种。

7.如权利要求6所述的快闪存储器的制造方法，其特征在于，对所述开口中的浮栅层进行势垒杂质掺杂后还进行退火处理，所述退火的温度为800℃～1200℃，退火时间为5s～150s。

8.如权利要求1所述的快闪存储器的制造方法，其特征在于，所述第二侧墙的材料为包括采用高于500℃的工艺温度沉积形成的高温氧化物。

9.如权利要求1所述的快闪存储器的制造方法，其特征在于，在形成所述第二侧墙之后，还包括：

形成填充于所述开口中的源线多晶硅；

去除所述硬掩膜层，并以所述第一侧墙为掩膜，刻蚀所述非势垒掺杂的浮栅层以及所述浮栅氧化层，直至暴露出所述半导体衬底的表面，以形成浮栅。

10.一种快闪存储器，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上方的开口；

分居所述开口两侧并依次层叠在所述半导体衬底表面上的浮栅氧化层、浮栅和第一侧墙，且所述浮栅为相邻接的非势垒掺杂的浮栅层和势垒掺杂的浮栅层，且所述势垒掺杂的浮栅层的侧壁被所述开口暴露出来；

位于所述开口的底部下方的半导体衬底中的源区；

位于所述开口中的第二侧墙，所述第二侧墙完全覆盖所述浮栅氧化层和势垒掺杂的浮栅层的侧壁。

11.如权利要求10所述的快闪存储器，其特征在于，所述非势垒掺杂的浮栅层中掺杂有N型杂质离子，所述势垒掺杂的浮栅层中掺杂的势垒杂质包括P型杂质离子。

12.如权利要求11所述的快闪存储器，其特征在于，所述P型杂质离子的剂量大于所述N型杂质离子的剂量。

13.如权利要求11所述的快闪存储器的制造方法，所述P型杂质离子包括硼、氟化硼、铟和镓中的至少一种。

14.如权利要求11所述的快闪存储器的制造方法，所述第二侧墙的材料包括采用高于500℃的工艺温度沉积形成的高温氧化物。