JP2005197705A - 半導体デバイスを製造するための方法 - Google Patents

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Abstract

【課題】 ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）構造を有する不揮発性メモリデバイスにおいて、窒化膜の面積を広くすること
【解決手段】 半導体デバイスを製造するための方法は、ＳＯＮＯＳ構造体を上部に形成すべき半導体基板を所定の深さまでエッチングし、トレンチを形成する工程と、内部に前記トレンチが形成された半導体基板上にＯＮＯ膜を形成する工程と、前記トレンチの内壁面およびその近くの領域の双方に前記ＯＮＯ膜を残すと共に、前記半導体基板の残りの領域から前記ＯＮＯ膜を除去する工程と、前記ＯＮＯ膜の外側にて前記半導体基板上にゲート酸化膜を形成する工程と、前記半導体基板にポリシリコンをデポジットし、前記トレンチを満たす工程と、前記ポリシリコンを除去し、前記ゲート酸化膜およびトレンチ上にそれぞれＳＯＮＯＳゲート電極を形成する工程とを備える。
【選択図】 図２Ｄ

Description

本発明は半導体デバイスを製造するための方法に関し、より詳細には、メモリ集積度を改善すると共に低電圧での消去および書き込みを可能にし、高密度のデバイスパッケージを低コストで製造できるように、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）構造を有する不揮発性メモリデバイスにおいて、窒化物膜の面積を広くした、半導体デバイスを製造するための方法に関する。
半導体デバイスのうちで、不揮発性メモリデバイスは給電しなくても、前のデータが消去されないという特徴を有する。不揮発性半導体メモリ（ＮＶＳＭ）にはフローティングゲートグループと２つ以上の誘電膜が二重または三重にスタックされたスタックゲートグループとがあり、不揮発性メモリデバイスのセルトランジスタ内では一般にスタックゲート構造が広く使用されている。
スタックゲート構造体では、セルトランジスタのチャンネル領域にトンネル酸化膜、フローティングゲート、ゲート層間誘電膜および制御ゲート電極が順次スタックされて、設けられている。特に高密度不揮発性メモリデバイスパッケージの場合、フローティングゲートの表面積を広くするための方法として、ＳＯＮＯＳ構造を有するセルトランジスタが提案されている。
不揮発性メモリデバイスと同じように、ＳＯＮＯＳ構造を有するＳＯＮＯＳデバイスは読み出し、書き込みおよび消去動作を行う。書き込み動作の場合、データの書き込みはセルのトランジスタのゲートおよびドレインに書き込み電圧を印加し、ホットエレクトロンを発生させ、ゲート絶縁膜をトンネリングすることにより、ドレインに隣接する窒化膜によってホットエレクトロンを捕捉することによって行われる。他方、データ消去は、ゲート、ドレインおよびソースをオープンにし、半導体基板に消去電圧を印加し、窒化膜に捕捉されていた電子を半導体基板に向けて移動させることによって行われる。
従来のＳＯＮＯＳ構造を有する不揮発性メモリデバイスは、図１に示されるように、半導体デバイス１０のフィールド領域内のトレンチ１１内のデバイスアイソレート膜１３によって構成されたＰタイプの半導体基板１０のアクティーブ領域のセル領域を有する。セル領域の半導体基板１０には、その全面にゲート酸化膜１５と、このゲート酸化膜１５の上で互いに一定距離離間した第１ゲート電極２１および第２ゲート電極２３と、第１ゲート電極２１と第２ゲート電極２３との間に位置する第３ゲート電極３５が設けられ、ゲート酸化膜１５上に窒化膜３１および酸化膜３３をデポジットした後に、第３ゲート電極３５を形成する。
第３ゲート電極３５のゲート酸化膜１５、窒化膜３１および酸化膜３３は、ＯＮＯ（酸化物−窒化物−酸化物）膜３０を構成するが、ゲート酸化膜１５はＯＮＯ膜３０の下方のトンネリング酸化膜として働き、その上にデポジットされた窒化物３１はＯＮＯ膜３０のトラップ用窒化膜として働き、第３ゲート電極３５と直接接触する酸化膜３３はＯＮＯ膜の上部酸化膜として働く。
ところが、従来のＳＯＮＯＳ構造を有する不揮発性メモリデバイスを製造する場合、半導体基板１０のセル領域上にゲート絶縁膜１５を形成し、第１ゲート電極２１および第２ゲート電極２３のために、まずゲート酸化膜１５にポリシリコン層を重ね、フォトエッチングによりポリシリコン層の不要部分を除去することによって、第１電極２１および第２電極２３を形成する。
次に、絶縁膜１５および第１ゲート電極２１ならびに第２ゲート電極２３上に順次窒化膜３１および酸化膜３３を重ね、酸化膜３３上に第３ゲート電極３５のためのポリシリコンを重ね、フォトエッチングによりポリシリコン層、酸化膜３３および窒化膜３１を除くことにより、第３ゲート電極３５を形成する。
しかしながら、従来技術においてデータを記憶するための窒化膜は、酸化膜を介して窒化膜が接触する第３ゲート電極の面積と同じ面積を有するので、データを記憶するための面積が制限され、デバイスの集積度を改善することは容易ではない。
従って、本発明は従来技術の限界および欠点に起因する１つ以上の問題を実質的に解消した半導体デバイスを製造するための方法に関する。
本発明の目的は、メモリの集積度を改善すると共に、低電圧での消去および書き込みを可能にし、低コストで高密度デバイスパッケージを製造するよう、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）構造を有する不揮発性メモリデバイスにおいて、窒化膜の面積を広くした、半導体デバイスを製造するための方法を提供することにある。
上記目的は、ＳＯＮＯＳ構造体を上部に形成すべき半導体基板を所定の深さまでエッチングし、トレンチを形成する工程と、内部に前記トレンチが形成された半導体基板上にＯＮＯ膜を形成する工程と、前記トレンチの内壁面およびその近くの領域の双方に前記ＯＮＯ膜を残すと共に、前記半導体基板の残りの領域から前記ＯＮＯ膜を除去する工程と、前記ＯＮＯ膜の外側にて前記半導体基板上にゲート酸化膜を形成する工程と、前記半導体基板にポリシリコンをデポジットし、前記トレンチを満たす工程と、前記ポリシリコンを除去し、前記ゲート酸化膜およびトレンチ上にそれぞれＳＯＮＯＳゲート電極を形成する工程とを備えたことを特徴とする、半導体デバイスを製造するための方法によって達成される。
トレンチを形成するよう、半導体基板をエッチングする前記工程は、前記トレンチを前記ゲート電極の５〜１００％の深さまで形成する工程を含むことが好ましい。
前記トレンチの内側壁面に設けられた前記ＯＮＯ膜は、前記ゲート電極の高さの５〜１００％の高さを有することが好ましい。
ＳＯＮＯＳゲート電極を形成するために前記ポリシリコンを除去する前記工程は、前記ゲート電極をフォトエッチングするために前記ポリシリコンにコーティングされたフォトレジスト膜の上および／またはその下方に、ＢＡＲＣ（底部反射防止コーティング）膜を、２００〜１３００Åの厚みに形成する工程を含むことが好ましい。
前記ＯＮＯ膜は、２０〜１００Åの厚みを有する下部酸化膜と、３０〜２００Åの厚みを有するトラップ用窒化膜と、５０〜２００Åの厚みを有する上部酸化膜とを備えることが好ましい。
本発明に係わる半導体デバイスを製造する方法には次のような効果がある。ＯＮＯ層を有するゲート電極の形成領域にてトレンチをエッチングして、トレンチの内側壁面を囲むようにＯＮＯ層をデポジットした後に、多結晶シリコンをデポジットして高圧ロジック領域および低圧ロジック領域上にゲート電極を同時に形成している。
すなわちゲート電極を形成する多結晶シリコンの両側面をＯＮＯ層が取り囲んでいるため、窒化膜の大きさが大きくなり、データの集積率が向上するだけでなく、データを記録および消去する場合に従来と同一の電圧でより多くの量のデータを記憶することができるため、少ない費用で高密度のデバイスを製造することができる。
以下、添付図面を参照し、本発明の実施例について説明するが、当業者がこの説明を読めば、本発明の上記およびそれ以外の目的、利点および特徴が明らかとなろう。
図中、同一番号は同一または同様な部分を示す。
まず、図２Ａを参照する。まず、ＳＯＮＯＳ構造を形成すべき半導体基板１０の領域にゲート電極の５〜１０％の深さまでトレンチ５５を形成する。このトレンチ５５を形成するためのプロセスは次のとおりである。
例えば低圧化学的気相蒸着（ＬＰＣＶＤ）法により、半導体基板１０のような単結晶シリコン基板にハードマスク層、例えば窒化膜５１を形成する。この窒化膜５１はその後の化学的機械的研磨（ＣＭＰ）工程においてエッチング停止膜として働く。次に、トレンチを形成するためにＯＮＯ膜パターン領域において、窒化膜５１にフォトレジスト膜５３のパターンをスピンコーティングし、次に半導体基板１０のフィールド領域を露出するよう、反応性イオンエッチング（ＲＩＤ）または高密度プラズマ（ＨＤＰ）エッチング装置により、エッチングマスク層を使ってフォトレジスト膜５３のパターンを除去する。次に半導体基板１０のフィールド領域内にトレンチ５５を形成するように、例えばＲＩＥまたはＨＤＰエッチングによって半導体基板１０を所定の深さまでエッチングする。アッシングまたはストリッピングによりフォトレジスト膜５３を除去し、例えばウェット洗浄により洗浄液で半導体基板１０を洗浄する。
図２Ｂに示すように、ＯＮＯ膜４０のために内部にトレンチ５５が形成された半導体基板１０の全面に、下部酸化膜４１、窒化膜４３および上部酸化膜４５を形成する。
例えばウェット酸化により酸化物を２０〜１００Åの厚みに形成することによって下部酸化膜４１を形成し、ＬＰＣＶＤによって窒化物を３０〜２００Åの厚みにデポジットすることによって窒化膜４３を形成し、高温酸化（ＨＴＯ）によって５０〜２００Åの厚みに上部酸化膜４５を形成する。
すなわち本発明のＯＮＯ膜４０はトレンチ５５の内側壁面にあるので、平らな面におけるＯＮＯ膜４０よりも厚くＯＮＯ膜をコーティングすることが可能である。これによりトラップ窒化膜として働く窒化膜４３を従来技術よりも３〜４倍厚く形成できる。
図２Ｃに示されるように、例えば熱酸化によって内部にトレンチ５５が形成されているパターン形成領域において、半導体基板１０にゲート酸化膜６３を２０〜５０Åの厚みに形成する。より詳細については図示していないが、ゲート酸化膜６３を形成する前に、半導体基板１０の露出したアクティブ領域の全面に高電圧ゲート酸化膜を形成し、半導体基板１０の高電圧ロジック領域に高電圧酸化膜を残しながら半導体基板１０から高電圧ゲート酸化膜を除くようフォトエッチングを施す。次に、例えば熱酸化によって半導体基板１０の低電圧ロジック領域におよびセル領域に低電圧ゲート酸化膜のようなゲート酸化膜６３を形成する。次に、トレンチ５５内のギャップを満たすように半導体基板１０の全面にポリシリコン層６０を形成する。
次に、Ｎタイプの不純物イオン注入領域を露出するよう、イオン注入マスク層としてポリシリコン層６５にフォトレジスト膜のパターン（図示せず）を形成し、セル領域内のポリシリコン層６５内にＮ型不純物、例えばリンＰをイオン注入する。この場合、セル領域と共に高電圧ロジック領域および低電圧ロジック領域の双方において、ＮＭＯＳトランジスタのためのポリシリコン層にリンＰを注入する。
次に、フォトレジスト膜パターンを除去し、洗浄液で半導体基板１０を洗浄する。
図２Ｄに示されるように、第１ゲート電極７１および第２ゲート電極７３を形成するように、ゲート酸化膜６３のゲート電極形成領域だけでなく、内側壁面に第３ゲート電極７５までのＯＮＯ膜４０を有する領域を有するトレンチにポリシリコン層を残すよう、ポリシリコン層６５にフォトエッチングを施す。この場合、ＳＯＮＯＳゲート電極を形成するよう、ポリシリコンをエッチングする前に、ゲート電極をフォトエッチングするためにポリシリコンにコーティングされたフォトレジスト膜の上または下方にＢＡＲＣ（底部反射防止コーティング）膜を形成する。
上記のように、本発明はトレンチを形成するようにＯＮＯ層を有するゲート電極を上部に形成すべき領域をエッチングし、トレンチの内側壁表面をカバーするようにＯＮＯ層をデポジットし、同時に高電圧ロジック領域および低電圧ロジック領域を形成するようにポリシリコンをデポジットすることによって窒化膜の面積を広くすることができる。
本発明の要旨から逸脱することなく、本発明において種々の変形および変更を行うことが当業者には明らかとなろう。従って、本発明は特許請求の範囲および均等物の範囲内に入る本発明の変形例および変更例をカバーするものである。
上記のように、本発明の半導体デバイスを製造するための方法は、トレンチを形成するためにＯＮＯ層を有するゲート電極を上部に形成すべき領域をエッチングし、トレンチの内側壁面をカバーするようにＯＮＯ層をデポジットし、ポリシリコンをデポジットすることによって高電圧ロジック領域と低電圧ロジック領域とを同時に形成するものである。
ゲート電極のポリシリコンの両側は窒化膜のサイズを最大にするようＯＮＯ層によってカバーされているので、データ集中比が改善されるだけでなく、データを書き込みおよび消去する際に従来技術と同じ電圧で、より多数のデータを記憶でき、よって低コストで高密度デバイスのパッケージを製造できる。
従来技術のＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）構造の不揮発性メモリデバイスのセル構造の断面を示す。 本発明の好ましい実施例に係わる、半導体デバイスを製造するための一工程を示す断面図である。 本発明の好ましい実施例に係わる、半導体デバイスを製造するための一工程を示す断面図である。 本発明の好ましい実施例に係わる、半導体デバイスを製造するための一工程を示す断面図である。 本発明の好ましい実施例に係わる、半導体デバイスを製造するための一工程を示す断面図である。
符号の説明
１０ 半導体基板
４０ ＯＮＯ膜
４１ 下部酸化膜
４３ 窒化膜
４５ 上部酸化膜
５１ 窒化膜
５３ フォトレジスト膜
５５ トレンチ
６３ ゲート酸化膜
６５ ポリシリコン層
７１ 第１ゲート電極
７３ 第２ゲート電極

Claims (5)

  1. ＳＯＮＯＳ構造体を上部に形成すべき半導体基板を所定の深さまでエッチングし、トレンチを形成する工程と、
    内部に前記トレンチが形成された半導体基板上にＯＮＯ膜を形成する工程と、
    前記トレンチの内壁面およびその近くの領域の双方に前記ＯＮＯ膜を残すと共に、前記半導体基板の残りの領域から前記ＯＮＯ膜を除去する工程と、
    前記ＯＮＯ膜の外側にて前記半導体基板上にゲート酸化膜を形成する工程と、
    前記半導体基板にポリシリコンをデポジットし、前記トレンチを満たす工程と、
    前記ポリシリコンを除去し、前記ゲート酸化膜およびトレンチ上にそれぞれＳＯＮＯＳゲート電極を形成する工程とを備えたことを特徴とする半導体デバイスを製造するための方法。
  2. トレンチを形成するよう、半導体基板をエッチングする前記工程が、前記トレンチを前記ゲート電極の５〜１００％の深さまで形成する工程を含むことを特徴とする請求項１記載の方法。
  3. 前記トレンチの内側壁面に設けられた前記ＯＮＯ膜が前記ゲート電極の高さの５〜１００％の高さを有することを特徴とする請求項１記載の方法。
  4. ＳＯＮＯＳゲート電極を形成するために前記ポリシリコンを除去する前記工程が、前記ゲート電極をフォトエッチングするために前記ポリシリコンにコーティングされたフォトレジスト膜の上および／またはその下方に、ＢＡＲＣ（底部反射防止コーティング）膜を、２００〜１３００Åの厚みに形成する工程を含むことを特徴とする請求項１記載の方法。
  5. 前記ＯＮＯ膜が、
    ２０〜１００Åの厚みを有する下部酸化膜と、
    ３０〜２００Åの厚みを有するトラップ用窒化膜と、
    ５０〜２００Åの厚みを有する上部酸化膜とを備えたことを特徴とする請求項１記載の方法。
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