TWI601270B - 半導體結構及其形成方法 - Google Patents

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Description

半導體結構及其形成方法
本揭露是關於半導體結構及其製作方法。
半導體材料所形成的多個裝置習慣用於創造電子元件與系統中的記憶體電路。由於數據與指令集儲存於記憶體電路中，記憶體電路是這種裝置的精髓。增加此種電路上每單位面積的記憶體元件的數量可降低其成本，而因此促進此種電路的設計。
本揭露之部份實施方式提供一種半導體結構，包含半導體基板、至少一突起虛設特徵、至少一記憶體單元以及至少一字元線。突起虛設特徵位於半導體基板上，突起虛設特徵定義半導體基板上之一單元區。記憶體單元位於單元區上。字元線鄰近於記憶體單元。
本揭露之部份實施方式提供一種半導體結構，包含半導體基板、至少一記憶體單元、至少一字元線以及至少一突起虛設特徵。半導體基板具有單元區於其上。記憶體單元位 於單元區上。字元線鄰近於記憶體單元。突起虛設特徵位於單元區之外，其中突起虛設特徵具有虛設控制閘極層於其中，記憶體單元具有控制閘極層於其中，且突起虛設特徵之虛設控制閘極層與記憶體單元之控制閘極層由實質相同的材料所形成。
本揭露之部份實施方式提供一種用於形成半導體結構的方法，包含形成至少一記憶體單元與環繞記憶體單元之至少一突起虛設特徵於一半導體基板上；形成一閘極電極層於記憶體單元與突起虛設特徵上，其中閘極電極層具有至少上部份以及至少內凹部份，上部份位於突起虛設特徵上，上部份環繞內凹部份；以及塗佈可流動材料於閘極電極層上，其中可流動材料至少受到閘極電極層之上部份的限制。
100‧‧‧方法
102~112‧‧‧步驟
200‧‧‧半導體結構
210‧‧‧基板
212‧‧‧隔離結構
220‧‧‧穿遂層
230‧‧‧浮動閘極層
230a‧‧‧浮動閘極層
230b‧‧‧浮動閘極層
240‧‧‧阻擋層
240a‧‧‧阻擋層
240b‧‧‧阻擋層
250‧‧‧控制閘極層
250a‧‧‧控制閘極層
250b‧‧‧控制閘極層
260‧‧‧第一覆蓋層
260a‧‧‧第一覆蓋層
260b‧‧‧第一覆蓋層
290a‧‧‧字元線
290b‧‧‧抹除閘
292‧‧‧上部分
294‧‧‧上部分
296‧‧‧凹陷部分
298‧‧‧凹陷部分
300‧‧‧可流動材料
MC‧‧‧記憶體單元
DF‧‧‧虛設特徵
DR’‧‧‧預訂區域
SR‧‧‧源極區
DR‧‧‧汲極區
CH‧‧‧通道區
ST1‧‧‧堆疊
ST2‧‧‧堆疊
R1‧‧‧凹陷
O1‧‧‧開口
AR‧‧‧主動區
270‧‧‧第二覆蓋層
270a‧‧‧第二覆蓋層
270b‧‧‧第二覆蓋層
282‧‧‧第一側壁間隔物
284‧‧‧第二側壁間隔物
290‧‧‧閘極電極層
290’‧‧‧剩餘的閘極電極層
NR‧‧‧非單元區
CR‧‧‧單元區
T1~T3‧‧‧厚度
S1~S3‧‧‧上表面
2E-2E‧‧‧線
3B-3B‧‧‧線
第1圖為根據本揭露之部分實施方式用於形成半導體結構的方法的流程圖。
第2A圖至第2E圖以及第2G圖至第2L圖為根據本揭露之部份實施方式之半導體結構在用於形成半導體結構的方法中各個階段的剖面圖。
第2F圖為第2E圖之半導體結構之上視示意圖。
第3A圖為根據本揭露之部份實施方式之半導體結構之上視示意圖。
第3B圖為沿第3A圖之線3B-3B之剖面圖。
第4圖為根據本揭露之部份實施方式之半導體結構之上視示意圖。
以下本揭露將提供許多個不同的實施方式或實施例以實現所提供之專利標的之不同特徵。許多元件與設置將以特定實施例在以下說明，以簡化本揭露。當然這些實施例僅用以示例而不應用以限制本揭露。舉例而言，敘述「第一特徵形成於第二特徵上」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特徵與第二特徵之間而使兩者不直接接觸。此外，於各式各樣的實施例中，本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明，而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
更甚者，空間相對的詞彙，例如「下層的」、「低於」、「下方」、「之下」、「上層的」、「上方」等相關詞彙，於此用以簡單描述元件或特徵與另一元件或特徵的關係，如圖所示。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
第1圖為根據本揭露之部分實施方式用於形成半導體結構的方法100的流程圖。第2A圖至第2E圖以及第2G圖至第2L圖為根據本揭露之部份實施方式之半導體結構200在 用於形成半導體結構的方法100中各個階段的剖面圖。應了解到，可以在方法100之前、之中或之後可施行額外的步驟，且於方法100的其他實施方式中，於此描述的部份步驟可以被替代或取消。參照以下各個圖式一同說明半導體結構200及其製作方法100。
參照第1圖與第2A圖，方法100從步驟102開始，在基板210中形成至少一隔離結構212。於部分實施方式中，基板210是一矽基板。於其它實施方式中，基板210可以由其他材料所形成，包含矽、碳、鍺、鎵、砷、氮、鋁、銦以及/或磷。基板210可以是塊狀基板或具有絕緣底半導體(Semiconductor On Insulator；SOI)結構。
隔離結構212，例如淺溝槽隔離(shallow trench isolation；STI)或區域性矽表面氧化(Local Oxidation of Silicon；LOCOS)，可以設置於基板210中以定義且電性隔絕至少一主動區AR。於部分實施方式中，淺溝槽隔離特徵的形成可包含在基板210中乾蝕刻溝槽且將至少一絕緣材料填入溝槽中，例如氧化矽、氮化矽或氮氧化矽。此經填入的溝槽可包含多層結構，例如熱氧襯墊填入氮化矽或氧化矽。於部分實施方式中，可採用一系列的程序以產生淺溝槽隔離結構，例如：生長一襯墊氧化層、形成一低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)氮化物層、以光阻與光罩圖案化一淺溝槽隔離開口、蝕刻基板內的溝槽、選擇性地生長熱氧化溝槽襯墊以改善溝槽介面、將化學氣相沉積氧化物填入溝槽、使用化學機械拋光(chemical mechanical polishing；CMP)程序以回蝕且平坦化、以及使用除氮程序以移除氮化矽。
在基板210具有絕緣底半導體結構的情況下，溝槽可以是深達埋入氧化物層，如此一來，其後形成的裝置受到介電材料的包圍，因而降低漏電流。
來到方法100的步驟104，在基板210上形成至少一記憶體單元以及至少一虛設特徵。第2B圖至第2F圖繪示了記憶體單元MC以及虛設特徵DF的形成。第2F圖為第2E圖之半導體結構200之上視示意圖。
參考第2B圖，在基板210上依序形成穿遂層220、浮動閘極層230、阻擋層240、控制閘極層250、第一覆蓋層260以及第二覆蓋層270。
穿遂層220可以是氧化物層，其藉由氧化程序形成，例如在包含水(H2O)、氧化氮(NO)或其組合的環境下進行濕或乾熱氧化法或臨場蒸氣產生(In-Situ Steam Generation；ISSG)程序，或者，可藉由採用四乙基正矽酸鹽(tetra-ethyl-ortho-silicate；TEOS)以及氧作為前體的化學氣相沉積(Chemical Vapor Deposition；CVD)技術進行。穿遂層220也可包含至少一高介電材料，例如二氧化鉿(HfO2)、氮化矽、氮氧化矽或其他相似材料。於部分實施方式中，穿遂層220的厚度小於大約200埃。然而，應瞭解到，說明書中陳述的尺寸僅為實施例，且這些尺寸會隨著積體電路的大小而改變。
浮動閘極層230也有時稱作儲存層，是形成於穿遂層220上。於部分實施方式中，浮動閘極層230為具有高抓陷密度(trap density)的介電層，例如可包含氮。電荷儲存於浮動閘極層230中的陷阱附近。或者，浮動閘極層230可包含至少一導電材料，例如多晶矽、單晶矽或其他相似材料。
阻擋層240可包含一低漏電介電材料，例如二氧鉿或其他介電材料，例如氧化矽。阻擋層240可以藉由，例如物理氣相沉積(physical vapor deposition；PVD)技術、原子層化學氣相沉積(atomic layer chemical vapordeposition；ALCVD)技術、金屬氧化物化學氣相沉積(metal-organic CVD；MOCVD)技術或其他相似技術而形成。阻擋層240之有效的氧化物厚度可以低於170埃。
於部分實施方式中，控制閘極層250包含經摻雜多晶矽。舉例而言，控制閘極層250可以大量地參雜磷、砷或硼。控制閘極層250的形成方法可以包含，舉例而言，物理氣相沉積技術。第一覆蓋層260為一介電層且可以由介電材料，例如氧化物、氮化物、氮氧化物或其組合所形成。第二覆蓋層270為一介電層且可以由氮化矽所形成。
接著，圖案化阻擋層240、控制閘極層250、第一覆蓋層260以及第二覆蓋層270。參考第2C圖。第2C圖繪示第2B圖中的結構經圖案化後的結構。形成堆疊的阻擋層240a、控制閘極層250a、第一覆蓋層260a以及第二覆蓋層270a以作為堆疊ST1，形成堆疊的阻擋層240b、控制閘極層250b、第一覆蓋層260b以及第二覆蓋層270b以作為堆疊ST2。於此， 雖然並未繪示，堆疊ST2環繞堆疊ST1。堆疊ST1與堆疊ST2分別為後續程序中形成的記憶體單元與虛設特徵的部分。
參照第2D圖。在堆疊ST1與堆疊ST2的多個側壁上形成多個第一側壁間隔物282。第一側壁間隔物282可以由氮、氮化矽以及/或其他介電材料所形成。
參照第2E圖。浮動閘極層230(參考第2D圖)經圖案化而形成浮動閘極層230a與浮動閘極層230b。於此，可以進行一乾蝕刻程序。使用第二覆蓋層270a、第二覆蓋層270b以及第一側壁間隔物282作為遮罩以避免控制閘極層250a與控制閘極層250b被蝕刻。
在圖案化程序後，在基板210上形成至少一記憶體單元MC以及至少一虛設特徵DF。如同第2E圖所示，每個記憶體單元MC包含從下到上為浮動閘極層230a、阻擋層240a、控制閘極層250a、第一覆蓋層260a以及第二覆蓋層270a的堆疊。每個虛射特徵DF包含從下到上浮動閘極層230b、阻擋層240b、控制閘極層250b、第一覆蓋層260b以及第二覆蓋層270b的堆疊。
在形成記憶體單元MC虛設特徵DF之後，在基板210上，在至少一對記憶體單元MC之間至少形成一源極區SR。於部分實施方式中，源極區SR可藉由一或多個離子植入程序而形成。或者，於部分其他實施方式中，源極區SR可以是磊晶層的部分。雖然並未繪示，於部分實施方式中，源極區SR可以延伸至浮動閘極層230a的邊緣部份之下。
同時參照第2E圖與第2F圖。第2F圖為根據本揭露之部分實施方式之半導體結構200之上視圖，第2E圖為沿第2F圖之線2E-2E的剖面圖。第2F圖中，將隔離結構212繪示為以虛線所指的區域，將記憶體單元MC以及虛設特徵DF繪示為陰影圖案。
虛設特徵DF環繞記憶體單元MC。為了清楚說明，於此，虛設特徵DF之至少一者定義基板210之單元區CR以及非單元區NR。多個記憶體單元MC設置於單元區CR上以作為快閃記憶體裝置。其它非記憶體裝置，例如核心裝置，可以形成於非單元區NR。在本實施方式中，虛設特徵DF圍繞記憶體單元MC。具體而言，虛設特徵DF在基板210上的投影形成封閉的圖案，例如長方形，將記憶體單元MC在基板210上的投影圍住。於部分實施方式中，除了第2F圖中的長方形，此封閉的圖案可以是圓形、方形或梯形。雖然在此並未繪示，於部分實施方式中，虛設特徵DF在基板上210的投影可不形成封閉的圖案，但虛設特徵DF可部分地環繞記憶體單元MC。
於此，以兩個虛設特徵DF環繞記憶體單元MC，其中一個虛設特徵DF設置於隔離結構212上，且另一個虛設特徵DF設置遠離隔離結構212。然而，虛設特徵DF的數量與位置不應限制本揭露的各種實施方式。於部分實施方式中，以一個虛設特徵DF環繞記憶體單元MC。於部分實施方式中，多個虛設特徵DF可皆設置於隔離結構212上，或者多個虛設特徵DF可皆遠離隔離結構212且位於主動區AR之外。
在第2F圖中有許多預訂區域DR’，其鄰近於記憶體單元MC，且繪示為虛線所描繪且填滿點狀圖案的區域。預訂區域DR’指後續製程中形成的多個汲極區的位置。於此所述的共用源極區SR的配置並非用以限制本揭露的各種實施方式。於部分實施方式中，至少一共通汲極區可設置於至少一對記憶體單元之間，且源極區可分別設置鄰近於記憶體單元。
參照第2G圖，在離子植入之後，多個第二側壁間隔物284形成於記憶體單元MC與虛設特徵DF的側壁上，且鄰近於第一側壁間隔物282。第二側壁間隔物284可以由氧化物、氧氮氧的組合(ONO)以及/或其他介電材料所形成。
於此，虛設特徵DF的相對側壁上的第二側壁間隔物284分別具有相同的結構，記憶體單元MC的相對側壁上的第二側壁間隔物284分別具有不同的結構。舉例而言，鄰近於虛設特徵DF的多個第二側壁間隔物284與鄰近記憶體單元MC的第二側壁間隔物284之一者，在靠近該控制閘極層250a與250b時具有一較厚的厚度，且在靠近浮動閘極層230a與230b時具有一較薄的厚度。相較之下，比起鄰近於虛設特徵DF的第二側壁間隔物284的厚度，第二側壁間隔物284鄰近記憶體單元MC的第二側壁間隔物284之另一者可具有較均勻的厚度。
於部分其他實施方式中，雖然其並未描繪，鄰近於虛設特徵DF的第二側壁間隔物284與鄰近記憶體單元MC的第二側壁間隔物284可以分別相同。或者，鄰近於虛設特徵DF 的第二側壁間隔物284與鄰近記憶體單元MC的第二側壁間隔物284之任一者可具有不同結構。
同時參考第1圖與第2H圖。方法100來到步驟106，在記憶體單元MC以及虛設特徵DF上形成閘極電極層290。參考第2H圖，閘極電極層290形成於基板210上且覆蓋記憶體單元MC以及虛設特徵DF。閘極電極層290可由多晶矽所形成。或者，閘極電極層290可以是經摻雜的多晶矽、單晶矽，其他適當的導電材料或其組合。閘極電極層290可由化學氣相沉積法(chemical vapor deposition；CVD)、電漿增強型化學氣相沉積法、低壓化學氣相沉積法或其他適當的程序形成。
於此，閘極電極層290包含上部分292、上部分294、凹陷部分296以及至少一凹陷部分298。上部分292設置於虛設特徵DF上。上部分294設置於記憶體單元MC上。凹陷部分296設置於虛設特徵DF或/以及記憶體單元MC之間。凹陷部分298設置於最外的虛設特徵DF之外。上部分292、上部分294、凹陷部分296以及凹陷部分298可包含實質上相同的厚度。閘極電極層290的上表面S2可以與第2F圖中的結構的上表面共形，如此一來，閘極電極層290的上部分292在基板210上的投影具有與第2G圖中虛設特徵DF的封閉圖形相似的形貌，且閘極電極層290形成至少一凹陷R1於其中。
參考第1圖與第2I圖，方法100來到步驟108，在閘極電極層290上塗佈可流動材料300。
在未設置虛設閘極DF的情況下，在非單元區NR的閘極電極層290可能是平坦的，且塗佈於其上的可流動材料300可能從基板210流開(舉例而言，流動遠離單元區CR)，如此一來，鍍在閘極電極層290上的可流動材料300，在凹陷部分296上，可能太薄。此薄的流動材料300所提供的保護力可能較差，而難以對抗後續的蝕刻製程。
於部分實施方式中，環繞記憶體單元MC的虛設閘極DF限制可流動材料300的流動。一方面，塗佈於閘極電極層290上的可流動材料300至少部份受到上部份292限制於凹槽R1中。另一方面，虛設特徵DF增加可流動材料300與閘極電極層290之間的接觸面積，藉此，可流動材料300與閘極電極層290之間的吸附力增加而降低可流動材料300的流速。因此可防止可流動材料300流出單元區CR。經由上述設置，位於凹陷部份296上的可流動材料增厚。舉例而言，如同第2I圖所展示的，凹陷部份296上的可流動材料300的厚度T1厚於凹陷部份298上的可流動材料300的厚度T2，其中凹陷部份298是位於非單元區NR中的最外的虛設閘極DF之外。
此外，在重力的影響下，隨著閘極電極層290的高度變化，可流動材料300的厚度逐漸變化。詳細而言，在閘極電極層290的上部份292與上部份294上的可流動材料300可具有厚度T3，在閘極電極層290的凹陷部份296上的可流動材料300可具有厚度T1，其中厚度T1厚於厚度T3。有鑑於可流動材料300的此厚度變化，可流動材料300的上表面S1比閘極電極層290的上表面S2更均勻。換句話說，第2I圖中半導體結 構200的上表面S1相較於第2H圖中半導體結構200的上表面S2更為均勻。
於部分實施方式，可流動材料300具有低的黏滯係數，其在大約1帕斯卡秒(pascal-second)至300帕斯卡秒的範圍內。於部分實施方式中，可流動材料300是底部抗反射塗層(bottom anti-reflective coating；BARC)，其可包含無機或有機材料。於部分實施方式中，可流動材料300包含可光照固化的有機材料。舉例而言，可流動材料300可以是光阻。或者，於部分實施方式中，可流動材料300可以是其他可移除的材料。可流動材料300可以使用適當的旋塗技術而形成。
同時參照第1圖、第2I圖以及第2J圖，方法100來到步驟110，移除可流動材料300以及位於記憶體單元MC與虛設閘極DF上的至少一部份閘極電極層290。
於此，進行一後蝕刻製程。可以在不遮罩虛設特徵DF或/以及記憶體單元MC之間的區域的情況下，進行後蝕刻製程。後蝕刻製程降低半導體結構200之上表面S1的高度，且可在露出記憶體單元MC的上表面時停止。由於具有不同厚度的可流動材料300所提供的保護力，後蝕刻製程可以移除可流動材料300、上部分292以及上部分294，但留下閘極電極層290之至少部份的凹陷部分296與凹陷部分298。如此一來，如同第2J圖所示，餘留下剩餘的閘極電極層290’。
換言之，由於虛設特徵DF的配置增厚了凹陷部分296上的可流動材料300且使半導體結構200變得更佳均勻(例 如表面S1比表面S2更均勻)，剩餘的閘極電極層290’可以被增厚且也具有均勻的上表面S3。
於此，剩餘的閘極電極層290’的厚度可能與閘極電極層290’以及可流動材料300的蝕刻速率以及可流動材料300的厚度T3與厚度T1的差值有關。於部分實施方式中，剩餘的閘極電極層290’的既得的上表面S3是低於記憶體單元MC與虛設特徵DF的上表面。或者，雖然並未呈現，於部分實施方式中，剩餘的閘極電極層290’的既得的上表面S3可實質上水平齊於記憶體單元MC與虛設特徵DF的上表面。
參照第1圖、第2J圖以及第2K圖，方法100來到步驟112，圖案化剩餘的閘極電極層290’以形成字元線290a以及抹除閘290b。如同第2K圖所示，至少一字元線290a形成鄰近於一記憶體單元MC之浮動閘極層230a與控制閘極層250a，且抹除閘290b形成於至少一對記憶體單元MC之間且鄰近該對記憶體單元MC之浮動閘極層230a與控制閘極層250a。透過虛設特徵DF的配置，因為剩餘的閘極電極層290’(參照第2J圖)厚度提昇且如同前述具有均勻的上表面S3(參照第2J圖)，在圖案化剩餘的閘極電極層290’時，可避免基板210被過度蝕刻。
於此，並未移除鄰近虛設特徵DF之剩餘的閘極電極層290’。在部分實施方式中，在形成字元線290a的過程中，可以移除鄰近虛設特徵DF之剩餘的閘極電極層290’。
同時參考第1圖與第2L圖，在形成字元線290a與抹除閘290b後，可在基板210中形成鄰近記憶體單元MC的汲 極區DR。透過一或多個離子植入處理，可形成汲極區DR。或者，汲極區DR可以是磊晶層的部分。汲極區DR可分別擴散並延伸至字元線290a的邊緣部份之下，且可與另一對記憶體單元(未繪示)的字元線分享同一汲極區DR。
以多個記憶體單元MC形成半導體結構200，且藉由施加各式各樣的電壓至記憶體單元MC的各個部份(例如記憶體單元相關的字元線290a、抹除閘290b、汲極區DR、源極區SR以及控制閘極層250a)，可以消除、編輯以及讀取記憶體單元MC。於此，簡單地說明選定的一個記憶體單元MC的運作方式。
於本揭露之部分實施方式中，藉由有效熱電子注入(efficient hot-electron injection)，在選定的記憶體單元MC之字元線290a與浮動閘極層230a之間的通道區CH進行編輯步驟(也稱作寫入步驟)。字元線290a也稱為選擇閘極，其可開啟或關閉在字元線290a下的部分通道區CH。在選定的記憶體單元MC的編輯步驟中，在字元線290a下的部分通道區CH開啟，可對源極區SR施加一中間電壓以產生熱電子，且可以使控制閘極層250a偏壓至一高電壓。如此一來，電子從源極區SR流入通道區CH，然後從通道區CH跳入且儲存於浮動閘極層230a。
在選定的記憶體單元MC的消除步驟中，在浮動閘極層230a與抹除閘290b之間建立電場，使在浮動閘極層230a內的電子移動至抹除閘290b。在部份實施例中，在選定的記憶體單元MC的此步驟中，控制閘極層250a為接地或施以 負偏壓，抹除閘290b施以正偏壓，字元線290a與汲極區DR可以是浮動的。在選定的記憶體單元MC中，第一側壁間隔物282與第二側壁間隔物284的組合的厚度，在浮動閘極層230a與抹除閘290b之間比在控制閘極層250a與抹除閘290b之間更薄，因此電荷可從浮動閘極層230a轉移至抹除閘290b而消除。
在讀取步驟中，在選定的記憶體單元MC的字元線290a上施加電壓，以開啟字元線290a下的部分通道區CH。如果選定的記憶體單元MC的浮動閘極層230a已經以電子編輯，該字元線290a下的部分通道區CH將不會導通或僅提供微弱的導電性。如果選定的記憶體單元MC的浮動閘極層230a並未以電子編輯(在一消除狀態)，該字元線290a以下的部分通道區CH將會導通。藉由感應通道區CH的導電性，將決定浮動閘極層230a是否已以電子編輯。
於此，記憶體單元MC與虛設特徵DF經由實質上相同的步驟而形成，且記憶體單元MC的層疊可實質上與虛設特徵DF的層疊相同。熟知該技術領域之人應能了解此概念亦可應用於其他半導體結構。
第3A圖為根據本揭露之部份實施方式之半導體結構200之上視示意圖。第3B圖為沿第3A圖之線3B-3B之剖面圖。第3A圖與第3B圖的半導體結構200與第2L圖的半導體結構200相似，第3A圖與第3B圖的半導體結構200與第2L圖的半導體結構200的差別包含：虛設特徵DF是設置於隔離結構212所定義的主動區AR上。於此，單元區CR的面積小於主動區AR的面積。
如前所述，虛設特徵DF環繞記憶體單元MC，且因此虛設特徵DF限制可流動材料(參考第2I圖中的可流動材料300)停留在單元區CR內。藉由此設置，在字元線290a以及抹除閘290b的形成過程中，可避免基板210被過度蝕刻。第3A圖與第3B圖的實施方式的其它細節與第2L圖的實施方式相似，在此不再贅述。
第4圖為根據本揭露之部份實施方式之半導體結構200之上視示意圖。第4圖之半導體結構200與第2L圖的半導體結構200相似，第4圖之半導體結構200與第2L圖的半導體結構200兩者的差別包含：虛設特徵DF具有至少一開口O1，連接單元區CR與非單元區NR。更甚者，在第4圖中，虛設特徵DF位於主動區AR之外，且遠離隔離結構212。換句話說，單元區CR的面積大於主動區AR的面積。
於部分實施方式中，虛設特徵DF部分環繞記憶體單元MC。藉由此設置，在圖案化製程(字元線以及抹除閘的形成過程)中，可避免基板210被過度蝕刻。第4圖的實施方式的其它細節與第2L圖的實施方式相似，在此不再贅述。
在本揭露的各種實施方式中，儘管可流動材料具有低的黏滯係數，藉由虛設特徵的配置，能限制可流動材料免於從基板流開，如此一來，基板210在後續製程中可避免被過度蝕刻。更甚者，於本揭露的部分實施方式中，虛設特徵的結構實質上與記憶體單元相同，因此虛設特徵的形成不需要額外的步驟即可完成。虛設特徵的製程與記憶體單元的製程可以良好地整合。
根據本揭露之部份實施方式，半導體結構包含半導體基板、至少一突起虛設特徵、至少一記憶體單元以及至少一字元線。突起虛設特徵位於半導體基板上，突起虛設特徵定義半導體基板上之一單元區。記憶體單元位於單元區上。字元線鄰近於記憶體單元。
根據本揭露之部份實施方式，半導體結構包含半導體基板、至少一記憶體單元、至少一字元線以及至少一突起虛設特徵。半導體基板具有單元區於其上。記憶體單元位於單元區上。字元線鄰近於記憶體單元。突起虛設特徵位於單元區之外，其中突起虛設特徵具有虛設控制閘極層於其中，記憶體單元具有控制閘極層於其中，且突起虛設特徵之虛設控制閘極層與記憶體單元之控制閘極層由實質相同的材料所形成。
根據本揭露之部份實施方式，一種用於形成半導體結構的方法包含形成至少一記憶體單元與環繞記憶體單元之至少一突起虛設特徵於一半導體基板上；形成一閘極電極層於記憶體單元與突起虛設特徵上，其中閘極電極層具有至少上部份以及至少內凹部份，上部份位於突起虛設特徵上，上部份環繞內凹部份；以及塗佈可流動材料於閘極電極層上，其中可流動材料至少受到閘極電極層之上部份的限制。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解，可將本揭露作為設計或修飾其他程序或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等 的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋這些改變、替換、轉化。
200‧‧‧半導體結構
210‧‧‧基板
212‧‧‧隔離結構
SR‧‧‧源極區
AR‧‧‧主動區
NR‧‧‧非單元區
MC‧‧‧記憶體單元
DF‧‧‧虛設特徵
DR’‧‧‧預訂區域
CR‧‧‧單元區
2E-2E‧‧‧線

Claims (10)

  1. 一種半導體結構，包含：一半導體基板；至少一隔離結構，位於該半導體基板內，以定義至少一主動區；至少一突起虛設特徵，位於該半導體基板上，其中該突起虛設特徵位於該主動區以外且遠離該隔離結構；至少一記憶體單元，位於該主動區上；以及至少一字元線，鄰近於該記憶體單元。
  2. 如請求項1所述之半導體結構，其中該突起虛設特徵具有一虛設控制閘極層於其中，該記憶體單元具有一控制閘極層於其中，且該突起虛設特徵之該虛設控制閘極層與該記憶體單元之該控制閘極層由實質相同的材料所形成。
  3. 如請求項1所述之半導體結構，其中該突起虛設特徵具有一虛設浮動閘極層於其中，該記憶體單元具有一浮動閘極層於其中，且該突起虛設特徵之該虛設浮動閘極層與該記憶體單元之該浮動閘極層由實質相同的材料所形成。
  4. 如請求項1所述之半導體結構，其中該突起虛設特徵圈繞該記憶體單元。
  5. 如請求項1所述之半導體結構，其中該突起虛設特徵定義該半導體基板上之一單元區，該突起虛設特徵具有至少一開口，連通該單元區以及位於該單元區之外的一非單元區。
  6. 一種半導體結構，包含：一半導體基板；至少一記憶體單元，位於該單元區上；至少一字元線，鄰近於該記憶體單元；以及至少一突起虛設特徵，定義該半導體基板之一單元區與一非單元區，其中該突起虛設特徵具有一虛設控制閘極層於其中，該記憶體單元具有一控制閘極層於其中，且該突起虛設特徵之該虛設控制閘極層與該記憶體單元之該控制閘極層由實質相同的材料所形成，其中該突起虛設特徵具有至少一開口，連通該單元區以及該非單元區。
  7. 如請求項6所述之半導體結構，其中該突起虛設特徵環繞該單元區。
  8. 如請求項6所述之半導體結構，其中該突起虛設特徵具有至少二個片段部分，由該開口分隔開來，其中該些片段部分分別朝二個方向延伸。
  9. 一種用於形成半導體結構的方法，包含： 形成至少一記憶體單元與環繞該記憶體單元之至少一突起虛設特徵於一半導體基板上，其中該突起虛設特徵具有至少二個片段部分，由一開口分隔開來；形成一閘極電極層於該記憶體單元與該突起虛設特徵上，其中該閘極電極層具有至少一上部份以及至少一內凹部份，該上部份位於該突起虛設特徵之該些片段部分上，該上部份環繞該內凹部份；以及塗佈一可流動材料於該閘極電極層上，其中該可流動材料至少受到該閘極電極層之該上部份的限制。
  10. 如請求項9所述之方法，其中該記憶體單元與該突起虛設特徵經由實質相同的步驟所形成。
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