JP2012054345A - 三次元不揮発性半導体メモリ - Google Patents

三次元不揮発性半導体メモリ Download PDF

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Abstract

【課題】ダミー積層構造に電荷が蓄積されることを防止する。
【解決手段】実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。複数の第２導電層は、接地電位に固定される。
【選択図】図９

Description

実施形態は、三次元不揮発性半導体メモリに関する。
抵抗変化メモリ(Resistance change memory)、ＢｉＣＳ(Bit cost scalability)−ＮＡＮＤなどの三次元不揮発性半導体メモリは、大容量化を実現する次世代半導体メモリとして期待されている。ここで、抵抗変化メモリとは、電圧、電流、熱などにより抵抗値が変化する材料にデータを不揮発に記憶させるメモリことであり、相変化メモリや、磁気ランダムアクセスメモリを含む。
このような三次元不揮発性半導体メモリでは、半導体基板上に複数のメモリセルアレイを積み重ねることにより、メモリセルアレイの三次元化を図る。しかし、三次元化されるメモリセルアレイに対する読み出し／書き込み動作を制御する周辺回路は、三次元化することが難しい。
そこで、三次元化されるメモリセルアレイを取り囲むように、それと同じ構造を有するダミー積層構造を半導体基板上に配置する。これにより、三次元化されるメモリセルアレイ上及びダミー積層構造上の平坦化を図り、それらの上に電源線などの導電線をレイアウトすることを可能にする。
ところが、ダミー積層構造は、周辺回路に接続されることはなく、電気的にフローティング状態である。また、三次元不揮発性半導体メモリの製造工程中や、テスト／通常動作中などにおいて、ダミー積層構造に予期しない電荷が蓄積されることがある。特に、三次元化不揮発性半導体メモリでは、平坦化のために、製造工程中に多くのＣＭＰ（Chemical mechanical polishing）が使用される。このＣＭＰにおいて、ダミー積層構造内に電荷が蓄積される。
そして、ダミー積層構造に蓄積される電荷は、読み出し／書き込み中にリーク電流や不要なカップリング容量を発生させるため、誤動作による信頼性低下の原因になる。
特開平１１−３１２７３８号公報 特開２００３−５１５４７号公報 特開２００７−２８７７６８号公報
実施形態は、三次元不揮発性半導体メモリのメモリセルアレイを取り囲むダミー積層構造に電荷が蓄積されることを防止する技術について提案する。
実施形態によれば、三次元不揮発性半導体メモリは、半導体基板と、前記半導体基板上に積み重ねられる複数のメモリセル及び前記複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイと、前記半導体基板上に積み重ねられる複数の第２導電層を備え、前記メモリセルアレイを取り囲むダミー積層構造と、前記メモリセルアレイ上及び前記ダミー積層構造上に配置される金属層とを具備し、前記複数の第２導電層は、接地電位に固定される。
三次元不揮発性半導体メモリを示す図。 抵抗変化メモリのメモリセルアレイを示す図。 セルユニットを示す図。 メモリセルアレイと周辺回路を示す図。 メモリセルアレイと周辺回路を示す図。 デバイス構造を示す平面図。 図６のVII-VII線に沿う断面図。 図６のVIII-VIII線に沿う断面図。 メモリセルアレイ及びダミー積層構造の断面図。 メモリセルアレイ及びダミー席層構造の断面図。 ダミー積層構造の平面図。 ダミー積層構造の断面図。 ダミー積層構造の断面図。 ダミー積層構造の断面図。 ダミー積層構造の断面図。 メモリセルアレイ及びダミー積層構造の断面図。 メモリセルアレイ及びダミー席層構造の断面図。 ダミー積層構造の平面図。 ダミー積層構造の断面図。 ダミー積層構造の断面図。 ダミー積層構造の断面図。 コンタクト部のレイアウトを示す平面図。 コンタクト部のレイアウトを示す平面図。 図２２及び図２３のエリア１８を詳細に示す平面図。 図２２及び図２３のエリア１８を詳細に示す平面図。 コンタクト部のレイアウトを示す平面図。 図２６のコンタクト部ＣＸを詳細に示す平面図。 図２６のコンタクト部ＣＸを詳細に示す平面図。 コンタクト部のレイアウトを示す平面図。 コンタクト部のレイアウトを示す平面図。 コンタクト部のレイアウトを示す平面図。 ＢｉＣＳ−ＮＡＮＤのダミー積層構造を示す図。
図面を参照しながら実施形態を説明する。
以下の実施形態は、三次元不揮発性半導体メモリの代表例として、抵抗変化メモリ及びＢｉＣＳ−ＮＡＮＤについて説明する。
１． 全体図
図１は、三次元不揮発性半導体メモリの主要部を示している。
三次元不揮発性半導体メモリ（例えば、チップ）１は、半導体基板上に積み重ねられる複数のメモリセルを備えるメモリセルアレイ２を有する。
三次元不揮発性半導体メモリ１が抵抗変化メモリのとき、メモリセルアレイ２は、例えば、クロスポイント型セルアレイ構造を有する。また、三次元不揮発性半導体メモリ１がＢｉＣＳ−ＮＡＮＤのとき、メモリセルアレイ２は、例えば、複数の導電層を貫通する半導体柱に形成されるＮＡＮＤセルアレイを有する。
メモリセルアレイ２の第１方向の一端には、第１制御回路３が配置され、第１方向に交差する第２方向の一端には、第２制御回路４が配置される。
第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、積み重ねられる複数のメモリセルのうちの１つを選択する。
第１制御回路３は、例えば、ロウアドレス信号に基づいてメモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてメモリセルアレイ２のカラムを選択する。
第１及び第２制御回路３，４は、メモリセルアレイ２内の複数のメモリセルに対するデータの書き込み／消去／読み出しを制御する。
第１及び第２制御回路３，４は、積み重ねられる複数のメモリセルの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、積み重ねられる複数のメモリセルの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ホスト（コントローラ）５は、制御信号及びデータを三次元不揮発性半導体メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。
ホスト５は、チップ１内に配置されていても良いし、チップ１とは別のチップ（例えば、マイコン）内に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、三次元不揮発性半導体メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、データの書き込み／消去／読み出しを管理する。
ホスト５は、ステートマシーン８が管理するステータス情報を受け取り、三次元不揮発性半導体メモリ１での動作結果を判断することも可能である。
書き込み／消去／読み出し動作において、ホスト５は、アドレス信号を三次元不揮発性半導体メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、書き込み／消去／読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
２． 抵抗変化メモリ
以下、抵抗変化メモリの例について説明する。
(1) メモリセルアレイ
図２は、抵抗変化メモリのメモリセルアレイを示している。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタなどの素子や絶縁層が挟まれていても良い。
同図では、一例として、クロスポイント型メモリセルアレイ２が、第３方向（半導体基板１１の主表面に垂直な方向）に積み重ねられる４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、積み重ねられるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置される複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置される複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置される複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置される複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリセル（抵抗変化素子）と整流素子とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第１番目のメモリセルアレイＭ１は、第１番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対する書き込み／消去／読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第２番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対する書き込み／消去／読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対する書き込み／消去／読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対する書き込み／消去／読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
(2) セルユニット
図３は、二つのメモリセルアレイ内のセルユニットを示している。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列接続されるメモリセル（抵抗変化素子）と整流素子とから構成される。
メモリセルと整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリセルと整流素子の接続関係が同じであることが必要である。
(3) 動作
上述の抵抗変化メモリの動作について図３を参照しながら説明する。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
ここで、抵抗変化メモリにおいては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの１つを選択的に書き込めるようにすれば、１つのメモリセルが多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
A. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-sel，ＣＵ２-selの初期状態は、消去（リセット）状態である。また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択される導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択される導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の接地電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択される導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択される導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を接地電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択される導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-sel，ＣＵ２-selに流れ、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセルの抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセルには、1〜2Vの電圧を印加し、そのメモリセル（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリセルに対して、セット動作が行われることはない。
B. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して消去（リセット）動作を行う場合について説明する。
選択される導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択される導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の接地電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択される導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択される導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を接地電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択される導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-sel，ＣＵ２-selに流れ、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセルの抵抗値が低抵抗状態から高低抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセルには、1〜3Vの電圧を印加し、そのメモリセル（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリセルに対して、リセット動作が行われることはない。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセルに印加する電圧値は、メモリセルを構成する材料に依存する。
C. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して読み出し動作を行う場合について説明する。
選択される導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択される導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の接地電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択される導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択される導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を接地電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択される導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリセル（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリセルに読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリセルのデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリセルの抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択される導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択される導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリセルに対して、読み出し動作が行われることはない。
(4) その他
メモリセルの抵抗値を変化させる方法として、メモリセルに印加される電圧の極性を変えることにより、メモリセルの抵抗値を少なくとも第１値と第２値との間で可逆変化させる方法と、メモリセルに印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリセルの抵抗値を少なくとも第１値と第２値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。実施形態に係わる抵抗変化メモリは、バイポーラ動作及びユニポーラ動作の双方に適用可能である。
３． メモリセルアレイと周辺回路
(1) レイアウト
図４は、メモリセルアレイと周辺回路の第１例を示している。
半導体基板１１上には、ｎ（ｎは、２以上の自然数）個のメモリセルアレイ２が積み重ねられる。但し、本例では、説明を分かり易くするために、ｎが４以上の偶数の場合の例について説明する。
奇数番目の導電線Ｌ１（ｊ），…Ｌ（ｎ−１）（ｊ），Ｌ（ｎ＋１）（ｊ）は、第２方向に延び、その一端は、フックアップエリア１４を介して、第１制御回路３内のドライバ(FET)Ｄｒ１（ｊ）に接続される。ドライバ(FET)Ｄｒ１（ｊ）は、半導体基板１１上の限られた領域内に二次元的に形成される。
偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）は、第１方向に延び、その一端は、フックアップエリア１５を介して、第２制御回路４内のドライバ(FET)Ｄｒ２（ｉ）に接続される。ドライバ(FET)Ｄｒ２（ｉ）も、半導体基板１１上の限られた領域内に二次元的に形成される。
ステートマシーン８は、コマンドデータに基づいて、第１及び第２制御回路３，４の動作を管理する。
図５は、メモリセルアレイと周辺回路の第２例を示している。
第２例は、第１例と比べると、偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）について、共通に１つのドライバ(FET)Ｄｒ２（ｉ）を設けた点に特徴を有する。
即ち、偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）は、第１方向に延び、その一端は、第２制御回路４内のドライバ(FET)Ｄｒ２（ｉ）に共通に接続される。ドライバ(FET)Ｄｒ２（ｉ）は、半導体基板１１上の限られた領域内に二次元的に形成される。
その他の構成については、第１例と同じであるため、図４と同じ符号を付すことにより詳細な説明を省略する。
(2) デバイス構造
図６乃至図８は、デバイス構造の例を示している。図６は、平面図、図７は、図６のVII-VII線に沿う断面図、図８は、図６のVIII-VIII線に沿う断面図である。
半導体基板１１上には、ドライバ(FET)Ｄｒ１，Ｄｒ２が配置される。また、半導体基板１１の上部には、メモリセルアレイ２及びダミー積層構造１３が配置される。
ダミー積層構造１３は、メモリセルアレイ２を取り囲む。ダミー積層構造１３は、メモリセルアレイ２と同じ構造を有し、メモリセルアレイ２上及びダミー積層構造１３上の絶縁層の上面を平坦化するために設けられる。
半導体基板１１側から奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…について説明する。
半導体基板１１側から５番目の導電線Ｌ５は、メモリセルアレイＭ４の上側導電線となり、第２方向に延びる。導電線Ｌ５の一端は、フックアップエリア１４内のビアＺＩＡ５に接続される。ビアＺＩＡ５は、導電線２２Ａと導電線Ｌ５とを接続する。導電線２２Ａは、導電線２１Ａを介してドライバＤｒ１の一端に接続される。ドライバＤｒ１の他端は、導電線２１Ｂ，２２Ｂを介して、導電線２３Ａに接続される。
半導体基板１１側から３番目の導電線Ｌ３は、メモリセルアレイＭ２の上側導電線及びメモリセルアレイＭ３の下側導電線となり、第２方向に延びる。導電線Ｌ３の一端は、ビアＺＩＡ３に接続される。半導体基板１１側から１番目の導電線Ｌ１は、メモリセルアレイＭ１の下側導電線となり、第２方向に延びる。導電線Ｌ１の一端は、ビアＺＩＡ１に接続される。
半導体基板１１側から偶数番目の導電線Ｌ２，Ｌ４，…について説明する。
半導体基板１１側から４番目の導電線Ｌ４は、メモリセルアレイＭ３の上側導電線となり、メモリセルアレイＭ４の下側導電線となり、第１方向に延びる。導電線Ｌ４の一端は、フックアップエリア１５内のビアＺＩＡ４に接続される。ビアＺＩＡ４は、導電線２２Ｃと導電線Ｌ４とを接続する。導電線２２Ｃは、導電線２１Ｃを介してドライバＤｒ２の一端に接続される。ドライバＤｒ２の他端は、導電線２１Ｄ，２２Ｄを介して、導電線２３Ｂに接続される。
半導体基板１１側から２番目の導電線Ｌ２は、メモリセルアレイＭ１の上側導電線及びメモリセルアレイＭ２の下側導電線となり、第１方向に延びる。導電線Ｌ２の一端は、ビアＺＩＡ２に接続される。
導電線２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄは、アルミニウム、銅などの金属材料から構成するのが一般的であるが、高温プロセスに耐えるために、タングステンなどの高融点金属から構成するのが望ましい。
同様に、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４，…内の導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…及びビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…についても、タングステンなどの高融点金属から構成するのが望ましい。
メモリセルアレイ２上及びダミー積層構造１３上の導電線２３Ａ，２３Ｂについては、アルミニウム、銅などの金属材料でもよく、タングステンなどの高融点金属でもよい。
４． メモリセルアレイとダミー積層構造
(1) 第１実施例
図９及び図１０は、メモリセルアレイとダミー積層構造を示している。図９は、第２方向の断面図、図１０は、第１方向の断面図である。
これら図において、図６乃至図８と同じ要素には同じ符号を付してある。
メモリセルアレイ２は、半導体基板上に積み重ねられる複数のメモリセルＭＣ及び複数のメモリセルＭＣに接続される複数の導電線（複数の第１導電層）Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…を備える。
ダミー積層構造１３は、半導体基板上に積み重ねられる複数のダミーセルＤＣ及び複数のダミーセルＤＣに接続される複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…を備える。
ダミー積層構造１３は、例えば、メモリセルアレイ２と同じ構造を有する。即ち、メモリセルアレイ２内の複数の導電線（複数の第１導電層）Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…及びダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、同一材料から形成される。また、複数のメモリセルＭＣ及び複数のダミーセルＤＣは、同じ材料（例えば、ＲｅＲＡＭの場合、金属酸化物）から形成される。
ダミー積層構造１３は、メモリセルアレイ２を取り囲む。
そして、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、接地電位に固定される。
ビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…は、メモリセルアレイ２内の導電線（複数の第１導電線）Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…と導電線２２Ａ，２２Ｃとを接続する。
これらビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の底面の位置（基準点）は、全て同じである。また、ビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の第３方向の長さは、導電線Ｌ１に接続されるビアＺＩＡ１から最上導電線に接続されるビアに向かって次第に長くなる。
また、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…が延びる方向と偶数番目の導電線Ｌ２，Ｌ４，…が延びる方向とが異なる。即ち、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…を駆動するドライバは、例えば、メモリセルアレイ２の第２方向の一端にまとめて配置され、偶数番目の導電線Ｌ２，Ｌ４，…を駆動するドライバは、例えば、メモリセルアレイ２の第１方向の一端にまとめて配置される。
以上の構成によれば、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、接地電位に固定される。このため、ダミー積層構造１３内に電荷が蓄積されることを防止できる。
従って、書き込み／消去／読み出し動作中に、ダミー積層構造１３からのリーク電流や、ダミー積層構造１３による不要なカップリング容量などが発生することはなく、高信頼性の三次元不揮発性半導体メモリを実現できる。
次に、ダミー積層構造を接地電位に固定するデバイス構造の例を説明する。
図１１は、ダミー積層構造の平面図を示している。また、図１２乃至図１５は、それぞれ、ダミー積層構造の断面図を示している。
図１２の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最下層に、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。コンタクト部ＣＸは、コンタクトプラグＣＰを介して高濃度拡散層１７に接続される。
この例では、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、半導体基板１１内の高濃度拡散層１７から接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
図１３の例では、ダミー積層構造１３は、その最上層に、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。コンタクト部ＣＸは、コンタクトプラグＣＰを介して、接地電位が印加される導電線（金属層）２３Ｃに接続される。
この例では、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、導電線２３Ｃから接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
図１４の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最上層に、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。
コンタクト部ＣＸは、コンタクトプラグＣＰを介して、接地電位が印加される導電線（金属層）２３Ｃに接続される。また、導電線２３Ｃは、コンタクトプラグ１６を介して、半導体基板１１内の高濃度拡散層１７に接続される。
この例では、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、高濃度拡散層１７及び導電線２３Ｃから接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
図１５の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最下層及び最上層に、それぞれ、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。
最下層のコンタクト部ＣＸは、コンタクトプラグＣＰを介して高濃度拡散層１７に接続される。最上層のコンタクト部ＣＸは、コンタクトプラグＣＰを介して導電線（金属層）２３Ｃに接続される。
この例でも、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、高濃度拡散層１７及び導電線２３Ｃから接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
以上の複数の例において、半導体基板１１及び高濃度拡散層１７は、共にＰ型であるが、半導体基板１１をＮ型とし、高濃度拡散層１７をＰ型としてもよい。
(2) 第２実施例
図１６及び図１７は、メモリセルアレイとダミー積層構造を示している。図１６は、第２方向の断面図、図１７は、第１方向の断面図である。
これら図において、図６乃至図８と同じ要素には同じ符号を付してある。
第２実施例は、第１実施例と比べると、ダミー積層構造１３内の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…がスイッチ素子ＳＷを経由して接地電位Ｖｓｓに接続される点にある。スイッチ素子ＳＷは、制御信号ＣＮＴに基づいて、予め定められた一定期間オンに制御される。
この他の点については、第１実施例と同じであるため、ここでの詳細な説明は省略する。
以上の構成によれば、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、接地電位に固定される。このため、ダミー積層構造１３内に電荷が蓄積されることを防止できる。
また、ダミー積層構造１３は、非常に大きな抵抗値を有する抵抗体と等価であり、これに、接地電位が印加される半導体基板又は金属層が常に接続された状態にすると、半導体基板又は金属層の電位が浮く（接地電位よりも高い電位になる）ことがある。
スイッチ素子ＳＷによりダミー積層構造１３を接地電位にバイアスする期間を限定すれば、このような悪影響を防止できる。例えば、電源投入後の一定期間、スイッチ素子ＳＷをオンにし、ダミー積層構造１３を接地電位にバイアスし、通常動作時にはスイッチ素子ＳＷをオフにすることも可能である。
従って、書き込み／消去／読み出し動作中に、ダミー積層構造１３からのリーク電流や、ダミー積層構造１３による不要なカップリング容量などが発生することはなく、高信頼性の三次元不揮発性半導体メモリを実現できる。
次に、ダミー積層構造を接地電位に固定するデバイス構造の例を説明する。
図１８は、ダミー積層構造の平面図を示している。また、図１９乃至図２１は、それぞれ、ダミー積層構造の断面図を示している。
図１９の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最下層に、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。
コンタクト部ＣＸは、コンタクトプラグＣＰ及びスイッチ素子ＳＷを介して高濃度拡散層１７に接続される。
この例では、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、半導体基板１１内の高濃度拡散層１７から接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
また、スイッチ素子ＳＷのオン／オフは、制御信号ＣＮＴにより制御される。スイッチ素子ＳＷを常にオンにすると、ダミー積層構造１３からの放電パスＡに加えて、隣接配線からのリークパスＢが発生する可能性がある。そのため、スイッチ素子ＳＷは、常にオンにせず、予め定められた一定期間のみオンにする。
図２０の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最上層に、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。
コンタクト部ＣＸは、コンタクトプラグＣＰを介して、接地電位が印加される導電線（金属層）２３Ｃに接続される。また、導電線２３Ｃは、コンタクトプラグ１６及びスイッチ素子ＳＷを介して、半導体基板１１内の高濃度拡散層１７に接続される。
この例では、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、高濃度拡散層１７及び導電線２３Ｃから接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
また、スイッチ素子ＳＷのオン期間を予め定められた一定期間にすることで、隣接配線からのリークパスＢを遮断することができる。
図２１の例では、接地電位が印加される半導体基板（ウェル領域を含む）１１内に、半導体基板１１に対するコンタクトのための高濃度拡散層１７が配置される。また、ダミー積層構造１３は、その最下層及び最上層に、それぞれ、複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…に接地電位を印加するためのコンタクト部ＣＸを有する。
最下層のコンタクト部ＣＸは、コンタクトプラグＣＰ及びスイッチ素子ＳＷを介して高濃度拡散層１７に接続される。最上層のコンタクト部ＣＸは、コンタクトプラグＣＰを介して導電線（金属層）２３Ｃに接続される。また、導電線２３Ｃは、コンタクトプラグ１６及びスイッチ素子ＳＷを介して高濃度拡散層１７に接続される。
この例でも、ダミー積層構造１３内の複数の導電線（複数の第２導電層）ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，…は、高濃度拡散層１７及び導電線２３Ｃから接地電位にバイアスされるため、これらに電荷が蓄積されることを防止できる。
また、スイッチ素子ＳＷのオン期間を予め定められた一定期間にすることで、隣接配線からのリークパスＢを遮断することができる。
以上の複数の例において、半導体基板１１及び高濃度拡散層１７は、共にＰ型であるが、半導体基板１１をＮ型とし、高濃度拡散層１７をＰ型としてもよい。
(3) その他
上述の第１及び第２実施例において、接地線としての導電線（金属層）２３Ｃにダミー積層構造のコンタクト部を接続する場合、導電線２３Ｃは、大電流（数ｍＡ）を必要とする周辺回路の接地線として用いないことが望ましい。なぜなら、その周辺回路に大電流が流れるとき、導電線２３Ｃを経由して、ダミー積層構造内に電荷が逃げ込むことがあるためである。
また、その導電線２３Ｃをダミー積層構造の電荷を放出するためのみに使用する専用線とすれば更に望ましい。
５． ダミー積層構造のコンタクト部のレイアウト
ダミー積層構造内の複数の導電線に接地電位を印加するためのコンタクト部のレイアウトの実施例について説明する。
(1) レイアウトの第１例
図２２乃至図２５は、コンタクト部のレイアウトの第１例を示している。
第１例では、図２２及び図２３に示すように、メモリセルアレイ２及びダミー積層構造１３（１３−１，…１３−４）は、半導体基板１１上に配置され、ダミー積層構造１３（１３−１，…１３−４）は、メモリセルアレイ２を取り囲んでいる。
図２２の例では、ダミー積層構造１３は、１つのリングパターンを有し、図２３の例では、ダミー積層構造１３−１，…１３−４は、互いに分離される４つの部分を備える。そして、ダミー積層構造１３（１３−１，…１３−４）のコンタクト部は、均等にレイアウトされる。
図２４及び図２５は、図２２及び図２３のエリア１８を詳細に示している。図２４は、ダミー積層構造内の複数の導電線を示し、図２５は、ダミー積層構造の直下の半導体基板内に形成される高濃度拡散層１７を示している。
コンタクトプラグ１６は、例えば、半導体基板（ウェル領域を含む）に接地電位を印加するために用いられる。ダミー積層構造のコンタクト部ＣＸは、コンタクトプラグ１９を介して、高濃度拡散層１７に接続される。
ここで、エリア１８は、例えば、半導体基板内において制御回路が形成されるエリアである。三次元不揮発性半導体メモリでは、制御回路は、半導体基板内に分散して配置されるため、制御回路が形成されるエリアの一部を、ダミー積層構造に接地電位を印加するための高濃度拡散層１７を配置するために使用するのが望ましい。
この場合、トランジスタ（ＦＥＴ）Ｔｒは、制御回路の一部を構成する。
(2) レイアウトの第２例
図２６乃至図２８は、コンタクト部のレイアウトの第２例を示している。
第２例では、図２６に示すように、ダミー積層構造１３のコンタクト部ＣＸは、メモリセルアレイ２のコーナー部に配置される。
フックアップエリア（ドライバ）１４，１５は、メモリセルアレイ２の第１及び第２方向の端部に配置されるため、メモリセルアレイ２のコーナー部には比較的余ったスペースができ易い。このスペースにコンタクト部ＣＸを設け、コンタクト部ＣＸを、例えば、半導体基板内の高濃度拡散層に接続すれば、チップ面積の増大を抑制しつつ、ダミー積層構造１３を接地電位にバイアスすることができる。
この様子を具体的に示すのが図２７及び図２８である。
フックアップエリア１４，１５内のＴｒは、ドライバ（例えば、ＦＥＴ）を表している。ダミー積層構造１３のコンタクト部ＣＸは、コンタクトプラグ１９を介して、高濃度拡散層１７に接続される。
ここで、図２９に示すように、例えば、半導体基板（チップ）１１上には、複数のセルマクロ３１が配置される。１つのセルマクロは、図３０に示すように、メモリセルアレイ２とフックアップエリア（ドライバ）１４，１５とを備える。本例では、メモリセルアレイ２の第１方向の両端にフックアップエリア１４が設けられ、メモリセルアレイ２の第２方向の両端にフックアップエリア１５が設けられる。
この場合、図２９及び図３０に示すように、セルマクロ３１を取り囲むエリアにダミー積層構造１３のコンタクト部ＣＸを配置することも可能である。
(3) レイアウトの第３例
図２９は、コンタクト部のレイアウトの第３例を示している。
第３例では、ダミー積層構造１３のコンタクト部ＣＸは、半導体基板（チップ）１１の縁に沿ったエリアに配置される。
一般的に、チップの縁にはパッドが設けられ、そのパッドからダミー積層構造１３に余分な電荷が進入し易い。また、コンタクト部ＣＸがチップの縁にあれば、コンタクト部ＣＸを接地線に接続し易くもなる。さらに、チップの縁には、比較的余ったスペースができ易いため、チップ面積の増大を抑制しつつ、ダミー積層構造１３を接地電位にバイアスすることが可能になる。
６． ＢｉＣＳ−ＮＡＮＤ
上述の実施形態では、主に、抵抗変化メモリについて説明したが、ダミー積層構造を接地電位にバイアスする技術は、ＢｉＣＳ−ＮＡＮＤにも適用可能である。
図３２は、ＢｉＣＳ−ＮＡＮＤの主要部を示している。
メモリセルアレイ２は、半導体基板１１上に積み重ねられる複数のメモリセルＭＣ及び複数のメモリセルＭＣに接続される複数の第１導電層ＣＧ１，ＣＧ２，…ＣＧｎを備える。複数のメモリセルＭＣは、ＮＡＮＤ列を構成する。
本例では、ＮＡＮＤ列が、最下層のバックゲートＢＧにより折り返される構造を有するが、ＮＡＮＤ列の構造は、これに限られることはない。例えば、複数の第１導電層ＣＧ１，ＣＧ２，…ＣＧｎを貫通する柱状アクティブエリアＡＡの下端がオープンであっても構わない。
複数のメモリセルＭＣは、電荷蓄積層及びコントロールゲート電極を有し、複数の第１導電層ＣＧ１，ＣＧ２，…ＣＧｎは、コントロールゲート電極として機能する。ＮＡＮＤ列の一端は、ソース線ＳＬに接続され、他端は、ビット線ＢＬに接続される。
ダミー積層構造１３は、メモリセルアレイ２と異なる構造を有するが、メモリセルアレイ２と同様に、半導体基板１１上に積み重ねられる複数の第２導電層ＤＣＧ１，ＤＣＧ２，…ＤＣＧｎを備える。
また、ダミー積層構造１３は、メモリセルアレイ２を取り囲む。ダミー積層構造１３は、メモリセルアレイ２上及びダミー積層構造１３上の絶縁層の上面を平坦化するために設けられる。メモリセルアレイ２上及びダミー積層構造１３上の絶縁層上には、例えば、第１金属層２３Ｃ、第２金属層３２及び第３金属層３３が配置される。
そして、ダミー積層構造１３内の複数の第２導電層ＤＣＧ１，ＤＣＧ２，…ＤＣＧｎは、接地電位に固定される。
本例では、ダミー積層構造１３は、第２導電層ＤＣＧ１，ＤＣＧ２，…ＤＣＧｎに接地電位を印加するためのコンタクト部ＣＸを有し、コンタクト部ＣＸは、コンタクトプラグ１６，１９及び第１金属層２３Ｃを介して、半導体基板１１内の高濃度拡散層１７に電気的に接続される。
また、ダミー積層構造１３に接地電位をバイアスする方法は、これに限られず、抵抗変化メモリで説明した方法をそのまま応用できる。例えば、図３２において、コンタクトプラグ１６と高濃度拡散層１７との間にスイッチ素子を接続してもよい。また、第１金属層２３Ｃを、第２導電層ＤＣＧ１，ＤＣＧ２，…ＤＣＧｎに接地電位を印加するための専用接地線として使用してもよい。
尚、図３２の例においては、半導体基板１１及び高濃度拡散層１７は、共にＰ型であるが、半導体基板１１をＮ型とし、高濃度拡散層１７をＰ型としてもよい。
７． むすび
実施形態によれば、三次元不揮発性半導体メモリのメモリセルアレイを取り囲むダミー積層構造に電荷が蓄積されることを防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載される発明とその均等の範囲に含まれる。
１： 三次元不揮発性半導体メモリ、 ２： メモリセルアレイ、 ３： 第１制御回路、 ４： 第２制御回路、 ５： ホスト、 ６： コマンド・インターフェイス回路、 ７： データ入出力バッファ、 ８： ステートマシーン、 ９： アドレスバッファ、 １０： パルスジェネレータ、 １１： 半導体基板、 １３： ダミー積層構造、 １４，１５： フックアップエリア、 １６，１９： コンタクトプラグ、 １７： 高濃度拡散層、 ２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄ，２３Ａ〜２３Ｃ： 導電線、 Ｌ１，Ｌ２，Ｌ３，…： メモリセルアレイ内の導電線（ワード線／ビット線）、 ＤＬ１，ＤＬ２，ＤＬ３，…： ダミーセルアレイ内の導電線、 ＺＩＡ１，ＺＩＡ２，ＺＩＡ３，…： ビア、 Ｍ１，Ｍ２，Ｍ３，…： 積み重ねられたメモリセルアレイ、 ＭＣ： メモリセル、 ＤＣ： ダミーセル、 ＣＸ： コンタクト部。

Claims (5)

  1. 半導体基板と、前記半導体基板上に積み重ねられる複数のメモリセル及び前記複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイと、前記半導体基板上に積み重ねられる複数の第２導電層を備え、前記メモリセルアレイを取り囲むダミー積層構造と、前記メモリセルアレイ上及び前記ダミー積層構造上に配置される金属層とを具備し、前記複数の第２導電層は、接地電位に固定されることを特徴とする三次元不揮発性半導体メモリ。
  2. 前記ダミー積層構造は、前記複数の第２導電層に前記接地電位を印加するための複数のコンタクト部を有し、前記複数のコンタクト部の各々は、前記半導体基板及び前記金属層の少なくとも１つに接続されることを特徴とする請求項１に記載の三次元不揮発性半導体メモリ。
  3. 前記ダミー積層構造は、前記複数の第２導電層に前記接地電位を印加するための複数のコンタクト部を有し、前記複数のコンタクト部の各々は、スイッチ素子を経由して前記半導体基板に接続され、前記スイッチ素子は、予め定められた一定期間オンに制御されることを特徴とする請求項１に記載の三次元不揮発性半導体メモリ。
  4. 前記複数のコンタクト部は、前記ダミー積層構造内に均等に配置されることを特徴とする請求項２又は３に記載の三次元不揮発性半導体メモリ。
  5. 前記複数のコンタクト部は、セルマクロを取り囲むエリア及びチップの縁に沿ったエリアの少なくとも１つに配置されることを特徴とする請求項２又は３に記載の三次元不揮発性半導体メモリ。
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