JP2011142186A - 抵抗変化メモリ - Google Patents

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Abstract

【課題】ドライバ領域の増加を最小限に抑え、抵抗変化メモリの三次元化を実現する。
【解決手段】本発明の抵抗変化メモリは、半導体基板１１上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、第１乃至第（ｎ＋１）導電線Ｌ１（１），Ｌ２（１），…Ｌ（ｎ＋１）（１）を駆動する第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）とを備える。第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）のサイズは、第１ドライバから第（ｎ＋１）ドライバに向かって次第に大きくなる。
【選択図】図４

Description

本発明は、抵抗変化メモリの周辺回路に関する。
抵抗変化メモリは、可変抵抗素子を記録媒体とする半導体メモリのことである。可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子を含む。例えば、可変抵抗素子として金属酸化物を用いるReRAM (Resistance Random Access Memory)は、大容量かつ高速動作が可能な次世代半導体メモリとして期待されている。
ここで、大容量化に関しては、メモリセルアレイの三次元化や、可変抵抗素子に記憶するデータの多値化などにより実現される。抵抗変化メモリは、クロスポイント型メモリセルアレイを採用するため、複数のメモリセルアレイを積み重ねて三次元化を図るのに適している（例えば、特許文献１を参照）。
しかし、現状では、メモリセルアレイを三次元化しても、周辺回路を三次元化することは難しい。このため、積み重ねることができるメモリセルアレイの数は、これらメモリセルアレイ内の導電線を駆動するドライバを形成する領域の大きさに制限される。即ち、ドライバの数は、メモリセルアレイの数に比例する一方、ドライバを形成する半導体基板上の領域は、無制限に大きくすることはできない。
また、複数のメモリセルアレイを積み重ねるとき、メモリセルアレイ内の導電線とそれを駆動するドライバとを接続するビア(via)の時定数は、メモリセルアレイごとに異なる。一方、ドライバとしてのFET（Field Effect Transistor）のサイズ（チャネル幅）は、一定である。このため、全てのドライバのサイズは、最上層のメモリセルアレイ内の導電線（最上導電線）とそれを駆動するドライバとを接続するビアの時定数（最大値）に基づいて、その最上導電線を駆動するのに十分な大きさに設定される。
以上のことから、従来では、限られた領域内に均一で大きなサイズの複数のドライバを形成しなければならず、結果として、メモリセルアレイの三次元化による大容量化という利益を十分に得ることができない。
特開2009-93724号公報
本発明は、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑えることにより、メモリセルアレイの三次元化による大容量化という利益を十分に得る技術を提案する。
本発明の例に係る抵抗変化メモリは、半導体基板と、前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバとを備え、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、前記第１乃至第（ｎ＋１）ドライバのサイズは、前記第１ドライバから前記第（ｎ＋１）ドライバに向かって次第に大きくなる。
本発明の例に係る抵抗変化メモリは、半導体基板と、前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバとを備え、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、前記奇数番目の導電線を駆動するドライバのサイズは、前記第１ドライバから前記奇数番目の導電線のうち最上導電線を駆動するドライバに向かって次第に大きくなる。
本発明の例に係る抵抗変化メモリは、半導体基板と、前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバとを備え、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、前記偶数番目の導電線を駆動するドライバのサイズは、前記第２ドライバから前記偶数番目の導電線のうち最上導電線を駆動するドライバに向かって次第に大きくなる。
本発明によれば、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑えることにより、メモリセルアレイの三次元化による大容量化という利益を十分に得ることができる。
抵抗変化メモリを示す図。 クロスポイント型メモリセルアレイを示す図。 セルユニットを示す図。 メモリセルアレイと周辺回路を示す図。 メモリセルアレイと周辺回路を示す図。 デバイス構造を示す平面図。 図６のVII-VII線に沿う断面図。 図６のVIII-VIII線に沿う断面図。 メモリセルアレイの第２方向の断面図。 メモリセルアレイの第１方向の断面図。 ドライバサイズを示す図。 ドライバサイズを示す図。 ドライバサイズを示す図。 ドライバサイズを示す図。 ドライバサイズを示す図。 ドライバサイズを示す図。 比較例を示す図。 第１実施例を示す図。 第２実施例を示す図。 第３実施例を示す図。 第４実施例を示す図。 第５実施例を示す図。 第６実施例を示す図。 第７実施例を示す図。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 基本思想
本発明は、クロスポイント型メモリセルアレイを採用する抵抗変化メモリにおいて、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑える技術を提案する。
その技術とは、ドライバのサイズ、即ち、ドライバとしてのFETのサイズ（チャネル幅）を、それに対応するメモリセルアレイの位置（階層）に応じて異ならせ、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑える、というものである。
具体的には、ドライバのサイズは、それに対応するメモリセルアレイ内の導電線が半導体基板から離れるに従って大きくする。これは、複数のメモリセルアレイを積み重ねるとき、メモリセルアレイ内の導電線とそれを駆動するドライバとを接続するビアの時定数が、最下層のメモリセルアレイから最上層のメモリセルアレイに向かって次第に大きくなることに対応させたものである。
これにより、ドライバサイズが均一である従来に比べて、ドライバを形成する領域を小さくすることができ、メモリセルアレイの三次元化による大容量化という利益を十分に得ることができる。
２． 抵抗変化メモリについて
まず、本発明が適用される抵抗変化メモリについて説明する。
(1) 全体図
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。
クロスポイント型メモリセルアレイ２の第１方向の一端には、第１制御回路３が配置され、第１方向に交差する第２方向の一端には、第２制御回路４が配置される。
第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。
第１制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第１及び第２制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
第１及び第２制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの１つを選択的に書き込めるようにすれば、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
(2) メモリセルアレイ
図２は、クロスポイント型メモリセルアレイを示している。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
同図では、一例として、クロスポイント型メモリセルアレイ２が、第３方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子（可変抵抗素子）と整流素子とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第１番目のメモリセルアレイＭ１は、第１番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第２番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
(3) セルユニット
図３は、二つのメモリセルアレイ内のセルユニットを示している。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子（可変抵抗素子）と整流素子とから構成される。
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
(4) 動作
上述の抵抗変化メモリの動作について図３を参照しながら説明する。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
A. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-sel，ＣＵ２-selの初期状態は、消去（リセット）状態である。また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択された導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-sel，ＣＵ２-selに流れ、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子には、1〜2Vの電圧を印加し、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリ素子に対して、セット動作が行われることはない。
B. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して消去（リセット）動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択された導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-sel，ＣＵ２-selに流れ、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子の抵抗値が低抵抗状態から高低抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子には、1〜3Vの電圧を印加し、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリ素子に対して、リセット動作が行われることはない。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
C. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-sel及びメモリセルアレイＭ２内の選択セルユニットＣＵ２-selに対して読み出し動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ），Ｌ３（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から１番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。
半導体基板側から２番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から３番目の非選択の導電線のうち、選択された導電線Ｌ３（ｊ）以外の残りの非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel，ＣＵ２-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel，ＣＵ２-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
また、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ１（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）、及び、非選択の導電線Ｌ２（ｉ＋１）と選択された導電線Ｌ３（ｊ）との間に接続されるセルユニット内の整流素子（ダイオード）には、それぞれ、バイアスが印加されない。
従って、非選択セルユニットＣＵ１-unsel，ＣＵ２-unsel内のメモリ素子に対して、読み出し動作が行われることはない。
(5) その他
メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
本発明は、メモリセルアレイの周辺回路としてのドライバに関するものであるので、バイポーラ動作及びユニポーラ動作の双方に適用可能である。
３． メモリセルアレイと周辺回路（ドライバ）の関係について
(1) レイアウト
図４は、メモリセルアレイと周辺回路の第１例を示している。
半導体基板１１上には、ｎ（ｎは、２以上の自然数）個のメモリセルアレイ２が積み重ねられる。但し、本例では、説明を分かり易くするために、ｎが４以上の偶数の場合の例について説明する。
奇数番目の導電線Ｌ１（ｊ），…Ｌ（ｎ−１）（ｊ），Ｌ（ｎ＋１）（ｊ）は、第２方向に延び、その一端は、フックアップエリア１４を介して、第１制御回路３内のドライバ(FET)Ｄｒ１（ｊ）に接続される。ドライバ(FET)Ｄｒ１（ｊ）は、半導体基板１１上の限られた領域内に二次元的に形成される。
偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）は、第１方向に延び、その一端は、フックアップエリア１５を介して、第２制御回路４内のドライバ(FET)Ｄｒ２（ｉ）に接続される。ドライバ(FET)Ｄｒ２（ｉ）も、半導体基板１１上の限られた領域内に二次元的に形成される。
ステートマシーン８は、コマンドデータに基づいて、第１及び第２制御回路３，４の動作を管理する。
図５は、メモリセルアレイと周辺回路の第２例を示している。
第２例は、第１例と比べると、偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）について、共通に１つのドライバ(FET)Ｄｒ２（ｉ）を設けた点に特徴を有する。
即ち、偶数番目の導電線Ｌ２（ｉ），…Ｌｎ（ｉ）は、第１方向に延び、その一端は、第２制御回路４内のドライバ(FET)Ｄｒ２（ｉ）に共通に接続される。ドライバ(FET)Ｄｒ２（ｉ）は、半導体基板１１上の限られた領域内に二次元的に形成される。
その他の構成については、第１例と同じであるため、図４と同じ符号を付すことにより詳細な説明を省略する。
(2) デバイス構造
図６乃至図８は、デバイス構造の例を示している。図６は、平面図、図７は、図６のVII-VII線に沿う断面図、図８は、図６のVIII-VIII線に沿う断面図である。
半導体基板１１上には、ドライバ(FET)Ｄｒ１，Ｄｒ２が配置される。また、半導体基板１１の上部には、メモリセルアレイ２及びダミーセルアレイ１３が配置される。
ダミーセルアレイ１３は、メモリセルアレイ２を取り囲む。ダミーセルアレイ１３は、メモリセルアレイ２と同じ構造を有し、メモリセルアレイ２上の絶縁層の上面を平坦化するために設けられる。
半導体基板１１側から奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…について説明する。
半導体基板１１側から５番目の導電線Ｌ５は、メモリセルアレイＭ４の上側導電線となり、第２方向に延びる。導電線Ｌ５の一端は、フックアップエリア１４内のビアＺＩＡ５に接続される。ビアＺＩＡ５は、導電線２２Ａと導電線Ｌ５とを接続する。導電線２２Ａは、導電線２１Ａを介してドライバＤｒ１の一端に接続される。ドライバＤｒ１の他端は、導電線２１Ｂ，２２Ｂを介して、導電線２３Ａに接続される。
半導体基板１１側から３番目の導電線Ｌ３は、メモリセルアレイＭ２の上側導電線及びメモリセルアレイＭ３の下側導電線となり、第２方向に延びる。導電線Ｌ３の一端は、ビアＺＩＡ３に接続される。半導体基板１１側から１番目の導電線Ｌ１は、メモリセルアレイＭ１の下側導電線となり、第２方向に延びる。導電線Ｌ１の一端は、ビアＺＩＡ１に接続される。
半導体基板１１側から偶数番目の導電線Ｌ２，Ｌ４，…について説明する。
半導体基板１１側から４番目の導電線Ｌ４は、メモリセルアレイＭ３の上側導電線となり、メモリセルアレイＭ４の下側導電線となり、第１方向に延びる。導電線Ｌ４の一端は、フックアップエリア１５内のビアＺＩＡ４に接続される。ビアＺＩＡ４は、導電線２２Ｃと導電線Ｌ４とを接続する。導電線２２Ｃは、導電線２１Ｃを介してドライバＤｒ２の一端に接続される。ドライバＤｒ２の他端は、導電線２１Ｄ，２２Ｄを介して、導電線２３Ｂに接続される。
半導体基板１１側から２番目の導電線Ｌ２は、メモリセルアレイＭ１の上側導電線及びメモリセルアレイＭ２の下側導電線となり、第１方向に延びる。導電線Ｌ２の一端は、ビアＺＩＡ２に接続される。
導電線２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄは、アルミニウム、銅などの金属材料から構成するのが一般的であるが、高温プロセスに耐えるために、タングステンなどの高融点金属から構成するのが望ましい。
同様に、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４，…内の導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…及びビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…についても、タングステンなどの高融点金属から構成するのが望ましい。
メモリセルアレイ２上の導電線２３Ａ，２３Ｂについては、アルミニウム、銅などの金属材料でもよく、タングステンなどの高融点金属でもよい。
(3) メモリセルアレイとビア構造について
図９及び図１０は、メモリセルアレイの構造を詳細に示している。図９は、メモリセルアレイの第２方向の断面図、図１０は、メモリセルアレイの第１方向の断面図である。
これら図において、図６乃至図８と同じ要素には同じ符号を付してある。
ここでは、メモリセルアレイ２内の導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…と導電線２２Ａ，２２Ｃとを接続するビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…に着目する。
これらビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の底面の位置（基準点）は、全て同じである。また、ビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の第３方向の長さは、導電線Ｌ１に接続されるビアＺＩＡ１から最上導電線に接続されるビアに向かって次第に長くなる。
従って、ビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の構造が同じであるとすると、それらの時定数τ（＝抵抗値Ｒ×容量値Ｃ）は、ビアＺＩＡ１から、最上導電線に接続されるビアに向かって次第に大きくなる。
そこで、図１１に示すように、導電線Ｌ１，Ｌ２，…Ｌ（ｎ＋１）を駆動する第１乃至第（ｎ＋１）ドライバのサイズは、ビアＺＩＡ１，ＺＩＡ２，…ＺＩＡ（ｎ＋１）の時定数τの増大に対応して、第１ドライバから第（ｎ＋１）ドライバに向かって次第に大きくする。
また、クロスポイント型メモリセルアレイでは、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…が延びる方向と偶数番目の導電線Ｌ２，Ｌ４，…が延びる方向とが異なる。即ち、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…を駆動するドライバは、例えば、メモリセルアレイ２の第２方向の一端にまとめて配置され、偶数番目の導電線Ｌ２，Ｌ４，…を駆動するドライバは、例えば、メモリセルアレイ２の第１方向の一端にまとめて配置される。
そこで、図１２に示すように、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…を駆動するドライバのみを対象に、そのサイズを、ビアＺＩＡ１，ＺＩＡ３，ＺＩＡ５，…の時定数τの増大に対応して次第に大きくしてもよい。
同様に、図１３に示すように、偶数番目の導電線Ｌ２，Ｌ４，…を駆動するドライバのみを対象に、そのサイズを、ビアＺＩＡ２，ＺＩＡ４，…の時定数τの増大に対応して次第に大きくしてもよい。
このようにドライバサイズを変えることにより、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑えることができ、メモリセルアレイの三次元化による大容量化という利益を十分に得ることができる。
ところで、メモリセルアレイ２内の導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，…は、第３方向に一定ピッチで積み重ねられる。このため、ビアＺＩＡ１，ＺＩＡ２，ＺＩＡ３，ＺＩＡ４，ＺＩＡ５，…の第３方向の長さは、導電線Ｌ１に接続されるビアＺＩＡ１から最上導電線に接続されるビアに向かって一定の割合で長くなる。
従って、導電線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５…を駆動するドライバのサイズについても、ビアＺＩＡ１に対応するドライバから、最上導電線に接続されるビアに対応するドライバに向かって一定の割合で大きくするのが望ましい。
例えば、図１４に示すように、ビアＺＩＡ１の時定数をτ（＝抵抗値Ｒ×容量値Ｃ）とすると、ビアＺＩＡ２，ＺＩＡ３、ＺＩＡ４，…ＺＩＡ（ｎ＋１）の時定数τは、それぞれ、２２τ（＝２Ｒ×２Ｃ），３２τ（＝３Ｒ×３Ｃ），４２τ（＝４Ｒ×４Ｃ），…（ｎ＋１）２τ（＝（ｎ＋１）Ｒ×（ｎ＋１）Ｃ）となる。
そこで、導電線Ｌ１，Ｌ２，…Ｌ（ｎ＋１）を駆動する第１乃至第（ｎ＋１）ドライバのサイズは、ビアＺＩＡ１，ＺＩＡ２，…ＺＩＡ（ｎ＋１）の時定数τの増大に対応して、例えば、第１ドライバから第（ｎ＋１）ドライバに向かって、１，２，３，４，…（ｎ＋１）とする。但し、ビアＺＩＡ１に接続される第１ドライバのサイズを１（基準値）とする。
また、図１５に示すように、奇数番目の導電線Ｌ１，Ｌ３，Ｌ５，…を駆動するドライバのみを対象に、そのサイズを、ビアＺＩＡ１，ＺＩＡ３，ＺＩＡ５，…の時定数τの増大に対応して、例えば、１，３，５，…と次第に大きくしてもよい。但し、ビアＺＩＡ１に接続される第１ドライバのサイズを１（基準値）とする。
同様に、図１６に示すように、偶数番目の導電線Ｌ２，Ｌ４，…を駆動するドライバのみを対象に、そのサイズを、ビアＺＩＡ２，ＺＩＡ４，…の時定数τの増大に対応して、例えば、２，４，…と次第に大きくしてもよい。但し、ビアＺＩＡ１に接続される第１ドライバのサイズを１（基準値）とする。
４． 実施例
以下、ドライバのサイズを異ならせる実施例について説明する。
まず、比較例として、図１７に、全てのドライバのサイズが同じである例を示す。第１制御回路３は、メモリセルアレイ２の第２方向の一端に配置され、第２制御回路４は、メモリセルアレイ２の第１方向の一端に配置される。
フックアップエリア１４は、図６乃至図１０のビアＺＩＡ１，ＺＩＡ３，…が配置されるエリアである。
第１ドライバＤ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動し、第３ドライバＤ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する。
フックアップエリア１５は、図６乃至図１０のビアＺＩＡ２，ＺＩＡ４，…が配置されるエリアである。
第２ドライバＤ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動し、第４ドライバＤ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する。
(1) 第１実施例
図１８は、第１実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバのサイズが以下のようになる点にある。
・ ［Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）］＜［Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）］＜［Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）］＜［Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）］＜ … ＜［Ｄ−Ｌｎ（１），Ｄ−Ｌｎ（２），…Ｄ−Ｌｎ（ｍ）］＜［Ｄ−Ｌｎ＋１（１），Ｄ−Ｌｎ＋１（２），…Ｄ−Ｌｎ＋１（ｋ）］
但し、Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動する第１ドライバである。Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動する第２ドライバである。
Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する第３ドライバである。Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する第４ドライバである。
Ｄ−Ｌｎ（１），Ｄ−Ｌｎ（２），…Ｄ−Ｌｎ（ｍ）は、半導体基板側からｎ番目の導電線Ｌｎ（１），Ｌｎ（２），…Ｌｎ（ｍ）を駆動する第ｎドライバである。Ｄ−Ｌｎ＋１（１），Ｄ−Ｌｎ＋１（２），…Ｄ−Ｌｎ＋１（ｋ）は、半導体基板側から（ｎ＋１）番目の導電線Ｌｎ＋１（１），Ｌｎ＋１（２），…Ｌｎ＋１（ｋ）を駆動する第（ｎ＋１）ドライバである。
ここで、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、ｍは、第２方向に並ぶ偶数番目の導電線の数である。ｋとｍとは、いずれも２以上の自然数である。両者は、同じ数であってもよいし、異なる数であってもよい。
(2) 第２実施例
図１９は、第２実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、奇数番目の導電線を駆動するドライバのサイズが、第１ドライバから、奇数番目の導電線のうち最上導電線を駆動するドライバに向かって以下のようになる点にある。
・ ［Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）］＜［Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）］＜ … ＜［Ｄ−Ｌｎ＋１（１），Ｄ−Ｌｎ＋１（２），…Ｄ−Ｌｎ＋１（ｋ）］
但し、Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動する第１ドライバである。Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する第３ドライバである。Ｄ−Ｌｎ＋１（１），Ｄ−Ｌｎ＋１（２），…Ｄ−Ｌｎ＋１（ｋ）は、半導体基板側から（ｎ＋１）番目の導電線Ｌｎ＋１（１），Ｌｎ＋１（２），…Ｌｎ＋１（ｋ）を駆動する第（ｎ＋１）ドライバである。
ここで、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、２以上の自然数である。
(3) 第３実施例
図２０は、第３実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、偶数番目の導電線を駆動するドライバのサイズが、第２ドライバから、偶数番目の導電線のうち最上導電線を駆動するドライバに向かって以下のようになる点にある。
・ ［Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）］＜［Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）］＜ … ＜［Ｄ−Ｌｎ（１），Ｄ−Ｌｎ（２），…Ｄ−Ｌｎ（ｍ）］
但し、Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動する第２ドライバである。Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する第４ドライバである。Ｄ−Ｌｎ（１），Ｄ−Ｌｎ（２），…Ｄ−Ｌｎ（ｋ）は、半導体基板側からｎ番目の導電線Ｌｎ（１），Ｌｎ（２），…Ｌｎ（ｍ）を駆動する第ｎドライバである。
ここで、ｍは、第２方向に並ぶ偶数番目の導電線の数であり、２以上の自然数である。
(4) 第４実施例
図２１は、第４実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバのサイズが以下のようになる点にある。
・ ［Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）］＝１
・ ［Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）］＝２
・ ［Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）］＝３
・ ［Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）］＝４
…
但し、Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動する第１ドライバである。Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動する第２ドライバである。
Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する第３ドライバである。Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する第４ドライバである。
本例では、ドライバのサイズは、導電線の階層が１つ増えるごとに、一定の割合で増加する。そのために、ドライバのサイズは、均一サイズ（チャネル幅）の複数のFETを用意し、そのドライバを構成するFETの数により変更する。即ち、ドライバを構成するFETの数は、導電線の階層が１つ増えるごとに１つ増やす。
ここで、１つのFETのサイズ（チャネル幅）は、１（基準値）とする。
また、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、ｍは、第２方向に並ぶ偶数番目の導電線の数である。ｋとｍとは、いずれも２以上の自然数である。両者は、同じ数であってもよいし、異なる数であってもよい。
(5) 第５実施例
図２２は、第５実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバのサイズが以下のようになる点にある。
［第１制御回路３側］
・ ［Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）］＝１（基準値）
・ ［Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）］＝２
…
［第２制御回路４側］
・ ［Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）］＝１（基準値）
・ ［Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）］＝２
…
但し、Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動する第１ドライバである。Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動する第２ドライバである。
Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する第３ドライバである。Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する第４ドライバである。
本例では、第１制御回路３側において、ドライバのサイズは、導電線の階層が２つ増えるごとに、一定の割合で増加する。即ち、ドライバを構成するFETの数は、導電線の階層が２つ増えるごとに１つ増やす。
同様に、第２制御回路４側において、ドライバのサイズは、導電線の階層が２つ増えるごとに、一定の割合で増加する。即ち、ドライバを構成するFETの数は、導電線の階層が２つ増えるごとに１つ増やす。
本例では、第１制御回路３側の１つのFETのサイズ（基準値１）と第２制御回路４側の１つのFETのサイズ（基準値１）とは、同じであっても、異なっていてもよい。
また、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、ｍは、第２方向に並ぶ偶数番目の導電線の数である。ｋとｍとは、いずれも２以上の自然数である。両者は、同じ数であってもよいし、異なる数であってもよい。
(6) 第６実施例
図２３は、第６実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、奇数番目の導電線を駆動するドライバのサイズが、第１ドライバから、奇数番目の導電線のうち最上導電線を駆動するドライバに向かって以下のようになる点にある。
［第１制御回路３側］
・ ［Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）］＝１
・ ［Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）］＝２
…
但し、Ｄ−Ｌ１（１），Ｄ−Ｌ１（２），…Ｄ−Ｌ１（ｋ）は、半導体基板側から１番目の導電線Ｌ１（１），Ｌ１（２），…Ｌ１（ｋ）を駆動する第１ドライバである。Ｄ−Ｌ３（１），Ｄ−Ｌ３（２），…Ｄ−Ｌ３（ｋ）は、半導体基板側から３番目の導電線Ｌ３（１），Ｌ３（２），…Ｌ３（ｋ）を駆動する第３ドライバである。
本例では、第１制御回路３側において、ドライバのサイズは、導電線の階層が２つ増えるごとに、一定の割合で増加する。即ち、ドライバを構成するFETの数は、導電線の階層が２つ増えるごとに１つ増やす。
ここで、第１制御回路３側において、１つのFETのサイズ（チャネル幅）は、１（基準値）とする。また、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、２以上の自然数である。
(7) 第７実施例
図２４は、第７実施例を示している。
同図において、図１７と同じ要素には同じ符号を付してある。
本例の特徴は、メモリセルアレイが、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線という積層構造（但し、ｎは、２以上の自然数）を有するときに、偶数番目の導電線を駆動するドライバのサイズが、第２ドライバから、偶数番目の導電線のうち最上導電線を駆動するドライバに向かって以下のようになる点にある。
［第２制御回路４側］
・ ［Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）］＝１
・ ［Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）］＝２
…
但し、Ｄ−Ｌ２（１），Ｄ−Ｌ２（２），…Ｄ−Ｌ２（ｍ）は、半導体基板側から２番目の導電線Ｌ２（１），Ｌ２（２），…Ｌ２（ｍ）を駆動する第２ドライバである。Ｄ−Ｌ４（１），Ｄ−Ｌ４（２），…Ｄ−Ｌ４（ｍ）は、半導体基板側から４番目の導電線Ｌ４（１），Ｌ４（２），…Ｌ４（ｍ）を駆動する第４ドライバである。
本例では、第２制御回路４側において、ドライバのサイズは、導電線の階層が２つ増えるごとに、一定の割合で増加する。即ち、ドライバを構成するFETの数は、導電線の階層が２つ増えるごとに１つ増やす。
ここで、第２制御回路４側において、１つのFETのサイズ（チャネル幅）は、１（基準値）とする。また、ｋは、第１方向に並ぶ奇数番目の導電線の数であり、２以上の自然数である。
５． むすび
本発明によれば、積み重ねるメモリセルアレイの数の増加に対してドライバを形成する領域の増加を最小限に抑えることにより、メモリセルアレイの三次元化による大容量化という利益を十分に得ることができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
１： 抵抗変化メモリ、 ２： クロスポイント型メモリセルアレイ、 ３： 第一制御回路、 ４： 第二制御回路、 ５： ホスト、 ６： コマンド・インターフェイス回路、 ７： データ入出力バッファ、 ８： ステートマシーン、 ９： アドレスバッファ、 １０： パルスジェネレータ、 １１： 半導体基板、 １３： ダミーメモリセルアレイ、 １４，１５： フックアップエリア、 ２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄ，２３Ａ，２３Ｂ： 導電線、 Ｌ１，Ｌ２，Ｌ３，…： メモリセルアレイ内の導電線（ワード線／ビット線）、 ＺＩＡ１，ＺＩＡ２，ＺＩＡ３，…： ビア、 Ｍ１，Ｍ２，Ｍ３，…： 積み重ねられたメモリセルアレイ。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、
    前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバと
    を具備し、
    前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、
    前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、
    前記第１乃至第（ｎ＋１）ドライバのサイズは、前記第１ドライバから前記第（ｎ＋１）ドライバに向かって次第に大きくなる
    ことを特徴とする抵抗変化メモリ。
  2. 半導体基板と、
    前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、
    前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバと
    を具備し、
    前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、
    前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、
    前記奇数番目の導電線を駆動するドライバのサイズは、前記第１ドライバから前記奇数番目の導電線のうち最上導電線を駆動するドライバに向かって次第に大きくなる
    ことを特徴とする抵抗変化メモリ。
  3. 半導体基板と、
    前記半導体基板上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、
    前記第１乃至第（ｎ＋１）導電線を駆動する第１乃至第（ｎ＋１）ドライバと
    を具備し、
    前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から奇数番目の導電線は、前記半導体基板の表面に沿う第１方向に延び、前記第１乃至第（ｎ＋１）導電線のうち前記半導体基板側から偶数番目の導電線は、前記第１方向に交差し、前記半導体基板の表面に沿う第２方向に延び、
    前記第１乃至第ｎ可変抵抗素子のうち第ｇ可変抵抗素子は、第ｇ及び第（ｇ＋１）導電線の交差部に配置され（但し、ｇは、１、…ｎのうちの１つ）、
    前記偶数番目の導電線を駆動するドライバのサイズは、前記第２ドライバから前記偶数番目の導電線のうち最上導電線を駆動するドライバに向かって次第に大きくなる
    ことを特徴とする抵抗変化メモリ。
  4. 前記ドライバのサイズは、一定の割合で大きくなることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
  5. 前記ドライバのサイズは、均一サイズの複数のFETを用意し、前記ドライバを構成するFETの数により変更することを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8902635B2 (en) 2011-11-29 2014-12-02 Panasonic Corporation Variable resistance nonvolatile memory device and method of writing thereby
US9355719B2 (en) 2012-07-19 2016-05-31 Hitachi, Ltd. Semiconductor device
US9887003B2 (en) 2014-05-26 2018-02-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor storage device
US10388369B2 (en) 2015-04-28 2019-08-20 Hitachi, Ltd. Nonvolatile memory control method, control device, and semiconductor storage device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5606479B2 (ja) * 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US9130020B2 (en) * 2013-02-01 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR102083492B1 (ko) * 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
TWI688957B (zh) * 2014-11-06 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4039283B2 (ja) * 2003-03-17 2008-01-30 株式会社村田製作所 可変抵抗器
US7940365B2 (en) * 2007-01-05 2011-05-10 Apple Inc. Compact display flex and driver sub-assemblies
US8200291B2 (en) * 2007-07-24 2012-06-12 Allan Steinmetz Vehicle safety device for reducing driver distractions
JP5100292B2 (ja) 2007-10-05 2012-12-19 株式会社東芝 抵抗変化メモリ装置
JP5127661B2 (ja) 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
JP5178472B2 (ja) 2008-11-20 2013-04-10 株式会社東芝 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8902635B2 (en) 2011-11-29 2014-12-02 Panasonic Corporation Variable resistance nonvolatile memory device and method of writing thereby
US9355719B2 (en) 2012-07-19 2016-05-31 Hitachi, Ltd. Semiconductor device
US9887003B2 (en) 2014-05-26 2018-02-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor storage device
US10388369B2 (en) 2015-04-28 2019-08-20 Hitachi, Ltd. Nonvolatile memory control method, control device, and semiconductor storage device

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