TWI427642B - 具分段式資料線之記憶體系統 - Google Patents

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Description

具分段式資料線之記憶體系統
本發明係關於用於資料儲存之技術。
本申請案主張由Thomas Yan及Luca Fasoli於2008年8月25日提出申請之美國臨時申請案第61,091,720號「Memory System With Sectional Data Line」之權益，其內容以引用方式併入本文中。
半導體處理技術及記憶體單元技術之當前發展已使得在積體電路記憶體陣列中所達成之密度持續增加。例如，某些記憶體陣列可製造成使字線接近於最小特徵尺寸(F)及使特定字線互連層具有最小之特徵間距，且亦使得位元線接近最小特徵寬度及使特定位元線互連層具有最小特徵間距。此外，已製造具有一個以上記憶體單元平面或層級之三維記憶體陣列，其在每一記憶體平面上實施所謂的4F2 記憶體單元。實例性三維記憶體陣列係闡述於Johnson之標題為「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」之美國專利第6,034,882號及Zhang之標題為「Three-Dimensional Read-Only Memory Array」之美國專利第5,835,396號中。
一三維記憶體陣列在每一位元線及字線上之記憶體單元數目較大時最為有效。此單元數目通常稱為位元線或字線之扇出(N)。一較大之扇出減少每一記憶體層上之陣列線與下方電路之間的垂直連接數目。此等垂直連接不能位於每一層上之個別記憶體單元下方，且因此可明顯地添加至晶片區域。但一較大扇出通常具有相依於所使用之記憶體單元技術之某些電缺陷。舉例而言，陣列線之電容及陣列線之電阻可增加，且每一單元之洩露可導致功率耗散增加。若位元線路徑上之電阻過高，則可能經歷一電壓降。位元線路徑上之電容將影響感測速度。
本文揭示一種降低位元線路徑之電容及電阻之分段式資料線方案。
一個實施例包含複數個資料儲存元件、定位於該複數個資料儲存元件內且與該複數個資料儲存元件通信之複數個信號線、位於該複數個資料儲存元件外部之複數個區域資料線(區域資料線之不同子組經由該等信號線與該等資料儲存元件之不同子組選擇性地通信)、位於該複數個資料儲存元件外部且與該等區域資料線之多個子組選擇性地通信之複數個全局資料線、及連接至該等全局資料線之控制電路。
一個實施例包含一記憶體陣列，該記憶體陣列包括複數個資料儲存元件、定位於該記憶體陣列中且與該等儲存元件通信之複數個信號線、位於該記憶體陣列外部且與該等信號線選擇性地通信之複數個區域資料線、位於該記憶體陣列外部之複數個全局資料線、及連接至該等全局資料線之控制電路。該等區域資料線之一第一子組係與該等資料儲存元件之一第一子組選擇性地通信，且不與其他資料儲存元件通信。該等區域資料線之一第二子組係與該等資料儲存元件之一第二子組選擇性地通信，且不與其他資料儲存元件通信。該等全局資料線係與該等區域資料線之第一子組及該等區域資料線之第二子組選擇性地通信。
一個實施例包含複數個資料儲存元件，其包括：一單片式三維記憶體陣列；複數個位元線，其定位於該記憶體陣列中且連接至該等資料儲存元件；複數個字線，其定位於該記憶體陣列中且連接至該等資料儲存元件；複數個區域資料線，其位於該記憶體陣列下方之至少一個金屬層中；複數個全局資料線，其位於該記憶體陣列上方之至少一個金屬層中；一第一選擇電路群組，其將該等位元線選擇性地電連接至區域資料線；一第二選擇電路群組，其將該等區域資料線選擇性地電連接至全局資料線；及複數個感測放大器，其定位於該記憶體陣列下方且連接至該等全局資料線。
一個實施例包含：配置為若干群組之複數個非揮發性儲存元件；與該等非揮發性儲存元件通信之控制線；多組第一區域資料線，以使得每一群組包含其自身之第一區域資料線組；一組全局資料線；第一選擇電路，以使得每一群組皆包含該等第一選擇電路之一不同子組，用於針對該各自群組將該等控制線之一子組電連接至第一區域資料線；第二選擇電路，以使得該等第二選擇電路針對該各自群組將該等第一區域資料線之一子組電連接至該等全局資料線；及與該等全局資料線通信之控制電路。
一個實施例包含一種用於操作一資料儲存系統之方法，該方法包括：自複數個隔段中選擇一第一隔段(其中該複數個隔段構成一資料儲存元件陣列，且每一隔段包含複數個資料儲存元件區塊)；選擇該第一隔段內之一區塊，以使得該選定區塊包含多行選擇電路，且該等選擇電路中之每一者皆針對該選定區塊連接至一不同位元線；選擇該選定區塊之一行且使用該選定行之選擇電路在連接至該選定行之選擇電路之區域資料線與位元線之間提供通信；選擇該等區域資料線之一子組來與一組全局資料線通信；對與區域資料線之選定子組通信之資料儲存元件執行一記憶體作業(使用全局資料線)。該選定區塊之位元線係與資料儲存元件通信。該組全局資料線亦連接至其他區塊之區域資料線。
一個實施例包含一種用於操作一資料儲存系統之方法，該方法包括將一組控制線電連接至一組區域資料線以使得該等控制線與該組區域資料線通信。該等控制線亦與複數個資料儲存元件之第一子組通信。該組區域資料線係定位於該複數個資料儲存元件外部。該方法進一步包含選擇該等區域資料線之一子組並將其電連接至一組全局資料線，以使得區域資料線之該子組與該組全局資料線通信。該等全局資料線係定位於該複數個資料儲存元件外部。該等全局資料線連接至控制電路。該等全局資料線亦連接至其他區域資料線。該方法進一步包括使用控制電路對該等資料儲存元件之第一子組之至少一部分執行一記憶體作業。
本文揭示一種用於一記憶體陣列之分段式資料線方案。針對每一分段提供若干區域資料線，其中一分段可包含一個、兩個、四個等區塊。選擇電路係用於將該等區域資料線電連接至適當位元線(或在某些實施例中，連接至字線或其他類型之控制線)。跨越一個或所有隔段向全局資料線提供感測放大器(或其他控制邏輯)輸出。選擇電路係用於將全局資料線連接至適當區域資料線。
於一個實施例中，區域資料線係實施於記憶體陣列下方之一或多個下部金屬層內。相對而言此等下部金屬層具有一較高之電阻及電容。該等全局資料線係實施於一或多個頂部金屬層內，相對而言與下部金屬層相比其具有較低電阻及較低電容。藉由僅實施下部金屬層中之較短區域資料線及頂部金屬層中之較長全局資料線，會減小位元線路徑之總電阻及電容。
圖1係繪示可實施本文所述分段式資料線方案之一記憶體系統100之一個實例之一方塊圖。記憶體系統100包含可係一二維或三維記憶體單元陣列之一記憶體陣列102。於一個實施例中，記憶體陣列102係一單片式三維記憶體陣列。記憶體陣列302之陣列端子線包含成列組織之字線之各種層及成行組織之位元線之各種層。然而，亦可實施其他定向。
記憶體系統100包含列控制電路120，其輸出108連接至記憶體陣列102之各自字線。出於此文檔之目的，一連接可係一直接連接或間接連接(例如，經由另一部件)。列控制電路108自系統控制邏輯電路130接收M個列位址信號之一群組及一或多個各種控制信號，且通常可針對讀取及程式化(例如，設定(SET)及重設(RESET))作業二者而包含諸如列解碼器122、陣列端子驅動器124、及區塊選擇電路126等電路。
記憶體系統100亦包含行控制電路110，該行控制電路之輸入/輸出106連接至記憶體陣列102之各自位元線。行控制電路106自系統控制邏輯130接收N個行位址信號之一群組及一或多個各種控制信號，且通常可包含諸如行解碼器112、陣列端子接收器或驅動器114、區塊選擇電路116、及感測放大器118等電路。於一個實施例中，感測放大器118向位元線提供信號並感測位元線上之信號。本文可使用此項技術中習知之各種感測放大器。
系統控制邏輯130自一主機接收資料及命令並向主機提供輸出資料。於其他實施例中，系統控制邏輯130自一單獨控制器電路接收資料及命令，並向彼控制器電路提供輸出資料。該控制器電路與主機通信。系統控制邏輯130可包含一或多個狀態機、暫存器及用於控制記憶體系統100之作業之其他控制邏輯。
於一個實施例中，繪示於圖1中之所有組件係配置於一單個積體電路上。舉例而言，系統控制邏輯130、行控制電路110及列控制電路120係形成於一基板之表面上，且記憶體陣列102係形成於該基板上方(且因此，在系統控制邏輯130、行控制電路110及列控制電路120上方)之一單片式三維記憶體陣列。於某些情形中，控制電路之一部分可形成於與記憶體陣列之某些層相同之層上。關於如圖1所示彼等之適合實施例之更多資訊可見於下述美國專利中，其全文以引用的方式併入本文中：美國專利6,879,505；美國專利7,286,439；美國專利6,856,572；及美國專利7,359,279。
圖2係一單片式三維陣列102之一部分之一簡化透視圖，該單片式三維陣列包含定位於一第二記憶體層級220下方之一第一記憶體層級218。於某些實施例中，可如美國專利第6,952,030號「High-Density Three-Dimensional Memory Cell」中所闡述來形成該等記憶體層級，該專利以全文引用之方式併入本文中。例如，第一記憶體層級218之上部導體可用作定位於該第一記憶體層級上方之第二記憶體層級220之下部導體，如圖2中所示。
一單片式三維記憶體陣列係其中多個記憶體層級形成於一單個基板(例如，一晶圓)上方而無中間基板之一個記憶體陣列。形成一個記憶體層級之層係直接沈積或生長在一或多個現有層級之層上方。相反，已藉由在單獨基板上形成記憶體層級並將該等記憶體層級黏合於彼此頂部上來構造堆疊記憶體，如在Leedy之美國專利第5,915,167號「Three-dimensional Structure Memory」中所述。可在接合之前使基板變薄或將其自記憶體層級移除，但由於記憶體層級最初形成於單獨基板上，因此此等記憶體並非真正之單片式三維記憶體陣列。
記憶體陣列102包含複數個記憶體單元200。關於第一記憶體層級218，記憶體單元200係位於一組位元線206與一組字線208之間且與其相連接。關於第二記憶體層級220，記憶體單元200係位於一組位元線210與字線208之間且與其相連接。
於一個實施例中，每一記憶體單元包含一二極體(或其他引導元件)及一電阻元件。於此等實施例中，毗鄰記憶體層級上之二極體較佳地指向相反方向，如2007年3月27日提出申請且標題為「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」之序列號為11/692,151之美國專利申請案中所闡述，該專利申請案以全文引用之方式併入本文中。舉例而言，第一記憶體層級218之二極體可係如箭頭A1 所指示之上指二極體(例如，其中p區域位於該等二極體底部)，而第二記憶體層級220之二極體可係如箭頭A2 所指示之下指二極體(例如，其中n區域位於該等二極體底部)，或反之亦然。
於一個實施例中，記憶體單元200可使得可對其進行一次程式化及多次讀取。一個實例性記憶體單元包含形成於上部導體與下部導體之間的交叉處之一多層柱。於一個實施例中，該柱包含一引導元件，諸如一二極體，其與一狀態變換元件(例如一反熔絲層)串聯連接。在該反熔絲層保持完整時，該單元就電方面而言係一開路。在該反熔絲層被破壞時，該單元就電方面而言係與該被破壞之反熔絲層之電阻串聯連接之一二極體。記憶體單元之實例可見於美國專利6,034,882；美國專利6,525,953；美國專利6,952,043；美國專利6,420,215；美國專利6,951,780；及美國專利7,081,377。
於另一實施例中，記憶體單元係可覆寫的。舉例而言，美國專利申請公開案第2006/0250836號闡述包含與一可逆電阻率切換元件串聯耦接之一二極體之一可覆寫非揮發性記憶體單元，該專利申請案以全文引用之方式併入本文中。一可逆電阻率切換元件包含具有可在兩個或更多個狀態之間進行可逆切換之一電阻率之可逆電阻率切換材料。舉例而言，該可逆電阻率切換材料在製造時可處於一初始高電阻率狀態中，在施加一第一電壓及/或電流時，該初始高電阻率狀態可切換至一低電阻率狀態。施加一第二電壓及/或電流可使該可逆電阻率切換材料恢復至該高電阻率狀態。另一選擇係，該可逆電阻率切換元件在製造時可係處於一初始低電阻狀態中，在施加適當電壓及/或電流時，該低電阻狀態可逆地可切換至一高電阻狀態。在用於一記憶體單元中時，一個電阻狀態可代表一二進制「0」，而另一電阻狀態可代表一二進制「1」。然而，可使用多於兩個資料/電阻狀態。舉例而言，在美國專利申請公開案第2006/0250836號中闡述各種可逆電阻率切換材料及採用可逆電阻率切換材料之記憶體單元之作業，該專利申請公開案以全文引用之方式併入本文中。於某些實施例中，可逆電阻率切換材料230可自一金屬氧化物形成。可使用多種不同之金屬氧化物。於一個實例中，使用氧化鎳。
於一個實施例中，將電阻自高電阻率狀態切換至低電阻率狀態之過程係稱為設定該可逆電阻率切換元件。將電阻自低電阻率狀態切換至高電阻率狀態之過程係稱為重設該可逆電阻率切換元件。該高電阻率狀態係與二進制資料「0」相關聯，且低電阻率狀態係與二進制資料「1」相關聯。於其他實施例中，可顛倒設定及重設及/或資料編碼。於某些實施例中，第一次設定一電阻率切換元件時需要一比正常電壓高之電壓，且稱作一形成(FORMING)作業。
本文揭示之分段式資料線方案並不需要特定類型之記憶體單元。可使用許多不同類型之記憶體單元。
如上文提及，圖2顯示一單片式三維記憶體陣列之一部分。如圖可見，位元線206及210係以一第一方向配置，且字線208係以與該等位元線正交之一第二方向配置。於具有額外記憶體單元層之一記憶體陣列中，將存在額外之位元線層及字線層。支持電路(例如，行控制電路110、列控制電路120、及系統控制邏輯130)係配置於基板之表面上，其中記憶體陣列係製造於支持電路上方。圖3繪示一積體電路之各種層，顯示記憶體陣列係定位於基板上方。該記憶體陣列包含位元線層BL0、BL1及BL2，與字線層WL0及WL1。於其他實施例中，亦可實施額外之位元線及字線層。實施一半導體記憶體系統之一積體電路亦包含用於在支持電路之不同組件之間及支持電路與位元線及字線之間路由信號之多個金屬層。在實施於基板之表面上之支持電路上方及記憶體陣列下方配置此等金屬層。圖3顯示用於路由之兩個金屬層R1及R2；然而，其他實施例可包含多於或少於兩個金屬層。於一個實例中，此等金屬層R1及R2係由鎢形成(約1.5ohm/squre)，其相對而言具有一高電阻及高電容。
用於在記憶體系統之不同組件之間路由信號之一或多個金屬層可定位於記憶體陣列上方。圖3顯示在記憶體陣列上方之一個此種金屬層，標記為頂部金屬層。於一個實例中，頂部金屬層係由鋁或銅形成(約0.05ohm/squre)，其具有一比層R1及R2小之電阻及電容。金屬層R1及R2並未使用與頂部金屬層所使用之相同材料來實施，乃因用於R1及R2之金屬需要耐受用於在R1及R2頂部製造記憶體陣列之處理步驟。
可新增通孔以在毗鄰金屬層之間進行連接。可新增介層孔以在非毗鄰之層之間進行連接。一介層孔係一多層通孔，且可連接多於2個層(於此情形中，介層孔看似一階梯形)。
併入一記憶體陣列(例如記憶體陣列102)之積體電路一般將該陣列細分為大量子陣列或區塊。可將各區塊一起分組成若干隔段，每一隔段含有(例如)16個、32個或一不同數目之區塊。圖4顯示被劃分成若干隔段(例如，隔段0、隔段1...隔段N)之記憶體陣列102之一邏輯圖。隔段之數目可針對不同實施方案而不同。某些實施例可僅使用一個隔段。圖5顯示將一個隔段(例如，隔段0)劃分成若干區塊(區塊0至區塊15)。於一個實施例中，於一隔段中存在16個區塊。然而，其他實施例可使用不同數目之區塊。
如通常所使用，一子陣列或區塊係一相連記憶體單元群組，其具有通常未被解碼器、驅動器、感測放大器及輸入/輸出電路阻斷之相連字線及位元線。此係針對多種原因中之任一者來完成。舉例而言，因字線及位元線之電阻及電容而起且向下遍曆此等線之信號延遲(亦即，RC延遲)在一大型陣列中可能非常明顯。可藉由將一較大陣列細分成一群組較小之子陣列以便減小每一字線及/或每一位元線之長度來減少此等RC延遲。作為另一實例，與存取一群組記憶體單元相關聯之功率可指示於一既定記憶體循環期間可同時存取之記憶體單元數目之一上限。因此，通常將一大記憶體陣列細分成較小之子陣列以減少同時存取之記憶體單元數目。一積體電路可包含一或多個記憶體陣列。
圖5顯示區塊0之一子組位元線。回顧圖3，可見，基板較記憶體陣列為寬；因此，行控制電路110之某些部分可自記憶體陣列下方突出，以促進使用介層孔及通孔連接至R1、R2、頂部金屬層及位元線。將行控制電路110(包含解碼器及感測放大器)劃分成兩組電路，每一組電路係位於積體電路之對置側上(例如，側A及側B)以使得行控制電路110之一組電路自記憶體陣列之第一側(側A)突出，且行控制電路110之第二組電路自記憶體陣列之對置側(側B)突出。一區塊之一半位元線連接至行控制電路110在側A上之一組電路，且一區塊之另一半位元線連接至行控制電路110在側B上之第二組電路。此兩組位元線係交替插置以使得每隔一個之位元線被連接至側A上之行控制電路110，且中間之位元線連接至側B上之行控制電路110。可存在其中自側A撿取兩個相鄰位元線且自側B撿取接下來之2個位元線之情形。此相依於程序。
於一個實施例中，存在位於每一區塊下方(例如，在基板之表面上)之兩個感測放大器。該兩個感測放大器中之一者係用於連接至側A上之行控制電路110之位元線，且另一感測放大器係用於連接至側B上之行控制電路110之位元線。於在一隔段中包含16個區塊之實施例中，一隔段中存在32個感測放大器，其中每一側(側A及側B)有16個。於一個實施例中，一隔段之一個屬性係該隔段中之所有區塊共用該相同之32個感測放大器。此意指可同時選擇一隔段中之32個記憶體單元供用於程式化或讀取。因此，該記憶體系統必須包含用於選擇該32個記憶體單元之電路及用於在該32個選定記憶體單元與感測器之間路由信號之線。
於先前系統中，用於在該32個選定記憶體單元與感測放大器之間路由信號之全局路由線係實施於金屬層R1或R2中，其具有一相對大之電阻及電容。為降低總電阻及電容，某些先前設計已實施該等全局路由線之一半用於在該32個選定記憶體單元與R1(或R2)中之感測放大器之間路由信號，且該等全局路由線之另一半用於在該32個選定記憶體單元與實施於頂部金屬層中之感測放大器之間路由信號。儘管此方案的確降低電阻及電容，但該降低並不足以允許高速作業。於先前實施方案中，該等全局路由線中之每一者皆觸碰所有解碼電晶體汲極，此增加與該線相關聯之總電容。
為進一步降低選定記憶體單元與感測放大器之間的資料線中之電阻及電容，可使用一分段式資料線方案。針對每一分段來提供區域資料線，其中一分段可包含一個、兩個、四個等區塊。選擇電路係用於將區域資料線連接至適當之位元線。跨越所有隔段將感測放大器輸出提供至全局資料線。選擇電路係用於將該等全局資料線連接至適當之區域資料線。
圖6係繪示用於實施一分段式資料線方案之行控制電路110之一個實施例之路由信號及選擇電路之一部分之一示意圖。於此實施例中，於一隔段中存在16個區塊。圖中繪示區塊0、區塊1及區塊15這三個區塊之某些部分。每一區塊皆具有：用於將位元線電連接至陣列一側(例如，圖5之側A)上之感測放大器之64行選擇電路300，及用於將位元線連接至陣列另一側(例如，圖5之側B)上之感測放大器之64行選擇電路。圖6僅顯示用於連接至側B之64行選擇電路300。因此，對於每一個區塊，每一區塊具有64行×32個位元線×2(頂部及底部)=4096個位元線。於一個實施例中，該三維記憶體陣列包含四個層，每一層有1024個位元線。亦可使用對電路、位元線及層進行解碼之其他配置。
於圖6之實施例中，每一區塊皆具有其自身之區域資料線組。舉例而言，區塊0包含SELB0<31:0>，區塊1包含SELB1<31:0>，...區塊15包含SELB15<31:0>。區域資料線SELB0<31:0>、SELB1<31:0>、...SELB15<31:0>係實施於金屬層R1中於其各自之區塊下方，且僅沿各自區塊之寬度延伸。一特定行之選擇電路300用於將同一行之32個位元線選擇性地連接至32個各自區域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)。如自圖6可見，選擇電路300中之每一者接收來自行解碼器112之一選擇信號CD，及來自與該行相關聯之32個位元線中之一者之一位元線連接。基於來自行解碼器112之選擇輸入，選擇電路300將位元線連接至區域資料線(例如SELB0<31:0>、SELB1<31:0>、...SELB15<31:0>)中之一各自區域資料線或斷開該連接。
圖7係顯示選擇電路300之細節之一示意圖。出於實例目的，選擇電路300中之一者已由圖6中之參考編號302個別地標識。選擇電路302包含端子A、B及C。圖7之示意圖亦顯示端子A、B及C。端子A連接至行解碼器112以使得行解碼器112可將一選擇信號CD發送至控制選擇電路302。端子B連接至一各自位元線。端子C連接至一各自區域資料線(例如，SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>中之一者)。圖7亦顯示一端子D，其係用於未選定位元線之一全局線。為易於讀取，圖6並不顯示與選擇電路300之所有端子D之連接；然而，熟習此項技術者將瞭解，所有端子D皆連接至一共同之未選定位元線信號值。該等選擇電路將一位元線電連接至一區域資料線，以使得該位元線可與該區域資料線電通信。在選擇電路經組態以不將一位元線電連接至一區域資料線時，則位元線不能與區域資料線通信，儘管位元線及資料線二者仍以實體方式連接至選擇電路。
選擇電路各自包含兩個連接之電晶體584與586及電容器588。電容器588並非電路中之一實際實體電容器。相反，電容器588代表源極至井(source-to-well)寄生電容。端子A將行解碼器112連接至電晶體584及586之閘極。基於端子A處之信號，端子B處之位元線將與端子C處之各自區域資料線(例如，SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>中之一者)或端子D處之未選定位元線信號通信。選擇電路300中之每一者將製造於基板之表面上，且使用介層孔連接至位元線且使用金屬層R1及/或R2連接至行解碼器112、區域資料線及未選定位元線信號。
回顧圖6，行解碼器112選擇一個行並向彼選定行發送在適當之選擇信號CD上之一選擇指示，以使得所選行將各自之32個位元線連接至區域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)。每一區塊具有其自身之一組16個2:1多工器(MUX)，其與該區塊相關聯且位於區塊下方之基板上。每一組32個區域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)係連接至彼各自區塊之一組16個2:1多工器(MUX)。舉例而言，於區塊0中，第一多工器接收SELB0<0>及SELB0<16>，第二多工器接收SELB0<1>及SELB0<17>，...第十六個多工器接收SELB0<15>及SELB0<31>。該等多工器中之每一者自行解碼器112接收一選擇信號(例如，信號S)以便選定該32個區域資料線中之16個。於一個實施例中，將同一選擇信號S提供至一區塊(或隔段)之所有多工器(MUX)，以便選定(舉例而言)SELB0<15:0>或選定SELB0<16:31>。
於一個實施例中，該等多工器包含偏置未選定SELB之能力。
該16個選定區域資料線連接至全局資料線GSELB[15:0]。舉例而言，SELB0<0>係連接至GSELB[0]，SELB0<1>係連接至GSELB[1]，等等，或SELB0<16>係連接至GSELB[0]，SELB0<17>係連接至GSELB[1]，等等。全局資料線GSELB[15:0]係實施於頂部金屬中，且全局資料線GSELB[15:0]與多工器(MUX)之間的連接係使用介層孔(或通孔)來製作。全局資料線GSELB[15:0]跨越整個隔段延伸，其中每一隔段具有其自身之全局資料線組。為降低全局資料線之間的耦合，可使用各種形式之頂金屬隔離。
該等全局資料線GSELB[15:0]中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB[0]，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB[1]，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB[15]。因此，一特定感測放大器之輸出連接至一全局資料線，然後藉由一多工器連接至一區域資料線，且然後藉由一選擇電路連接至一位元線。由於全局資料線係實施於頂部金屬內，且頂部金屬具有比金屬層R1及R2明顯低之電阻，因此自感測放大器至記憶體單元之信號路徑具有一較低電阻。由於係「關斷」且由解碼線觸碰之電晶體數目降低了將近1/16(先前，一隔段中之所有電晶體皆連接，現在僅一區塊中之電晶體連接)，電容亦降低。藉由通過減少每一資料線(SELB)之位元線驅動器之數目而具有一分段式資料線來降低位元線驅動器之總寄生電容(源極至井寄生電容)。
如上文提及，圖6僅顯示至該等區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除圖6所繪示之彼等外，每一區塊存在另一組區域資料線，每一隔段存在另一組全局資料線，且每一隔段存在另一組感測放大器。因此，一選定區塊係與連接至64個區域資料線之64個選定位元線相關聯，其中針對該64個區域資料線，32個多工器選擇32個區域資料線連接至32個全局資料線。該32個全局資料線連接至與彼特定隔段相關聯之32個感測放大器。
使用64個區域資料線及32個全局資料線於一隔段中選擇16個區塊、於一行中選擇64個位元線之選擇係針對各實施例之一個組。於其他實施例中，可使用不同數目之每一項。另外，區域資料線之數目可係非二進制的(例如48或96)。
若記憶體系統係實施於限定在用於多工器(MUX)及額外信號線之空間中之一積體電路中，則多個區塊可共用一組區域資料線。圖8提供其中多組區域資料線係各自由兩個區塊共用之一實施例之一實例。圖9提供其中多組區域資料線係各自由四個區塊共用之另一實施例之一實例。於其他實施例中，其他數目之區塊可共用一組區域資料線。
圖8顯示構成一隔段之16個區塊。類似於圖6，圖8僅顯示用於連接至一個側(例如，側B)之路由信號及選擇電路。於圖8之實施例中，一組資料線係由兩個區塊共用。舉例而言，SELBA<31:0>係由區塊0及區塊1共用，SELBB<31:0>(未繪示)係由區塊2及區塊3共用，...，且SELBH<31:0>係由區塊14及區塊15共用。每一組區域資料線係實施於相關聯區塊下方之空間中之金屬層R1及/或金屬層R2中。舉例而言，SELBA<31:0>係實施於區塊0及區塊1下方。圖8繪示每一區塊之64個行，其中每一行包含32個選擇電路300，用於選擇32個位元線以連接至該等區域資料線。
該等區域資料線係連接至16個多工器(MUX)。該16個多工器中之8個係與該兩個區塊中之第一區塊相關聯且位於其下方，且另外8個多工器係與該兩個區塊中之第二區塊相關聯且位於其下方。舉例而言，該等SELBA線中之16個連接至區塊0下方之多工器(MUX)，且該等SELBA線中之16個連接至區塊1下方之多工器(MUX)。回應於來自行解碼器112之一選擇信號，該32個區域資料線中之16個連接至全局資料線GSELB[15:0]。
該等全局資料線GSELB[15:0]中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB[0]，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB[1]，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB[15]。因此，一特定感測放大器之輸出連接至一全局資料線，然後藉由一多工器連接至一區域資料線，且然後藉由一選擇電路連接至一位元線。
如上文提及，圖8僅顯示至區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除圖8所繪示之彼等外，每一對區塊存在另一組區域資料線，每一隔段存在另一組全局資料線，且每一隔段存在另一組感測放大器。
藉由使得兩個區塊共用一組區域資料線，減少多工器之數目及在各多工器之間來回之信號線數目。
圖9繪示其中四個區塊共用一組區域資料線之一實施例。因此，每一隔段(其包含16個區塊)將具有四組區域資料線，其可選擇性地連接至彼隔段之一組全局資料線。為易於查看，圖9僅繪示四個區塊：區塊0、區塊1、區塊2及區塊3，其全部共用區域資料線SELB<0:32>。區域資料線SELB<0:32>係實施於區塊0至3下方之金屬層R1或金屬層R2內。
類似於圖6，圖9僅顯示用於連接至一個側(例如，側B)之路由信號及選擇電路。圖9繪示每一區塊之64個行，其中每一行包含32個選擇電路300，用於選擇32個位元線以連接至該等區域資料線SELB。
該等區域資料線係連接至16個多工器(MUX)。該16個多工器中之4個係與該4個區塊中之每一者相關聯且分別位於其下方。舉例而言，該等SELB線中之8個連接至區塊0下方之多工器(MUX)，該等SELB線中之8個連接至區塊1下方之多工器(MUX)，該等SELB線中之8個連接至區塊2下方之多工器(MUX)，且該等SELB線中之8個連接至區塊3下方之多工器(MUX)。回應於來自行解碼器112之一選擇信號，該32個區域資料線SELB<31:0>中之16個連接至全局資料線GSELB[15:0]。
該等全局資料線GSELB[15:0]中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB[0]，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB[1]，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB[15]。因此，一特定感測放大器之輸出連接至一全局資料線，然後藉由一多工器連接至一區域資料線，且然後藉由一選擇電路連接至一位元線。
如上文提及，圖9僅顯示至區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除圖9所繪示之彼等外，每一群組區塊存在另一組區域資料線，每一隔段存在另一組全局資料線，且每一隔段存在另一組感測放大器。藉由使得4個區塊共用一組區域資料線，減少多工器之數目及在各多工器之間來回之信號線數目。於其他實施例中，8個、16個或其他數目之區塊可共用一組區域資料線。
針對兩端子可覆寫記憶體之某些實施例，感測放大器在讀取作業期間藉由將選定位元線偏置至一較高電壓(例如，1.5v)來感測選定記憶體單元。將選定字線偏置至較低電壓(例如，0v)。為避免自選定位元線至許多未選定字線之感測洩漏電流，以與選定位元線相同之電壓來偏置未選定字線(例如，1.5v)。為避免自未選定位元線至選定字線之洩漏電流，可以與選定位元線相同之電壓(例如，0v)來偏置未選定位元線。
於程式作業(設定/重設/形成)中，亦正向偏置記憶體陣列，此類似於一讀取作業。主要不同係電壓範圍。選定位元線需要以最高電壓VWR(例如，於「形成」中為8v)偏置。選定字線係於VSS處。所有未選定位元線係於VUB處偏置(例如，0.7v)。所有未選定字線係於VUX處偏置(例如，於「FORM」中為7.5v)。用於設定及重設作業之電壓範圍係2至5伏特。於在一資料儲存元件中使用可逆電阻切換材料之一實施例中，設定作業將可逆電阻切換材料置於一低電阻狀態中，重設作業將可逆電阻切換材料置於一高電阻狀態中，且形成作業係第一次設定作業(其需要比後續設定作業更高之一電壓)。亦可使用其他方案。
為降低晶片上電荷幫浦之最大電壓需要，位元線驅動器電路經設計以使選定位元線電壓通過一PMOS電晶體，如圖7中繪示(見電晶體584)。提議於一讀取作業期間驅動之電壓應比以往更低。此產生一問題，乃因在閘極係以VSS(0v)偏置時，所選定位元線驅動器(例如，選擇電路)處之PMOS電晶體(例如，圖7之電晶體584)不能遞送足夠之讀取電流(例如，1uA)。將區域資料線連接至所選定位元線之另一劣勢係耦接至感測放大器輸出節點之N井偏置電壓(VUX)之雜訊。存在多於4K之未選定位元線驅動器，其皆可將足夠雜訊(來自VUX)耦接至感測放大器輸出以在讀取作業期間導致一感測誤差。此耦接係透過位元線驅動器之寄生電容而發生。
針對其中存在上述問題之彼等實施例，圖10之電路會提供一解決方案。圖10顯示來自一三維記憶體陣列之(眾多記憶體單元中之)4個記憶體單元H、F、S、U。於圖10之實例中，針對一記憶體作業(讀取或程式化)選定記憶體單元S。圖10顯示2個字線驅動器(WL驅動器)及2個位元線驅動器(BL驅動器)。
圖10之實施例提供位元線驅動器/選擇電路310以替換上述選擇電路300。選擇電路310於一程式化作業(PROG)期間將相關之所選定位元線透過一PMOS電晶體320連接至一第一區域資料線SELB，且於一讀取作業(READ)期間將相關之選定位元線透過一NMOS電晶體322連接至一第二區域資料線SELBN。
將一額外NMOS電晶體324添加至介於位元線與未選定位元線電壓之間的選擇電路310。電晶體324之閘極信號XCSEL係一讀取作業期間之PMOS電晶體320之逆反邏輯。於選定位元線之選擇電路310中，CSEL(電晶體320及322之閘極)較高(例如，3.5v)且感測放大器輸出(SELBN)透過NMOS電晶體322連接至選定位元線。於一未選定位元線之一選擇電路310中，CSEL較低(例如，0v)且XCEL較高，因此，可將未選定之電壓電力(VUB=0v)透過NMOS電晶體324遞送至未選定位元線。
於程式化作業期間，應能夠將最大電壓(例如，2至8v)傳送至所選定位元線。將感測放大器輸出連接至PMOS電晶體320之源極(標識為SELB)。在選定選擇電路310時(CSEL=VSS)，透過PMOS電晶體320將感測放大器輸出電壓VWR(例如，6伏特)施加於選定位元線上。若未選定該位元線(CSL=VWR)，則透過NMOS電晶體322將位元線下拉(至約0.7伏特)，其中CSEL為6v且XCSEL為6v。
圖11繪示已經調適以利用圖10中所繪示方案之一隔段之一個區塊之路由信號及選擇電路。為每一區塊(或一對區塊，或其他區塊群組)提供兩組區域資料線SELB及SELBN，而非使得每一區塊(或一對區塊，或其他區塊群組)具有一組區域資料線SELB。舉例而言，繪示於圖11中之區塊0具有區域資料線SELB<31:0>及SELBN<31:0>。該組資料線SELB<31:0>用於在程式化作業期間驅動選定位元線之電壓。該組資料線SELBN<31:0>用於在讀取作業期間驅動選定位元線之電壓。
一組16個4:1多工器380係位於每一區塊下方之基板上。每一多工器380之輸入中之二者係區域資料線SELB中之二者，且每一多工器380之兩個其他輸入係區域資料線SELBN中之二者。舉例而言，繪示於圖11中之一第一(最左端)多工器接收SELB<0>、SELB<16>、SELBN<0>、及SELBN<16>。每一多工器320自行控制電路110接收一選擇信號以將該4個區域資料線中之一者選擇性地連接至相關聯之全局資料線。提供至多工器380之64個區域資料線中之16個係由多工器380連接至GSELB[15:0]。於一個實施例中，來自行控制電路110之選擇信號致使該組16個多工器選擇SELB<15:0>、SELB<31:16>、SELBN<15:0>或SELBN<31:16>。
圖11僅顯示至區塊0之一個側(例如，側B)上之感測放大器之連接路徑。因此，除圖11所繪示之彼等外，每一區塊存在其他組區域資料線，每一隔段存在另一組全局資料線，且每一隔段存在另一組感測放大器。
圖12A係多工器380之一個實例之一示意圖。該示意圖顯示4個NAND閘(402、404、406及408)、16個電晶體(420、422、424、426、428、430、432、434、436、438、440、442、444、446、448及450)及4個反相器(460、462、464及466)。圖12B係闡釋圖12A之電路之作業之一表格。基於MAD[1:0]、READ、XREAD、及XDIS處之信號，4個區域資料線(SELB[i]、SELB[j]、SELBN[i]及SELBN[j])中之一者可選擇性地連接至全局資料線GSELB[i]。
圖12A顯示NAND閘402，其接收MAD[0]、READ及XDIS並向電晶體420、電晶體422及反相器460提供一輸出。向電晶體426提供反相器460之輸出。電晶體420亦連接至GSELB[i]及SELBN[i]。電晶體422亦連接至SELBN[i]及電晶體424。電晶體424亦連接至VUB及XDIS。電晶體426亦連接至SELBN[i]及GSELB[i]。
NAND閘404接收MAD[1]、READ及XDIS並向電晶體428、電晶體430及反相器462提供一輸出。向電晶體434提供反相器462之輸出。電晶體428亦連接至GSELB[i]及SELBN[j]。電晶體430亦連接至SELBN[j]及電晶體432。電晶體432亦連接至VUB及XDIS。電晶體434亦連接至SELBN[j]及GSELB[i]。
NAND閘406接收MAD[0]、READ及XDIS並向電晶體436、電晶體438及反相器464提供一輸出。向電晶體42提供反相器464之輸出。電晶體436亦連接至GSELB[i]及SELB[i]。電晶體438亦連接至SELB[i]及電晶體440。電晶體440亦連接至VUB及XDIS。電晶體442亦連接至SELB[i]及GSELB[i]。
NAND閘408接收MAD[1]、XREAD及XDIS並向電晶體444、電晶體446及反相器466提供一輸出。向電晶體450提供反相器466之輸出。電晶體444亦連接至GSELB[i]及SELB[j]。電晶體446亦連接至SELB[j]及電晶體448。電晶體448亦連接至VUB及XDIS。電晶體450亦連接至SELBN[i]及GSELB[i]。
圖13係闡述本文所述解碼作業及選擇電路之一流程圖。於步驟602中，選擇一個隔段。於某些實施例中，可能針對同時作業而選擇多於一個隔段。於步驟604中，針對一記憶體作業選擇該選定隔段內之一區塊。於步驟606中，選擇適當之一或多個字線。於步驟608中，使用上述多工器選擇一子組區域資料線，且藉此將其連接至該隔段之全局資料線。此等全局資料線係與適當之感測放大器或其他相關電路通信。於步驟610中，選擇該選定區塊內之該等行中之一者，且將彼行之位元線連接至適當組區域資料線，如上文論述。於步驟612中，在選定位元線上、選定字線上、未選定位元線上及未選定字線上驅動適當之信號。於步驟614中，執行所需讀取或程式化作業，其中包含向與該記憶體系統通信之一主機裝置報告該等結果(資料讀取或程式化之成功/失敗)。此等步驟亦可以其他次序執行。用於程式化或讀取之額外方案相依於所使用之記憶體單元類型。本文所述技術可藉助許多不同類型之記憶體單元及記憶體架構來使用。
出於圖解說明及闡述之目的，上文已對本發明進行了詳細闡述。其並非意欲將本發明包羅無遺或限定於所揭示之具體形式。依據上述教示，可做出眾多修改及改變。選擇所述各實施例旨在最佳地闡釋本發明之原理及其實際應用，藉以使其他熟習此項技術者能夠以適合於所預期之具體應用之各種實施例形式及使用各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
100．．．記憶體系統
102．．．記憶體陣列
106．．．輸入/輸出
108．．．輸出
110．．．行控制電路
112．．．行解碼器
114．．．驅動器電路
116．．．區塊選擇
118．．．感測放大器
120．．．列控制電路
122．．．列解碼器
124．．．陣列驅動器
126．．．區塊選擇
130．．．系統控制邏輯
200．．．記憶體單元
206．．．位元線
208．．．字線
210．．．位元線
218．．．第一記憶體層級
220．．．第二記憶體層級
300．．．選擇電路
302．．．選擇電路
310．．．選擇電路
320．．．PMOS電晶體
322．．．NMOS電晶體
324．．．NMOS電晶體
380．．．多工器
402．．．NAND閘
404．．．NAND閘
406．．．NAND閘
408．．．NAND閘
420．．．電晶體
422．．．電晶體
424．．．電晶體
426．．．電晶體
428．．．電晶體
430．．．電晶體
432．．．電晶體
434．．．電晶體
436．．．電晶體
438．．．電晶體
440．．．電晶體
442．．．電晶體
444．．．電晶體
446．．．電晶體
448．．．電晶體
450．．．電晶體
460．．．反相器
462．．．反相器
464．．．反相器
466．．．反相器
584．．．電晶體
586．．．電晶體
圖1係一記憶體系統之一個實施例之一方塊圖。
圖2係一三維記憶體陣列之一部分之一簡化透視圖。
圖3繪示一三維記憶體之一個實施例之各層之一子組。
圖4繪示一記憶體陣列之一個實施例之一邏輯圖。
圖5繪示一記憶體陣列中一隔段之一個實施例之一邏輯圖。
圖6係資料線及用於將位元線經由該等資料線連接至行控制電路之選擇電路之一個實施例之一示意圖。
圖7係一選擇電路之一個實施例之一示意圖。
圖8係資料線及用於將位元線經由該等資料線連接至行控制電路之選擇電路之一個實施例之一示意圖。
圖9係資料線及用於將位元線經由該等資料線連接至行控制電路之選擇電路之一個實施例之一示意圖。
圖10係記憶體陣列之一部分及用於將位元線連接至多個電源之選擇電路之一個實施例之一示意圖。
圖11係資料線及用於將位元線經由該等資料線連接至行控制電路之選擇電路之一個實施例之一示意圖。
圖12A係一多工器之一個實施例之一示意圖。
圖12B係闡釋圖12A之多工器之作業之一表格。
圖13係闡述用於操作該等資料線及選擇電路之一過程之一個實施例之一流程圖。
300．．．選擇電路
302．．．選擇電路

Claims (27)

  1. 一種資料儲存系統，其包括：複數個資料儲存元件；複數個信號線，其定位於該複數個資料儲存元件內且與該複數個資料儲存元件通信；複數個區域資料線，其位於該複數個資料儲存元件外部，該等區域資料線之不同子組係經由該等信號線與該等資料儲存元件之不同子組選擇性地通信；複數個全局資料線，其位於該複數個資料儲存元件外部且與該等區域資料線之多個子組選擇性地通信；及控制電路，其連接至該等全局資料線，其中：該控制電路係定位於一基板之一表面上；該複數個資料儲存元件定位於該基板之該表面上方及該控制電路上方；該等區域資料線係定位於該複數個資料儲存元件與該基板之該表面之間；且該等全局資料線係定位於該複數個資料儲存元件與該基板之該表面上方。
  2. 如請求項1之資料儲存系統，其中：該等區域資料線係定位於該複數個資料儲存元件下方之至少一個金屬層中；且該等全局資料線係定位於該複數個資料儲存元件上方之至少一個金屬層中。
  3. 如請求項1或2之資料儲存系統，其中： 該等信號線係位元線；且該複數個資料儲存元件包含一單片式三維記憶體陣列。
  4. 如請求項1或2之資料儲存系統，其進一步包括：一第一群組選擇電路，其連接至該等信號線及該等區域資料線以將該等信號線選擇性地電連接至該等區域資料線。
  5. 如請求項4之資料儲存系統，其進一步包括：一第二群組選擇電路，其連接至區域資料線之該多個子組及該等全局資料線以將區域資料線之該多個子組選擇性地電連接至該等全局資料線。
  6. 如請求項4之資料儲存系統，其中：將該複數個資料儲存元件配置至多個隔段中；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；且每一區塊經由該等信號線之一相關聯子組及該第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同子組。
  7. 如請求項4之資料儲存系統，其中：將該複數個資料儲存元件配置至多個隔段中；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；該等區塊經分組以使得每一群組包含多個區塊；且每一群組之區塊經由該等信號線之一相關聯子組及該 第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同子組。
  8. 如請求項4之資料儲存系統，其中：將該複數個資料儲存元件配置至多個隔段內；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；每一區塊經由該等信號線之一相關聯子組及該第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同第一子組；且每一區塊經由該等信號線之該相關聯子組及該第一群組選擇電路之該相關聯子組連接至該等區域資料線之一不同第二子組，該等區域資料線之該第一子組係用於程式化，且該等區域資料線之該第二子組係用於讀取。
  9. 一種資料儲存系統，其包括：一記憶體陣列，其包括複數個資料儲存元件；複數個信號線，其定位於該記憶體陣列中且與該等儲存元件通信；複數個區域資料線，其位於該記憶體陣列外部且與該等信號線選擇性地通信，該等區域資料線之一第一子組係與該等資料儲存元件之一第一子組選擇性地通信且不與其他資料儲存元件通信，該等區域資料線之一第二子組係與該等資料儲存元件之一第二子組選擇性地通信且不與其他資料儲存元件通信；複數個全局資料線，其位於該記憶體陣列外部，該等 全局資料線係與該等區域資料線之該第一子組與該等區域資料線之該第二子組選擇性地通信；及控制電路，其連接至該等全局資料線，其中：該控制電路係定位於一基板之一表面上；該複數個資料儲存元件定位於該基板之該表面上方及該控制電路上方；該等區域資料線係定位於該複數個資料儲存元件與該基板之該表面之間；且該等全局資料線係定位於該複數個資料儲存元件與該基板之該表面上方。
  10. 一種資料儲存系統，其包括：複數個資料儲存元件，其包括一單片式三維記憶體陣列；複數個位元線，其定位於該記憶體陣列中且連接至該等資料儲存元件；複數個字線，其定位於該記憶體陣列中且連接至該等資料儲存元件；複數個區域資料線，其位於該記憶體陣列下方之至少一個金屬層中；複數個全局資料線，其位於該記憶體陣列上方之至少一個金屬層中；一第一群組選擇電路，其用以將該等位元線選擇性地電連接至該等區域資料線；一第二群組選擇電路，其用以將該等區域資料線選擇 性地電連接至該等全局資料線；字線控制電路，其與該等字線通信；及複數個感測放大器，其定位於該記憶體陣列下方且連接至該等全局資料線，其中：該字線控制電路、該等感測放大器、該第一群組選擇電路及該第二群組選擇電路係配置於一基板之一表面上；該單片式三維記憶體陣列係定位於該基板之該表面上方；該等區域資料線係定位於該記憶體陣列與該基板之該表面之間；且該等全局資料線係定位於該記憶體陣列與該基板之該表面上方。
  11. 如請求項10之資料儲存系統，其中：該記憶體陣列包含多個隔段；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；且每一區塊經由該等位元線之一相關聯子組及該第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同子組。
  12. 如請求項10之資料儲存系統，其中：該記憶體陣列包含多個隔段；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；該等區塊經分組以 使得每一群組包含多個區塊；且每一群組之區塊經由該等位元線之一相關聯子組及該第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同子組。
  13. 如請求項10之資料儲存系統，其中：該記憶體陣列包含多個隔段；每一隔段包含多個區塊；每一區塊包含多個資料儲存元件；且每一區塊經由該等位元線之一相關聯子組及該第一群組選擇電路之一相關聯子組連接至該等區域資料線之一不同第一子組；且每一區塊經由該等位元線之該相關聯子組及該第一群組選擇電路之該相關聯子組連接至該等區域資料線之一不同第二子組，該等區域資料線之該第一子組係用於程式化，且該等區域資料線之該第二子組係用於讀取。
  14. 如請求項10之資料儲存系統，其中：該第二群組之選擇電路係接收兩個區域資料線作為輸入且具有連接至一個全局資料線之一輸出之多工器。
  15. 如請求項10之資料儲存系統，其進一步包括：位元線控制電路，其與該等位元線及該等感測放大器通信；及系統控制電路，其與該字線控制電路及該位元線控制電路通信。
  16. 如請求項10之資料儲存系統，其中： 該複數個資料儲存元件係非揮發性儲存裝置。
  17. 一種非揮發性儲存裝置，其包括：複數個非揮發性儲存元件，其配置為若干群組；控制線，其與該等非揮發性儲存元件通信；多組第一區域資料線，每一群組包含其自身之第一區域資料線組；一組全局資料線；第一選擇電路，每一群組包含該等第一選擇電路之一不同子組，用於將該等控制線之一子組選擇性地電連接至該各自群組之第一區域資料線；第二選擇電路，該等第二選擇電路將該各自群組之該第一區域資料線之一子組選擇性地電連接至該等全局資料線；及控制電路，其與該等全局資料線通信，其中該控制電路係定位於一基板之一表面上；該複數個非揮發性儲存元件定位於該基板之該表面上方及該控制電路上方；該等第一區域資料線係定位於該複數個非揮發性儲存元件與該基板之該表面之間；且該等全局資料線係定位於該複數個非揮發性儲存元件與該基板之該表面上方。
  18. 如請求項17之非揮發性儲存裝置，其中：該複數個非揮發性儲存元件係包含多個記憶體單元層之一三維記憶體陣列； 該等控制線係位元線；該等控制電路包括包含感測放大器之行控制電路；該等第一選擇電路包含連接至nmos電晶體之pmos電晶體；該等第二選擇電路包含2：1多工器；且該等群組係共用一共同感測放大器組之記憶體單元區塊。
  19. 如請求項17之非揮發性儲存裝置，其進一步包括：多組第二區域資料線，每一群組包含其自身之第二區域資料線組，該等第一選擇電路將該等控制線之一子組選擇性地連接至該各自群組之第一區域資料線或該等第二區域資料線，該等第二選擇電路將該各自群組之該等第一區域資料線或該等第二區域資料線之一子組選擇性地連接至該等全局資料線。
  20. 如請求項17之非揮發性儲存裝置，其中：該等第二選擇電路係4：1多工器。
  21. 如請求項17之非揮發性儲存裝置，其中：該等第一區域資料線係定位於該複數個非揮發性儲存元件下方之至少一個金屬層中；且該等全局資料線係定位於該複數個非揮發性儲存元件上方之至少一個金屬層中。
  22. 一種用於操作一資料儲存系統之方法，其包括：自複數個隔段選擇一第一隔段，該複數個隔段構成一資料儲存元件陣列，每一隔段包含複數個資料儲存元件 區塊；選擇該第一隔段內之一區塊，該選定區塊包含多行選擇電路，該等選擇電路中之每一者連接至該選定區塊之一不同位元線，該選定區塊之位元線係與資料儲存元件通信；選擇該選定區塊之一行且使用該選定行之該等選擇電路以在連接至該選定行之該等選擇電路之區域資料線與位元線之間提供通信；選擇該等區域資料線之一子組以與一組全局資料線通信，該組全局資料線亦連接至其他區塊之區域資料線；使用該等全局資料線對資料儲存元件執行一記憶體作業以與區域資料線之該選定子組通信；及將控制電路連接至該等全局資料線，其中該控制電路係定位於一基板之一表面上；該等資料儲存元件定位於該基板之該表面上方及該控制電路上方；該等區域資料線係定位於該複數個資料儲存元件與該基板之該表面之間；且該等全局資料線係定位於該複數個資料儲存元件與該基板之該表面上方。
  23. 如請求項22之方法，其進一步包括：驅動全局資料線上之信號；選擇一或多個字線；及 針對該記憶體作業來驅動該選定之一或多個字線上之信號。
  24. 如請求項22之方法，其中：該等區域資料線係位於該資料儲存元件陣列下方之至少一個金屬層中；且該等全局資料線係位於該資料儲存元件陣列上方之至少一個金屬層中。
  25. 一種用於操作一資料儲存系統之方法，其包括：將一組控制線電連接至一組區域資料線以使得該等控制線與該組區域資料線通信，該等控制線亦與複數個資料儲存元件之一第一子組通信，該組區域資料線係定位於該複數個資料儲存元件外部；選擇該等區域資料線之一子組並將其電連接至一組全局資料線，以使得該等區域資料線之該子組與該組全局資料線通信，該等全局資料線係定位於該複數個資料儲存元件外部，該等全局資料線連接至控制電路，該等全局資料線亦連接至其他區域資料線；及使用該控制電路對資料儲存元件之該第一子組之至少一部分執行一記憶體作業，其中該控制電路係定位於一基板之一表面上；該複數個資料儲存元件定位於該基板之該表面上方及該控制電路上方；該等區域資料線係定位於該複數個資料儲存元件與該基板之該表面之間；且 該等全局資料線係定位於該複數個資料儲存元件與該基板之該表面上方。
  26. 如請求項25之方法，其中：該複數個資料儲存元件包括一單片式三維記憶體陣列；該組區域資料線係位於該單片式三維記憶體陣列下方之至少一個金屬層中；且該等全局資料線係位於該單片式三維記憶體陣列上方之至少一個金屬層中。
  27. 如請求項25之方法，其中：該將該組控制線電連接至該組區域資料線包括將選擇信號發送至連接至該組控制線及該組區域資料線之選擇電路；及該選擇該等區域資料線之該子組並將其電連接至該組全局資料線包括將選擇信號發送至連接至該組區域資料線及該組全局資料線之多工器電路。
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