TWI552162B - Low power memory - Google Patents

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TWI552162B TW103126224A TW103126224A TWI552162B TW I552162 B TWI552162 B TW I552162B TW 103126224 A TW103126224 A TW 103126224A TW 103126224 A TW103126224 A TW 103126224A TW I552162 B TWI552162 B TW I552162B
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Description

低功率記憶體
本發明是有關於一種記憶體，特別是指一種低功率記憶體。
參閱圖1，習知一種半導體記憶體包含：複數間隔排列且互不電連接並用以傳送一數據的訊號位元線11、複數間隔排列且互不電連接並用以傳送一控制訊號的控制位元線12、複數記憶體元件13，及複數分別電連接該等訊號位元線11的感測放大器14。
該等記憶體元件13呈陣列排列於該等訊號位元線11及該等控制位元線12間，並分別電連接於該等訊號位元線11及該等控制位元線12，且受該控制訊號控制以輸出該數據。
該等感測放大器14用以感應放大該數據並輸出。
由於目前市場趨勢所需的記憶體容量愈來愈大，當記憶體元件13陣列大到一定程度時，由於該等訊號位元線11距離變長而使寄生電容增加，會導致該等訊號位元線11難以被驅動到應有的電位，故習知技術中需要加入該 等感測放大器14來偵測該等訊號位元線11上的微小電位差異，並將該微小電位差異放大處理後以供後續使用，然而感測放大器14耗電大，使得習知半導體記憶體的整體耗電量難以下降，無法符合現今節能省電的趨勢。
參閱圖2，目前的半導體記憶體傾向於將多個區塊(block)的記憶體元件13整合(integrate)一起以節省面積，如圖2所示，即為整合256列(row)x32位元(bit)x4區塊(block)的記憶體，並為繞線方便及減少繞線電容，將各區塊的位元分散，並將同順序的位元排列一起再分別經由複數多工器15(Multiplexer，縮寫為MUX)統合輸出，其中，該等訊號位元線分別依區塊標示為bit0_bk0~bit31_bk0、bit0_bk1~bit31_bk1、bit0_bk2~bit31_bk2、bit0_bk3~bit31_bk3，該等控制位元線、該多工器15的輸出訊號線分別標示為ctr_0~ctr_255、bit0~bit31。
然而，當要讀取或寫入其中一個區塊32位元的記憶體元件13時，所對應的其中一條控制位元線ctr_0~ctr_255會被致能(enable)，以控制位元線ctr0為例說明，此時該控制位元線ctr0上的所有區塊的記憶體元件13全部都會一起導通並對各自對應的訊號位元線bit0_bk0~bit31_bk3開始充放電，亦即有4(區塊)x32(位元)=128(訊號位元線)一起耗電，如此導致了大量不必要的耗電。
因此，本發明之目的，即在提供一種可降低耗 電的低功率記憶體。
於是，本發明低功率記憶體，包含一記憶體單元、複數讀取位元線單元組、一可控制單元，及複數讀取控制訊號線單元。
該記憶體單元包括複數沿一第一方向排列的記憶體群組，每一記憶體群組具有複數個沿該第一方向及一不同於該第一方向的第二方向呈陣列排列的記憶體模組，每一個記憶體模組具有至少一個記憶體元件，定義沿該第一方向為列，沿該第二方向為行。
每一讀取位元線單元組，沿該第一方向排列且分別對應該等記憶體群組，每一讀取位元線單元組包括複數讀取位元線單元，每一讀取位元線單元對應一行記憶體模組，並包括複數間隔排列且互不電連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接其中一個記憶體模組所具有的記憶體元件，每一讀取位元線單元組由該等第二讀取位元線各別輸出一讀取數據。
該可控制單元包括複數沿該第一方向排列且分別對應該等記憶體群組的可控制讀取元件群組，每一可控制讀取元件群組具有複數分別與對應之該記憶體群組中的該等記憶體模組呈對應陣列排列的可控制讀取元件，每一個可控制讀取元件具有一電連接於其中一第一讀取位元線的輸入端、一電連接對應的該第二讀取位元線的輸出端，及一控制端。
每一讀取控制訊號線單元對應該可控制單元中 的一列可控制讀取元件，並包括複數沿該第一方向延伸的讀取控制訊號線，每一讀取控制訊號線電連接該列上每一可控制讀取元件群組中其中一個可控制讀取元件之該控制端。
每一可控制讀取元件依下述其中一種方式動作：每一可控制讀取元件根據其控制端之電壓而於一輸出致能狀態及一非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端輸出一相關於該輸入端之電壓的電壓。
每一可控制讀取元件根據其控制端之電壓及其輸入端之電壓而於該輸出致能狀態及該非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端輸出一預定參考電壓。
本發明之功效在於：藉由將複數個記憶體元件集合為一個記憶體模組並搭配設置該等可控制讀取元件，可視為將記憶體元件串列切開為較小的單位而降低每一個小單位的寄生電容，因此不需感測放大器即可正常運作，大幅下降耗電量，且藉由該等讀取控制訊號線分組控制該等可控制讀取元件，可以減少讀取時的充放耗電，故可大幅減少無謂的功率消耗。
2‧‧‧記憶體單元
20‧‧‧記憶體群組
21‧‧‧記憶體模組
211‧‧‧記憶體元件
3‧‧‧位元線組合
310‧‧‧讀取位元線單元組
31‧‧‧讀取位元線單元
311‧‧‧第一讀取位元線
r_bit0_bk0~r_bit31_bk3‧‧‧第二讀取位元線
320‧‧‧寫入位元線單元組
32‧‧‧寫入位元線單元
w_bit0_bk0~w_bit31_bk3‧‧‧第一寫入位元線
321‧‧‧第二寫入位元線
4‧‧‧可控制單元
40‧‧‧可控制元件
410‧‧‧可控制讀取元件群組
41‧‧‧可控制讀取元件
411‧‧‧輸入端
412‧‧‧輸出端
413‧‧‧電晶體
414‧‧‧開關元件
415‧‧‧偏壓端
416‧‧‧控制端
417‧‧‧緩衝器
418‧‧‧反相緩衝器
420‧‧‧可控制寫入元件群組
42‧‧‧可控制寫入元件
43‧‧‧第一偏壓電路
44‧‧‧第二偏壓電路
5‧‧‧控制訊號線組合
51‧‧‧讀取控制訊號線單元
r_ctr0_bk0~r_ctr255_bk3‧‧‧讀取控制訊號線
52‧‧‧寫入控制訊號線單元
w_ctr0_bk0~w_ctr255_bk3‧‧‧寫入控制訊號線
6‧‧‧偏壓控制訊號線單元
61‧‧‧第一偏壓控制訊號線模組
611‧‧‧第一偏壓控制訊號線
62‧‧‧第二偏壓控制訊號線模組
621‧‧‧第二偏壓控制訊號線
9‧‧‧多工器
bit0~bit31 ‧‧‧傳輸訊號線
X‧‧‧第一方向
Y‧‧‧第二方向
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是習知一種半導體記憶體的示意圖；圖2是習知半導體記憶體的另一示意圖；圖3是本發明低功率記憶體之一實施例的部分示意圖；圖4是該實施例的一部分示意圖；圖5是該實施例的一部分示意圖，說明該實施例的一偏壓控制訊號線單元；圖6是該實施例的一可控制讀取元件的另一樣態；圖7是該實施例的該可控制讀取元件的第三樣態；圖8是該實施例的該可控制讀取元件的第四樣態；圖9是該實施例的該可控制讀取元件的第五樣態；圖10是該實施例的該可控制讀取元件的第六樣態；及圖11是該實施例的一電路佈局示意圖。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖3、圖4及圖5，本發明低功率記憶體之實施例包含一記憶體單元2、複數位元線組合3、一可控制單元4、複數控制訊號線組合5，及一偏壓控制訊號線單元6。
該記憶體單元2包括複數沿一第一方向X排列的記憶體群組20，每一記憶體群組20具有複數個沿該第一方向X及一不同於該第一方向X的第二方向Y呈陣列排列的記憶體模組21，每一個記憶體模組21具有至少一個記憶體元件211，定義沿該第一方向X為列，沿該第二方向Y 為行，於本實施例中，該記憶體單元2一共包括256列(row)x32位元(bit)x4區塊(block)個記憶體元件211，且每一個記憶體模組21具有四個記憶體元件211，但上述各個數據可依實際需求而不同，並不限於此。
每一位元線組合3於本實施例中為一讀取位元線單元31(見圖3)及一寫入位元線單元32(見圖4)，然而，每一位元線組合3亦可僅為一讀取位元線單元31或僅為一寫入位元線單元32，依所應用之記憶體元件211架構不同而選擇應用，並不限於此。
其中，每複數個沿該第一方向X排列的讀取位元線單元31可集合為一個讀取位元線單元組310，該讀取位元線單元組310沿該第一方向X排列且分別對應該等記憶體群組20，每一讀取位元線單元31對應一行記憶體模組21，並包括複數間隔排列且互不電連接的第一讀取位元線311，及一第二讀取位元線r_bit0_bk0~r_bit31_bk3，每一第一讀取位元線311電連接其中一個記憶體模組21所具有的該等記憶體元件211，每一讀取位元線單元組310由所具有的該等第二讀取位元線r_bit0_bk0~r_bit31_bk3各別輸出一讀取數據，該等第二讀取位元線r_bit0_bk0~r_bit31_bk3不電連接於一個感測放大器(圖未示)之輸入端，由於一般為了繞線方便及減少繞線電容，會將分屬各區塊的位元(記憶體元件211)分散，並將同順序的位元排列一起再分別經由複數多工器9(Multiplexer，縮寫為MUX)統合輸出，於圖3中，為了說明方便起見，該等第二讀取位元線分別依區塊 標示為r_bit0_bk0~r_bit31_bk0、r_bit0_bk1~r_bit31_bk1、r_bit0_bk2~r_bit31_bk2、r_bit0_bk3~r_bit31_bk3，該等多工器9的傳輸訊號線分別標示為bit0~bit31。
其中，每複數個沿該第一方向X排列的寫入位元線單元32可集合為一個寫入位元線單元組320，該寫入位元線單元組320沿該第一方向X排列且分別對應該等記憶體群組20，每一寫入位元線單元32對應一行記憶體模組21，並包括一第一寫入位元線w_bit0_bk0~w_bit31_bk3，及複數間隔排列且互不電連接的第二寫入位元線321，每一第二寫入位元線321電連接其中一個記憶體模組21所具有的該等記憶體元件211。
該可控制單元4包括複數對應該等記憶體模組21呈行列排列的可控制元件40(對應可控制讀取元件41及可控制寫入元件42其中至少之一，依所應用之記憶體元件211架構不同而定)、複數分別電連接於該等第一讀取位元線311的第一偏壓電路43，及複數分別電連接於該等第二讀取位元線r_bit0_bk0~r_bit31_bk3的第二偏壓電路44。
其中，每複數行沿該第一方向X排列的可控制讀取元件41可集合為一個可控制讀取元件群組410，該可控制讀取元件群組410沿該第一方向X排列且分別對應該等記憶體群組20，每一可控制讀取元件群組410中的該等可控制讀取元件41分別與對應之該記憶體群組20中的該等記憶體模組21呈對應陣列排列，每一個可控制讀取元件41具有一電連接於其中一第一讀取位元線311的輸入端 411、一電連接對應的該第二讀取位元線r_bit0_bk0~r_bit31_bk3的輸出端412，及一控制端416。
每一可控制讀取元件41依下述其中一種方式動作：每一可控制讀取元件41根據其控制端416之電壓而於一輸出致能狀態及一非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端412輸出一相關於該輸入端411之電壓的電壓；或每一可控制讀取元件41根據其控制端416之電壓及其輸入端411之電壓而於該輸出致能狀態及該非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端412輸出一預定參考電壓。
值得一提的是，該等可控制讀取元件41可具有驅動能力，分別用以驅動該等第二讀取位元線r_bit0_bk0~r_bit31_bk3，且會被控制在驅動和不驅動間切換。圖6所示為該等可控制讀取元件41的一範例，該等可控制讀取元件41具有至少一負責驅動該等第二讀取位元線r_bit0_bk0~r_bit31_bk3的電晶體413，及至少一負責可控制讀取元件41導通或不導通的開關元件414，且該可控制讀取元件41還包括一電連接一準位電壓的偏壓端415，該電晶體413用以提供驅動能力，該開關元件414電連接該電晶體413並根據該控制端416之電壓而導通及不導通，再搭配根據該輸入端411之電壓，使該可控制讀取元件41在該輸出致能狀態及該非輸出致能狀態間切換，於該輸出致能狀態時(即該開關元件414導通且該輸入端411之電壓為高準位時) ，該輸出端412之電位對應於該準位電壓之電位(即該預定參考電壓)，且依設計而固定為高準位電壓或是低準位電壓其中之一，該準位電壓可依實際使用需求而為高準位電壓或是低準位電壓，並搭配使用N型或P型場效電晶體(Field-Effect Transistor，縮寫為FET)，該電晶體413也可使用其他形式的電晶體，且該電晶體413與該開關元件414的位置可以變動，並不限於此。
該等可控制讀取元件41亦可如圖7所示為三態緩衝器，每一個三態緩衝器具有該輸入端411、該輸出端412、該控制端416、一緩衝器417，及一電連接該緩衝器417之輸出端的開關元件414，此時該等可控制讀取元件41根據其控制端416之電壓而於該輸出致能狀態及該非輸出致能狀態間切換，於該輸出致能狀態時(即該開關元件414導通時)，於該輸出端412輸出一相關於該輸入端411之電壓的電壓；該等可控制讀取元件41還可如圖8為反相三態緩衝器，每一個反相三態緩衝器具有該輸入端411、該輸出端412、該控制端416、一反相緩衝器418，及一電連接該反相緩衝器418之輸出端的開關元件414；或如圖9為開關元件，該開關元件同樣具有該輸入端411、該輸出端412，及該控制端416，且圖10之場效電晶體為該開關元件之一範例；其中，該三態緩衝器及該反相三態緩衝器亦可使用邏輯元件或是其他等效電路作為實施，並不限於此；當該等可控制讀取元件41為圖9所示之開關元件時，由於開關元件並沒有驅動能力，因此於此樣態中仍需於該等第二讀 取位元線r_bit0_bk0~r_bit31_bk3上設置感測放大器。
參閱圖3、圖4及圖5，其中，每複數行沿該第一方向X排列的可控制寫入元件42可集合為一個可控制寫入元件群組420，該可控制寫入元件群組420沿該第一方向X排列且分別對應該等記憶體群組20，每一可控制寫入元件群組420中的該等可控制寫入元件42分別與對應之該記憶體群組20中的該等記憶體模組21呈對應陣列排列，每一個可控制寫入元件42電連接於其中一第二寫入位元線321與對應的該第一寫入位元線w_bit0_bk0~w_bit31_bk3間。
每一可控制寫入元件42受所電連接之寫入控制訊號線w_ctr0_bk0~w_ctr255_bk3控制於一致能狀態和一非致能狀態間切換，於該致能狀態時，該等可控制寫入元件42將所電連接之第一寫入位元線w_bit0_bk0~w_bit31_bk3的一寫入數據傳輸至電連接之第二寫入位元線321；於該非致能狀態時，該等可控制寫入元件42不將所電連接之第一寫入位元線w_bit0_bk0~w_bit31_bk3的該寫入數據傳輸至電連接之第二寫入位元線321。
其中，該等可控制寫入元件42可使用如圖9所示之開關元件，但不限於此。
每一第一偏壓電路43對應該等記憶體模組21呈行列排列，於該等記憶體元件為一讀取模式時，每一第一偏壓電路43於電連接之第一讀取位元線311所電連接之記憶體元件211皆不輸出該讀取數據時，提供偏壓將該第 一讀取位元線311之電壓調整至一第一預定電壓，值得一提的是，當所採用的記憶體元件211架構中，該等第一讀取位元線311與該等第二寫入位元線321分別為同一條線路時，由於此時寫入和讀取共用同一條線路，因此該等第一偏壓電路43於電連接之第一讀取位元線311無任何其他偏壓來源時提供偏壓進行調整，以避免影響寫入和讀取的功能。
每一第一偏壓電路43具有一如圖9所示之開關元件，每一列的開關元件對應該列的可控制讀取元件41分成複數組，每一開關元件兩端分別電連接其中一第一讀取位元線311及接收該第一預定電壓，每一列的開關元件對應該列上的可控制讀取元件41依區塊分成複數組，每一組開關元件對應該組可控制讀取元件41的該非輸出致能狀態和該輸出致能狀態而於導通及不導通間切換，然而，該第一偏壓電路43亦可是具有一電連接於其中一第一讀取位元線311及該第一預定電壓間的電阻(圖未示)，或是為其他可提供偏壓的電路，並不限於此。
於本實施例中，該等第一偏壓電路43對應該列上的可控制讀取元件41分成複數組而導通及不導通，然而，為增進控制上的方便性，亦可不將該等第一偏壓電路43分組而直接全部一起導通及不導通，並不限於此。
值得一提的是，該等第一偏壓電路43為選擇性元件，當該等可控制讀取元件41為三態緩衝器時，須設置該等第一偏壓電路43調整該等三態緩衝器(圖7)之輸入端 411的電壓，以避免該等三態緩衝器因輸入端411浮接(floating)而產生大量耗電，而在該可控制讀取元件41使用如圖6所示的樣態時，由於該可控制讀取元件41在未被選擇時，該開關元件414不導通，無有效電流路徑，因此不需設置該等第一偏壓電路43亦不會因浮接產生耗電，或是當在該等記憶體元件211中設置有虛設記憶體元件(dummy cell)以提供偏壓調整該等第一讀取位元線311之電壓時、或設置有兼用記憶體元件211(parking cell)以於所電連接之其餘記憶體元件211皆不輸出該讀取數據期間提供偏壓進行調整時，亦可以省略設置該等第一偏壓電路43，如此可減少電路設計上的複雜度，縮短設計時間及成本。
於該等記憶體元件為該讀取模式時，每一第二偏壓電路44於電連接之第二讀取位元線r_bit0_bk0~r_bit31_bk3不傳輸該讀取數據(由對應之該記憶體元件211經由該第一讀取位元線311傳送至該第二讀取位元線r_bit0_bk0~r_bit31_bk3)時，提供偏壓將該第二讀取位元線r_bit0_bk0~r_bit31_bk3之電壓調整至一第二預定電壓，值得一提的是，當所採用的記憶體元件211架構中，該等第二讀取位元線r_bit0_bk0~r_bit31_bk3與該等第一寫入位元線w_bit0_bk0~w_bit31_bk3分別為同一條線路時，由於此時寫入和讀取共用同一條線路，因此該等第二偏壓電路44於電連接之第二讀取位元線r_bit0_bk0~r_bit31_bk3無任何其他偏壓來源時提供偏壓進行調整，以避免影響寫入和讀取的功能。
每一第二偏壓電路44具有一如圖9所示之開關元件，該等開關元件對應一列上的可控制讀取元件41分成複數組，每一開關元件兩端分別電連接其中一第二讀取位元線r_bit0_bk0~r_bit31_bk3及接收該第二預定電壓，該等開關元件對應一列上的可控制讀取元件41依區塊分成複數組，每一組開關元件對應該組可控制讀取元件41的該非輸出致能狀態和該輸出致能狀態而於導通及不導通間切換，然而，該第一偏壓電路43亦可是具有一電連接於其中一第一讀取位元線311及該第一預定電壓間的電阻(圖未示)，或是具有其他可提供偏壓的電路，並不限於此。
於本實施例中，該等第二偏壓電路44對應該列上的可控制讀取元件41分成複數組而導通及不導通，然而，為增進控制上的方便性，亦可不將該等第二偏壓電路44分組而直接全部一起導通及不導通，並不限於此。
值得一提的是，該等第二偏壓電路44為選擇性元件，例如於本實施例中將每一區塊的位元分別接到該等多工器9後再輸出時，亦可以省略設置該等第二偏壓電路44，若不設置該等第二偏壓電路44時，亦可將該第二讀取位元線r_bit0_bk0~r_bit31_bk3所需之偏壓交由後續電路處理。
每一控制訊號線組合5分別對應一讀取控制訊號線單元51(見圖3)及一寫入控制訊號線單元52(見圖4)，然而，每一控制訊號線組合5亦可僅為一讀取控制訊號線單元51或僅為一寫入控制訊號線單元52，依所應用之記憶 體元件211架構不同而選擇應用，並不限於此。
每一讀取控制訊號線單元51對應該可控制單元4中的一列可控制讀取元件41，並包括複數沿該第一方向X延伸的讀取控制訊號線r_ctr0_bk0~r_ctr255_bk3，於圖3中，為了說明方便起見，該等讀取控制訊號線分別依區塊標示為r_ctr0_bk0~r_ctr255_bk0、r_ctr0_bk1~r_ctr255_bk1、r_ctr0_bk2~r_ctr255_bk2、r_ctr0_bk3~r_ctr255_bk3，每一讀取控制訊號線r_ctr0_bk0~r_ctr255_bk3電連接該列上每一可控制讀取元件群組410中其中一個可控制讀取元件41之該控制端416。
每一寫入控制訊號線單元52對應該可控制單元4中的一列可控制寫入元件42，並包括複數沿該第一方向X延伸的寫入控制訊號線w_ctr0_bk0~w_ctr255_bk3，每一寫入控制訊號線w_ctr0_bk0~w_ctr255_bk3電連接該列上每一可控制寫入元件群組420中其中一個可控制寫入元件42。
參閱圖5及圖9，該偏壓控制訊號線單元6包括複數第一偏壓控制訊號線模組61，及一第二偏壓控制訊號線模組62。
每一第一偏壓控制訊號線模組61對應一列第一偏壓電路43(於本實施例中為如圖9之開關元件)，並包括複數第一偏壓控制訊號線611，每一第一偏壓控制訊號線611分配電連接一列中其中一組第一偏壓電路43。
該第二偏壓控制訊號線模組62包括複數第二偏壓控制訊號線621，每一第二偏壓控制訊號線621分配電連接一列中其中一組第二偏壓電路44(於本實施例中為如圖9之開關元件)。
參閱圖3，一般使用時，當該等記憶體元件211於該讀取模式時，假設所要選擇讀取的32位元記憶體元件211屬於第1列第1區塊，則須將對應之讀取控制訊號線r_ctr0_bk0致能(enable)，以使對應之該等可控制讀取元件41被致能，使所選擇之該等記憶體元件211輸出的該讀取數據能分別經由該等第一讀取位元線311、該等可控制讀取元件41、該等第二讀取位元線r_bit0_bk0~r_bit31_bk0而傳送至對應的該多工器9以輸出至該傳輸訊號線bit0~bit31，此時，由於將該等讀取控制訊號線r_ctr0_bk0~r_ctr0_bk3搭配區塊數目分為4組，因此每一列上所導通的可控制讀取元件41僅為原本的四分之一，所對應受充放電的第二讀取位元線r_bit0_bk0~r_bit31_bk0數目也僅為原本四分之一，相較於習知技術一次會使所有的第二讀取位元線r_bit0_bk0~r_bit31_bk3開始耗電，本實施例可大幅減少無謂的功率消耗。
參閱圖4，當該等記憶體元件211於一寫入模式時，若所要選擇寫入的32位元記憶體元件211屬於第1列第1區塊，則須將對應之寫入控制訊號線w_ctr0_bk0致能，以使對應之該等可控制寫入元件42被致能，將一寫入數據分別經由對應的該等第一寫入位元線w_bit0_bk0~ w_bit31_bk0、對應之該等可控制寫入元件42、該第二寫入位元線321輸入至所選擇之該等記憶體元件211，此時，由於將該等寫入控制訊號線w_ctr0_bk0~w_ctr0_bk3搭配區塊數目分為4組，因此每一列上所導通的可控制寫入元件42僅為原本的四分之一，所對應受充放電的第一寫入位元線w_bit0_bk0~w_bit31_bk0數目也僅為原本四分之一，相較於習知技術一次會使所有的第二讀取位元線w_bit0_bk0~w_bit31_bk3開始耗電，本實施例可大幅減少無謂的功率消耗。
其中，該等第一寫入位元線w_bit0_bk0~w_bit31_bk3於所對應之記憶體元件211被選取時才進行傳輸該寫入數據，如此，可以避免無謂的功率消耗。
參閱圖3、圖4及圖11，由於目前的記憶體製程不斷地壓縮高度，因此每一個記憶體元件211的高度在同一層金屬層中約只能佈局2~3條訊號線，於本實施例中，由於將複數個記憶體元件211集合為一個記憶體模組21並電連接至一個可控制讀取元件41及一個可控制寫入元件42，接著再對每一列上的該等可控制讀取元件41、該等可控制寫入元件42作分組控制，因此，即使分組控制會使控制訊號線增加，但分攤到每一個記憶體元件211的高度中時，平均只分配到2條控制訊號線，如圖11中即是以第一列的讀取控制訊號線r_ctr0_bk0~r_ctr0_bk3及寫入控制訊號線w_ctr0_bk0~w_ctr0_bk3作為說明，藉此，可以在現有記憶體的規格中，將該等讀取控制訊號線r_ctr0_bk0~ r_ctr255_bk3及該等寫入控制訊號線w_ctr0_bk0~w_ctr255_bk3直接於電路佈局上設置在同一金屬層，故十分具有產業應用上的潛力。
經由以上的說明，可將本實施例的優點歸納如下：
一、藉由將複數個記憶體元件211集合作為一個記憶體模組21並電連接至其中一第一讀取位元線311，再經由該可控制讀取元件41輸出至該第二讀取位元線r_bit0_bk0~r_bit31_bk3，可視為將記憶體元件211串列切開為較小的單位，例如於本實施例中是將每四個記憶體元件211電連接至一個第一讀取位元線311，即可視為將256個記憶體元件211切分為64個單位，如此，每一個小單位的寄生電容即降為原本的64分之一，且由於在該第一讀取位元線311只會看到四個記憶體元件211，所以看到的電容值很小，而在該第二讀取位元線r_bit0_bk0~r_bit31_bk3上所看到的電阻值為其本身的線電阻及該可控制讀取元件41的輸出電阻，由於該等可控制讀取元件41必須有一定的驅動能力，因此其輸出電阻很小，所以所看到的總電阻值很小，可推知時間延遲極小，因此可以操作在很高的頻率，再加上該等可控制讀取元件41亦可幫助驅動該第二讀取位元線r_bit0_bk0~r_bit31_bk3，因此不需在電路中額外加入感測放大器(圖未示)即可正常運作，可大幅下降耗電量。
二、藉由將每一讀取控制訊號線r_ctr0_bk0~r_ctr255_bk3及寫入控制訊號線w_ctr0_bk0~w_ctr255_bk3 各自分組電連接該等可控制讀取元件41及可控制寫入元件42，可以減少於讀取/寫入該等記憶體元件211時的耗電量，與習知技術(見圖2)相較，習知技術一次會導通一列上所有的記憶體元件13並對各自對應的訊號位元線bit0_bk0~bit31_bk3開始充放電，亦即有4(區塊)x32(位元)=128(訊號位元線)一起耗電，於本實施例中，僅有32(位元)=32(第二讀取位元線)同時耗電，故可大幅減少無謂的功率消耗。
綜上所述，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
2‧‧‧記憶體單元
20‧‧‧記憶體群組
21‧‧‧記憶體模組
211‧‧‧記憶體元件
3‧‧‧位元線組合
310‧‧‧讀取位元線單元組
31‧‧‧讀取位元線單元
311‧‧‧第一讀取位元線
r_bit0_bk0~r_bit31_bk3‧‧‧第二讀取位元線
4‧‧‧可控制單元
40‧‧‧可控制元件
410‧‧‧可控制讀取元件群組
41‧‧‧可控制讀取元件
411‧‧‧輸入端
412‧‧‧輸出端
416‧‧‧控制端
43‧‧‧第一偏壓電路
44‧‧‧第二偏壓電路
5‧‧‧控制訊號線組合
51‧‧‧讀取控制訊號線單元
r_ctr0_bk0~r_ctr255_bk3‧‧‧讀取控制訊號線
9‧‧‧多工器
bit0~bit31‧‧‧傳輸訊號線
X‧‧‧第一方向
Y‧‧‧第二方向

Claims (16)

  1. 一種低功率記憶體，包含：一記憶體單元，包括複數沿一第一方向排列的記憶體群組，每一記憶體群組具有複數個沿該第一方向及一不同於該第一方向的第二方向呈陣列排列的記憶體模組，每一個記憶體模組具有至少一個記憶體元件，定義沿該第一方向為列，沿該第二方向為行；複數讀取位元線單元組，沿該第一方向排列且分別對應該等記憶體群組，每一讀取位元線單元組包括複數讀取位元線單元，每一讀取位元線單元對應一行記憶體模組，並包括複數間隔排列且互不電連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接其中一個記憶體模組所具有的記憶體元件，每一讀取位元線單元組由該等第二讀取位元線各別輸出一讀取數據；一可控制單元，包括複數沿該第一方向排列且分別對應該等記憶體群組的可控制讀取元件群組，每一可控制讀取元件群組具有複數分別與對應之該記憶體群組中的該等記憶體模組呈對應陣列排列的可控制讀取元件，每一個可控制讀取元件具有一電連接於其中一第一讀取位元線的輸入端、一電連接對應的該第二讀取位元線的輸出端，及一控制端；及複數讀取控制訊號線單元，每一讀取控制訊號線單元對應該可控制單元中的一列可控制讀取元件，並包括 複數沿該第一方向延伸的讀取控制訊號線，每一讀取控制訊號線電連接該列上每一可控制讀取元件群組中其中一個可控制讀取元件之該控制端；每一可控制讀取元件依下述其中一種方式動作：每一可控制讀取元件根據其控制端之電壓而於一輸出致能狀態及一非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端輸出一相關於該輸入端之電壓的電壓；及每一可控制讀取元件根據其控制端之電壓及其輸入端之電壓而於該輸出致能狀態及該非輸出致能狀態間切換，於該輸出致能狀態時，於該輸出端輸出一預定參考電壓。
  2. 如請求項1所述的低功率記憶體，其中，該等第二讀取位元線不電連接於一個感測放大器之輸入端，且該等可控制讀取元件具有驅動能力。
  3. 如請求項2所述的低功率記憶體，其中，該等可控制讀取元件具有至少一個用以提供驅動能力的電晶體，及至少一個電連接該電晶體的開關元件。
  4. 如請求項2所述的低功率記憶體，其中，該等可控制讀取元件為三態緩衝器，每一個三態緩衝器具有該輸入端、該輸出端，及該控制端。
  5. 如請求項4所述的低功率記憶體，其中，每一個可控制讀取元件具有一緩衝器，及一電連接該緩衝器之輸出端的開關元件。
  6. 如請求項2所述的低功率記憶體，其中，該等可控制讀取元件為反相三態緩衝器，每一個反相三態緩衝器具有該輸入端、該輸出端，及該控制端。
  7. 如請求項6所述的低功率記憶體，其中，每一個可控制讀取元件具有一反相緩衝器，及一電連接該反相緩衝器之輸出端的開關元件。
  8. 如請求項2所述的低功率記憶體，其中，該可控制單元還包括複數對應該等記憶體模組呈行列排列且分別電連接於該等第一讀取位元線的第一偏壓電路，於該等記憶體元件為一讀取模式時，每一第一偏壓電路於電連接之第一讀取位元線所電連接之記憶體元件皆不輸出該讀取數據時，提供偏壓將該第一讀取位元線之電壓調整至一第一預定電壓。
  9. 如請求項8所述的低功率記憶體，其中，每一第一偏壓電路具有一開關元件，每一開關元件兩端分別電連接其中一第一讀取位元線及接收該第一預定電壓。
  10. 如請求項2所述的低功率記憶體，其中，該可控制單元還包括複數分別電連接於該等第二讀取位元線的第二偏壓電路，於該等記憶體元件為一讀取模式時，每一第二偏壓電路於電連接之第二讀取位元線不傳輸該讀取數據時，提供偏壓將該第二讀取位元線之電壓調整至一第二預定電壓。
  11. 如請求項10所述的低功率記憶體，其中，每一第二偏壓電路具有一開關元件，每一開關元件兩端分別電連接 其中一第二讀取位元線及接收該第二預定電壓。
  12. 如請求項1所述的低功率記憶體，其中，該等讀取控制訊號線於電路佈局上位在同一金屬層。
  13. 如請求項1所述的低功率記憶體，其中，每一可控制讀取元件具有一開關元件。
  14. 如請求項1所述的低功率記憶體，還包含：複數寫入位元線單元組，沿該第一方向排列且分別對應該等記憶體群組，每一寫入位元線單元組包括複數寫入位元線單元，每一寫入位元線單元對應一行記憶體模組，並包括一第一寫入位元線，及複數間隔排列且互不電連接的第二寫入位元線，每一第二寫入位元線電連接其中一個記憶體模組所具有的記憶體元件；該可控制單元還包括複數沿該第一方向排列且分別對應該等記憶體群組的可控制寫入元件群組，每一可控制寫入元件群組具有複數分別與對應之該記憶體群組中的該等記憶體模組呈對應陣列排列的可控制寫入元件，每一個可控制寫入元件電連接於其中一第二寫入位元線與對應的該第一寫入位元線間；及複數寫入控制訊號線單元，每一寫入控制訊號線單元對應該可控制單元中的一列可控制寫入元件，並包括複數沿該第一方向延伸的寫入控制訊號線，每一寫入控制訊號線電連接該列上每一可控制寫入元件群組中其中一個可控制寫入元件；每一可控制寫入元件受所電連接之寫入控制訊號 線控制於一致能狀態和一非致能狀態間切換，於該致能狀態時，該等可控制寫入元件將所電連接之第一寫入位元線的一寫入數據傳輸至電連接之第二寫入位元線；於該非致能狀態時，該等可控制寫入元件不將所電連接之第一寫入位元線的該寫入數據傳輸至電連接之第二寫入位元線。
  15. 如請求項14所述的低功率記憶體，其中，該等可控制寫入元件為開關元件。
  16. 如請求項14所述的低功率記憶體，其中，該等寫入控制訊號線及該等讀取控制訊號線於電路佈局上位在同一金屬層。
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