KR100464947B1 - 디램의리프레시방법 - Google Patents

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Abstract

본 발명은 리프레시 모드에 의한 전력 소모를 저감할 수 있는 DRAM의 리프레시 방법을 제공하는데 그 목적이 있다. 본 발명은 다수의 워드라인 및 다수의 비트라인과 그에 접속된 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이와, 다수의 감지증폭기 및 그와 비트라인의 접속을 제어하기 위한 다수의 비트라인 선택라인을 포함하는 감지증폭기 어레이를 구비하는 디램의 리프레시 방법에 있어서, 제1 메모리 셀 어레이에 포함된 제1 워드라인을 활성화시키는 제1 단계; 상기 제1 워드라인의 활성화에 응답하여 상기 제1 메모리 셀 어레이에 대응하는 제1 비트라인 선택라인을 활성화시키는 제2 단계; 상기 제1 워드라인에 접속된 메모리 셀의 데이터를 리프레시하는 제3 단계; 상기 제1 워드라인을 비활성화시키는 제4 단계; 상기 제1 비트라인 선택라인이 활성화된 상태에서 상기 제1 메모리 셀 어레이에 포함된 나머지 워드라인에 대하여 순차적으로 상기 제1, 제3 및 제4 단계를 수행하는 제5 단계; 상기 제5 단계 수행 후, 상기 제1 비트라인 선택라인을 비활성화시키는 제6 단계; 및 제2 메모리 셀 어레이에 대하여 상기 제1 내지 제6 단계를 수행하는 제7 단계를 포함한다.

Description

디램의 리프레시 방법{A method for refreshing DRAM}
본 발명은 반도체 메모리 기술에 관한 것으로서, 특히 디램(Dynamic Random Access Memory, DRAM) 관련 기술에 관한 것이며, 더 자세히는 디램의 리프레시 방법에 관한 것이다.
노트북 컴퓨터(notebook computer)나 휴대용 게임기 등과 같은 휴대용 전자 기기가 비약적으로 발전함에 따라, 거기에 사용되는 각종 부품의 전력 소모를 감소시키려는 노력이 활발하게 진행 중에 있다. 이러한 휴대용 전자 기기의 주기억 장치로 DRAM이 광범위하게 사용되고 있다.
한편, DRAM은 그 메모리 셀의 구조적 특성에 의하여 소정 기간이 경과하게 되면 메모리 셀에 저장시킨 데이터가 소멸되는 특징이 있다. 따라서, DRAM은 스스로 소정의 기간이 경과하기 전에 모든 메모리 셀의 데이터를 재확인할 수 있는 동작 모드를 구비하는데, 이것을 리프레시(refresh) 모드라 한다.
일반적으로, DRAM에서의 리프레시 동작은 소정의 메모리 셀에 접속된 워드라인을 활성화시켜 해당 메모리 셀에 접속된 감지증폭기에서 해당 메모리 셀에 저장된 데이터를 감지 및 증폭하는 것으로 구현할 수 있다.
이하, 도 1 및 도 2를 참조하여 종래의 DRAM의 한 예를 들어 통상적인 리프레시 동작을 설명하기로 한다.
도 1은 일반적인 DRAM의 일부분을 개념적으로 도시한 도면이며, 도 2는 종래기술에 따른 DRAM의 리프레시 모드에서의 동작 타이밍도이다.
도 1에 도시된 바와 같이, 일반적인 DRAM은 다수의 메모리 셀(10, 12, 14)을 구비한 메모리 셀 어레이(100, 102, 104)를 하나 또는 그 이상 포함한다. 상기 각 메모리 셀(10, 12, 14)은 그에 접속된 워드라인(word line)(wl) 및 비트라인(bit line)(bl)을 활성화시킴으로써 액세스될 수 있다. 또한, DRAM은 각 메모리 셀 어레이(100, 102, 104) 사이에 다수의 비트라인 감지증폭기(106a∼106n, 108a∼108n)를 포함한다. 상기 비트라인 감지증폭기(106a∼106n, 108a∼108n)는 비트라인 선택라인(bls_down, bls_up)(110, 112, 114, 116)을 활성화시킴에 따라 각 메모리 셀 어레이(100, 102, 104)와의 접속을 설정할 수 있게 된다.
상기와 같은 구조의 DRAM에서 특정의 메모리 셀의 데이터를 독출하기 위해서는 해당 메모리 셀에 접속된 워드라인(wl)을 활성화시켜 셀 트랜지스터를 턴-온(turn-on)시킨 다음, 해당 비트라인 선택라인을 활성화시켜 그에 접속된 비트라인(bl)을 통하여 해당 메모리 셀의 캐패시터에 저장된 데이터가 해당 비트라인 감지증폭기로 전달되도록 하고, 해당 비트라인 감지증폭기에서 데이터를 감지, 증폭하게 된다.
한편, 전술한 바와 같이 데이터를 리프레시하는 동작은 각 메모리 셀(10, 12, 14)의 데이터를 비트라인 감지증폭기(106a∼106n, 108a∼108n)가 소정 기간 내에 다시 증폭시키는 동작으로써 구현될 수 있다. 따라서, 모든 메모리 셀의 데이터를 리프레시하기 위해서는 모든 워드라인을 차례로 활성화시키고, 활성화된 워드라인에 대응하는 비트라인 선택라인도 그에 따라 차례로 활성화시키는 방식을 취하였다.
이하, 도 2를 참조하여 종래의 리프레시 모드에서의 동작을 보다 상세히 설명한다. 도시된 바와 같이, DRAM이 리프레시 모드로 진입하게 되면, 각 워드라인(wl)을 활성화(ACT)하고 비활성화(PCG)하는 한 주기마다 그에 해당하는 비트라인 선택라인(bls)도 활성화되고 비활성화 되는 주기를 동일하게 반복하게 된다.
한편, 일부 DRAM 제조 업체에서는, 비트라인 선택라인(bls)을 전원 전압(Vdd)으로 비활성화하여 유지하다가, 활성화(ACT) 신호가 입력되면 선택된 비트라인 선택라인은 전원 전압 이상의 고전압(Vpp)으로 승압시키고, 나머지 선택되지 않은 비트라인 선택라인은 접지 전위(0V)까지 강압하는 방식(제1 타입)을 사용한다. 다른 DRAM 제조 업체에서는 비활성화 전압을 고전압(Vpp)으로 유지하면서, 선택되지 않은 나머지 비트라인 선택라인을 접지 전위로 강압하는 방식(제2 타입)을 사용하기도 한다.
그러나, 어느 방식에 의하여 리프레시 동작을 수행하더라도 워드라인이 활성화되고 비활성화 되는 매 주기마다 그에 대응하는 비트라인 선택라인도 활성화되고 비활성화 되는 주기를 반복하게 된다.
따라서, 종래의 리프레시 동작 방식에 의하면, 동일한 메모리 셀 어레이 내의 워드라인들이 활성화되더라도, 그에 대응되는 동일한 비트라인 선택라인을 활성화시키고 비활성화하는 동작을 반복하여 수행하게 된다. 이렇게 되면, 외부의 동작과는 무관하게 수행되는 잠복 동작 모드인 리프레시 모드에 의하여 사용되는 전력이 다량으로 소비되어 장치의 효율을 떨어뜨리고, 결과적으로 휴대용 전자 기기의 전원 소모를 촉진하게 된다. 특히, 전술한 바와 같이 상기 비트라인 선택라인을 활성화시키기 위해서는 외부에서 공급되는 전원 전위보다 높은 고전위의 전압(Vpp)을 DRAM 내부에서 생성하여 사용해야 하므로, 이러한 고전위를 반복하여 생성하기 위한 회로 부분에서의 전력 소모도 심각하게 증가하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레시 모드에 의한 전력 소모를 저감할 수 있는 DRAM의 리프레시 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 워드라인 및 다수의 비트라인과 그에 접속된 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이와, 다수의 감지증폭기 및 그와 비트라인의 접속을 제어하기 위한 다수의 비트라인 선택라인을 포함하는 감지증폭기 어레이를 구비하는 디램의 리프레시 방법에 있어서, 제1 메모리 셀 어레이에 포함된 제1 워드라인을 활성화시키는제1 단계; 상기 제1 워드라인의 활성화에 응답하여 상기 제1 메모리 셀 어레이에 대응하는 제1 비트라인 선택라인을 활성화시키는 제2 단계; 상기 제1 워드라인에 접속된 메모리 셀의 데이터를 리프레시하는 제3 단계; 상기 제1 워드라인을 비활성화시키는 제4 단계; 상기 제1 비트라인 선택라인이 활성화된 상태에서 상기 제1 메모리 셀 어레이에 포함된 나머지 워드라인에 대하여 순차적으로 상기 제1, 제3 및 제4 단계를 수행하는 제5 단계; 상기 제5 단계 수행 후, 상기 제1 비트라인 선택라인을 비활성화시키는 제6 단계; 및 제2 메모리 셀 어레이에 대하여 상기 제1 내지 제6 단계를 수행하는 제7 단계를 포함하여 이루어진다.
만일, 소정의 워드라인의 활성화 이후 그 워드라인의 비활성화 전에 외부로부터 리프레시 모드 탈출 명령을 수신하면, 상기 워드라인의 비활성화가 완료되는 시점에 응답하여 현재 활성화된 비트라인 선택라인을 비활성화시킨다.
만일, 소정의 워드라인의 비활성화 이후 다음 워드라인의 활성화 전에 외부로부터 리프레시 모드 탈출 명령을 수신하면, 상기 리프레시 모드 탈출 명령에 응답하여 현재 활성화된 비트라인 선택라인을 비활성화시킨다.
본 명세서는 본 발명을 특정하고 명확히 청구하는 특허청구범위로 결론 지워 지지만, 첨부된 도면과 함께 본 발명의 바람직한 실시예에 관한 상세한 설명을 통해 본 발명을 보다 잘 이해할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따른 리프레시 모드에서의 동작 타이밍도이다.
도 3을 참조하면, 본 실시예에 따른 리프레시 모드에서는, 특정의 제1 메모리 셀 어레이(MCA[1])에 포함된 제1 워드라인(wl[1_1])을 활성화(ACT)시키고, 그에 따라 제1 워드라인(wl[1_1])에 대응하는 제1 비트라인 선택라인(bls[1])을 활성화(ACT)시키고, 제1 워드라인(wl[1_1])을 비활성화(PCG)시킨다. 참고적으로, 제1 워드라인(wl[1_1])의 활성화(ACT)부터 비활성화(PCG) 사이의 구간에는 선택된 메모리 셀에 대한 감지증폭 동작 및 데이터 재저장(restoring) 동작이 수행되며, 제1 워드라인(wl[1_1])의 비활성화(PCG) 이후에는, 해당 비트라인에 연결된 다음 메모리 셀에 대한 리프레시 동작을 수행하기 위하여 해당 비트라인에 대한 프리차지 및 평형화 동작을 수행하게 된다.
이어서, 제1 메모리 셀 어레이(MCA[1])에 포함된 제2 워드라인(wl[1_2])을 활성화시킨다. 이때, 제2 워드라인(wl[1_2])에 대응되는 비트라인 선택라인은 여전히 제1 비트라인 선택라인(bls[1])이므로, 제1 비트라인 선택라인(bls[1])을 비활성화시켰다가 다시 활성화시킬 필요가 없다. 나아가, 제1 메모리 셀 어레이(MCA[1])의 모든 워드라인이 활성화되었다가 비활성화 되는 동안에 그에 대응하는 제1 비트라인 선택라인(bls[1])은 계속하여 활성화되어 유지되며, 제1 메모리 셀 어레이(MCA[1])의 마지막 워드라인(wl[1_n])이 활성화되었다가 비활성화 됨에 따라 제1 비트라인 선택라인(bls[1])을 비활성화시킨다.
다음으로, 제2 메모리 셀 어레이(MCA[2])의 첫 번째 워드라인(wl[2_1])을 활성화시키고, 그에 따라 제2 메모리 셀 어레이(MCA[2]) 및 워드라인(wl[2_1])에 대응하는 제2 비트라인 선택라인(bls[2])을 활성화시킨다. 이후에는 전술한 바와 마찬가지로 동작하다가 제2 메모리 셀 어레이(MCA[2])의 마지막 워드라인(wl[2_n])이 활성화되었다가 비활성화 됨에 따라 제2 비트라인 선택라인(bls[2])을 비활성화시킨다.
물론, 상기한 바와 같은 하나의 메모리 셀 어레이 내에서 활성화되었다가 비활성화 되는 첫 번째 워드라인과 마지막 워드라인은 설명의 편의를 위하여 그 순서를 나열한 것일 뿐이며, 논리적으로 또는 물리적으로 그 순서를 고정하여야 한다는 의미는 아님에 주의하여야 한다.
한편, 상기와 같이 DRAM이 자체적으로 리프레시 모드를 수행하는 도중에, 외부 장치의 명령에 의하여 리프레시 모드에서 탈출하여 통상적인 기록 또는 독출 동작을 수행하여야 하는 경우가 있을 수 있다.
이하, 도 4a 및 도 4b를 참조하여 상기와 같이 리프레시 모드의 수행 도중에 리프레시 모드를 탈출하여야 하는 경우에 비트라인 선택라인을 비활성화시키는 방식에 관하여 설명한다.
도 4a 및 도 4b는 각각 본 발명에 따른 리프레시 모드 탈출시의 동작 상태를 예시한 것이다. 먼저, 도 4a를 참조하면, 리프레시 모드 탈출 명령이 특정 워드라인의 활성화(ACT) 시점으로부터 비활성화(PCG) 시점 사이에 내려진 경우, 해당 워드라인의 비활성화가 완료되는 시점에서 그에 대응하는 비트라인 선택라인을 비활성화시킨다.
다음으로, 도 4b를 참조하면, 리프레시 모드 탈출 명령이 특정 워드라인이 활성화(ACT)되었다가 비활성화(PCG)된 시점 이후에 내려진 경우에는 탈출 명령이 내려진 시점에서 해당 워드라인에 대응하는 비트라인 선택라인을 바로 비활성화시킨다.
첨부된 도면 도 5는 본 발명에 따른 리프레시 모드가 구현되는 DRAM의 블록 구성도이다. 도시된 바와 같이, DRAM은 다수의 워드라인 및 다수의 비트라인에 각각 접속된 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이(500a, 500b, 500n)와, 다수의 감지증폭기(도시되지 않음)를 포함하며 각 감지증폭기와 메모리 셀 어레이(500a, 500b, 500n)의 각 비트라인의 접속 여부를 제어하기 위한 다수의 비트라인 선택라인(도시되지 않음)을 각각 포함하는 다수의 비트라인 감지증폭기 어레이(502a∼502n)와, 상기 메모리 셀 어레이(500a, 500b, 500n)의 각 워드라인의 활성화 여부를 제어하기 위한 다수의 워드라인 제어기(504a, 504b, 504n)와, 상기 비트라인 감지증폭기(BLSA) 어레이(502a∼502n)의 각 비트라인 선택라인의 활성화 여부를 제어하기 위한 다수의 비트라인 감지증폭기(BLSA) 어레이 제어기(506a∼506n)와, 외부로부터의 어드레스 신호를 수신하여 저장하기 위한 어드레스 버퍼(508)와, 외부로부터의 명령 신호를 수신하고 해독하여 수행하여야 할 동작 모드를 판단하기 위한 명령 디코더(510)와, 상기 명령 디코더(510)로부터 판단된 동작 모드에 따라 리프레시 동작을 제어하기 위한 소정의 제어신호를 생성하기 위한 리프레시 제어기(512)와, 상기 어드레스 버퍼(508), 상기 명령 디코더(510) 및 상기 리프레시 제어기(512)로부터의 출력에 응답하여 상기 워드라인 제어기(504a, 504b, 504n)와 상기 비트라인 감지증폭기 어레이 제어기(506a∼506n)를 제어하기 위한 로우 제어기(Row controller)(514)를 포함한다.
상기와 같은 DRAM에서는, 먼저 명령 디코더(510)가 외부로부터의 명령을 수신하여 정규 동작 모드인지를 판단한다. 만약 정규 동작 모드라면, 명령 디코더(510)는 로우(row) 활성화 신호 및 로우(row) 비활성화 신호를 생성하고, 로우 제어기(514)는 어드레스 버퍼(508)에 입력된 어드레스 신호와 명령 디코더(510)로부터의 로우 활성화 신호 및 로우 비활성화 신호를 사용하여 워드라인 제어기(504a, 504b, 504n)와 비트라인 감지증폭기 어레이 제어기(506a∼506n)에 활성화 신호(ACT) 및 비활성화 신호(PCG)와 어드레스 신호를 공급한다. 워드라인 제어기(504a, 504b, 504n)와 비트라인 감지증폭기 어레이 제어기(506a∼506n)는 활성화 신호(ACT) 및 비활성화 신호(PCG)와 어드레스 신호를 사용하여 하나 또는 그 이상의 메모리 셀에 데이터를 저장하거나 독출한다.
그러나, 만약 명령 디코더(510)가 정규 동작 모드가 아니라고 판단하였고, 리프레시 제어기(512)가 리프레시 동작을 개시하여야 한다고 판단하였다면, 명령 디코더(510)는 리프레시 제어기(512)에 리프레시 모드로 진입할 것을 명령한다. 그 다음에, 리프레시 제어기(512)는 로우 제어기(514)에 리프레시 모드임을 알리는 리프레시 요구 신호(refresh request signal)를 공급하고, 비트라인 감지증폭기 어레이 제어기(506a∼506n)에 리프레시 플래그 신호(refresh flag signal)를 공급하여 리프레시 모드임을 알린다. 또한, 리프레시 제어기(512)는 리프레시 모드에 사용될 어드레스 신호를 워드라인 제어기(504a, 504b, 504n)에 공급한다. 이때, 공급되는 어드레스 신호는 상기 도 3에 도시된 바와 같이 하나의 메모리 셀 어레이 내의 모든 워드라인을 순차적으로 활성화시켜 각 워드라인에 접속된 개개의 메모리 셀의 데이터를 리프레시한 다음에 다음의 메모리 셀 어레이로 진행하는 방식으로 공급된다.
본 발명의 바람직한 실시예에 관하여 기술하였으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 그 변형과 수정이 가능할 것이다. 따라서, 이하의 특허청구범위는 상기의 바람직한 실시예와 본 발명의 기술 사상의 범위에 속하는 모든 변형과 수정을 포함하는 것으로 해석되어야 한다.
전술한 본 발명에 따르면 DRAM의 리프레시 동작에 의해 소모되는 전류를 감소시킴으로써 저전력 메모리 소자를 구현할 수 있다.
도 1은 일반적인 DRAM의 일부분을 개념적으로 도시한 회로도.
도 2는 종래기술에 따른 DRAM의 리프레시 모드에서의 동작 타이밍도.
본 발명의 일 실시예에 따른 리프레시 모드에서의 동작 타이밍도.
도 4a 및 도 4b는 각각 본 발명에 따른 리프레시 모드 탈출시의 동작 상태를 예시도.
도 5는 본 발명에 따른 리프레시 모드가 구현되는 DRAM의 블록 구성도.
* 도면의 주요 부분에 대한 부호의 설명
500a, 500b, 500n : 메모리 셀 어레이
502a∼502n : 비트라인 감지증폭기 어레이
504a, 504b, 504n : 워드라인 제어기
506a∼506n : 비트라인 감지증폭기 어레이 제어기
508 : 어드레스 버퍼
510 : 명령 디코더
512 : 리프레시 제어기
514 : 로우 제어기

Claims (3)

  1. 다수의 워드라인 및 다수의 비트라인과 그에 접속된 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이와, 다수의 감지증폭기 및 그와 비트라인의 접속을 제어하기 위한 다수의 비트라인 선택라인을 포함하는 감지증폭기 어레이를 구비하는 디램의 리프레시 방법에 있어서,
    제1 메모리 셀 어레이에 포함된 제1 워드라인을 활성화시키는 제1 단계;
    상기 제1 워드라인의 활성화에 응답하여 상기 제1 메모리 셀 어레이에 대응하는 제1 비트라인 선택라인을 활성화시키는 제2 단계;
    상기 제1 워드라인에 접속된 메모리 셀의 데이터를 리프레시하는 제3 단계;
    상기 제1 워드라인을 비활성화시키는 제4 단계;
    상기 제1 비트라인 선택라인이 활성화된 상태에서 상기 제1 메모리 셀 어레이에 포함된 나머지 워드라인에 대하여 순차적으로 상기 제1, 제3 및 제4 단계를 수행하는 제5 단계;
    상기 제5 단계 수행 후, 상기 제1 비트라인 선택라인을 비활성화시키는 제6 단계; 및
    제2 메모리 셀 어레이에 대하여 상기 제1 내지 제6 단계를 수행하는 제7 단계
    를 포함하는 디램의 리프레시 방법.
  2. 제1항에 있어서,
    소정의 워드라인의 활성화 이후 그 워드라인의 비활성화 전에 외부로부터 리프레시 모드 탈출 명령을 수신하면, 상기 워드라인의 비활성화가 완료되는 시점에 응답하여 현재 활성화된 비트라인 선택라인을 비활성화시키는 것을 특징으로 하는 디램의 리프레시 방법.
  3. 제1항에 있어서,
    소정의 워드라인의 비활성화 이후 다음 워드라인의 활성화 전에 외부로부터 리프레시 모드 탈출 명령을 수신하면, 상기 리프레시 모드 탈출 명령에 응답하여 현재 활성화된 비트라인 선택라인을 비활성화시키는 것을 특징으로 하는 디램의 리프레시 방법.
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