WO2004081945A1 - 半導体記憶装置、および半導体記憶装置の制御方法 - Google Patents

半導体記憶装置、および半導体記憶装置の制御方法 Download PDF

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WO2004081945A1
WO2004081945A1 PCT/JP2003/003128 JP0303128W WO2004081945A1 WO 2004081945 A1 WO2004081945 A1 WO 2004081945A1 JP 0303128 W JP0303128 W JP 0303128W WO 2004081945 A1 WO2004081945 A1 WO 2004081945A1
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bit line
voltage
equalizing
sense amplifier
semiconductor memory
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Application number
PCT/JP2003/003128
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English (en)
French (fr)
Inventor
Kazufumi Komura
Yoshiharu Kato
Satoru Kawamoto
Original Assignee
Fujitsu Limited
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Definitions

  • the present invention relates to a semiconductor memory device and a method of controlling the same, and more particularly to a semiconductor memory device having improved bit line equalizing operation and a method of controlling the same.
  • DRAM dynamic random access memory
  • DRAM dynamic random access memory
  • BT bit line separation gate
  • FIG. 10 is a diagram showing a part of the shared sense amplifier system.
  • a sense amplifier S / A is connected between the bit line BLZ and the complementary bit line BLX, and is shared by the adjacent memory blocks BLK1 and BLK2.
  • the isolation gates BTL and BTI are connected between the corresponding memory blocks BLK1 and BLK2 and the sense amplifier S / A, respectively, and are connected to the corresponding isolation gate control signals sb1t1X and sb1trX. In response, conduct / non-conduct.
  • the equalization of the bit line is performed by an equalizing circuit 150 provided on the sense amplifier side.
  • the alternative sense amplifier S / As shown in FIG. 10 may be used in place of the sense amplifier S / A.
  • the internal step-down voltage Vcc is supplied to the sense amplifier active line PSA, and the ground voltage Vss is supplied to the sense amplifier active line NSA, so that the sense amplifier SZA is in the active state.
  • a low-level alternative sense amplifier activation signal is supplied to the transistor Tr9.
  • FIG. 11 is a timing chart showing the self-refresh operation.
  • the self-refresh operation is performed in response to the “high, repell (active)” of the self-refresh enable signal SREFE.
  • the control signal sb1t1x is set to “h”.
  • the bit lines BL LZ and BLLX in the block BLK 1 are connected to the bit lines BLZ and BLX to which the sense amplifier S / A is connected.
  • the response of the internal RAS signal, the “Routine” level of ZRAS activates the read lines sw 10, sw 11 1,... sequentially, and turns the bit lines BLLZ, BLLX on.
  • the word lines sw 10, swl l,... are deactivated in response to the high level transition of / RAS, and the bit lines BL LZ and BL LX are equalized.
  • control signal sbit rx is supplied to the separation gate BTR of the non-selected work block LK2 every time the / RAS is at a "high" level, that is, every time the bit line of BLK1 is equalized. It is set to "High" level and the isolation gate BTR is turned on. As a result, the bit lines BLRZ and BLRX of the unselected block BLK2 are connected to the bit lines BLZ and BLX and equalized. Conversely, when self-refreshing the block BLK2, the same equalization control is performed on the block BLK1. Thereafter, the same operation is performed for each block to complete the self-refresh for all the memory cells.
  • a bit line equalizing circuit is provided for each memory circuit separated from the sense amplifier by a pit line separation gate. Therefore, even when the bit line between the unselected memory block and the sense amplifier is in a non-conductive state, the equalizing operation can be performed by using the bit line equalizing circuit provided in the unselected memory block. Therefore, a potential shift due to the floating state of the bit line potential can be prevented.
  • bit line equalizing control signal BRS and the equalizing control signal BRSS of the sense amplifier active line PSA / NSA are both controlled between the boosted voltage Vp and the ground voltage Vss.
  • the drive capability of the equalizing transistor is increased by driving with the boosted voltage Vpp boosted from the external power supply voltage Vdd, thereby shortening the equalizing time.
  • the bit line length may be configured to be short in order to increase the speed of a restore operation by a sense amplifier or improve the sensitivity to accumulated charges.
  • the wiring capacity of the bit line is reduced, so that the current consumption during restoration and the equalizing time are reduced.
  • Patent Document 1 JP-A-9-16-161477
  • Patent Document 2 Japanese Patent Application Laid-Open No. Hei 10-222 2977
  • Patent Literature 3 Japanese Patent Application Laid-Open No. H8-155391
  • Patent Document 4 Japanese Patent Application Laid-Open No. Hei 9-145 8 7 9
  • the problems are firstly related to the control of the bit line isolation gate of the non-selected block, and secondly related to the equalization control.
  • Fig. 10 and 11 In the figure, when the memory block BLK1 is used as the selection block for the self-refresh operation, the control signal of the separation gate BTR on the unselected block BLK2 side is set every equalizing operation period when / RAS goes high. sb 1 trx goes high. Therefore, the switching operation of the separation gate BTR is repeatedly performed for each equalizing period, and the charging and discharging current increases, which is a problem.
  • a semiconductor memory device provided with a bit line equalizing circuit for each memory circuit separated from a sense amplifier by a bit line separating gate, as shown in FIG. Even if the conductive state is maintained, the bit line potential of the non-selected block does not shift to the floating state and the potential does not shift.
  • a circuit configuration in which a sense amplifier is provided with an equalizing circuit as in the equalizing circuit 150 in FIG. 10
  • a circuit configuration in which a bit line equalizing circuit is provided for each memory block is a constituent element. The number increases. In a semiconductor memory device having a large number of bit lines, an increase in the chip occupation area due to an increase in the number of components of the bit line equalizing circuit is a problem.
  • the current consumption is reduced by the drive amplitude of the bit line equalize control signal BRS and the sense amplifier active line PSA / NSA equalize control signal BRSS, and a booster circuit (not shown) for generating the boosted voltage Vpp
  • a booster circuit (not shown) for generating the boosted voltage Vpp
  • the drive amplitude from between the boost voltage V pp and the ground voltage V ss to between the internal step-down voltage V cc and the ground voltage V ss in order to reduce the current consumption in the figure).
  • the i-moving capability of the equalizing transistor is insufficient, and between the sense amplifier active line PSA and NSA and between the bit lines BLZ and BLX.
  • the equalization end time may extend from T1 to T2.
  • the equalizing operation is not completed within the cycle time, and data may be destroyed, which is a problem.
  • the bit lines BLLZ and BLLX are equalized via the separation gate BTL.
  • the transistor size of the isolation gate BTL may be limited due to the demand for device integration, and it may take time to equalize through the isolation gate due to the effect of on-resistance. Since the cycle time specification is determined in accordance with the slowest equalization time, it is difficult to exert the original performance of the semiconductor memory device if there is an equalization time difference.
  • the present invention has been made to solve at least one of the problems of the prior art, and it is possible to perform equalization of a bit line with low current consumption while maintaining a normal access operation speed and a chip area. It is an object to provide a possible semiconductor memory device and a control method thereof. Disclosure of the invention
  • a first and a second memory block in which storage information is read out to a bit line according to a selected read line, A sense amplifier shared for each of the first and second bit lines in the second memory block, and a first separation gate for controlling connection / separation between the first bit line and the sense amplifier; And an equalizing unit for equalizing the second bit line.
  • the word line selection is performed in a predetermined number of (k ⁇ 1) or less times out of the k consecutive word line selections.
  • the first isolation gate is connected to the first bit line and the sense amplifier.
  • a restore operation following the read line selection for the second bit line and an equalization thereafter are performed.
  • the first bit line and the sense amplifier are connected in a selected block access step in which the operation is continuously and repeatedly performed, and in a predetermined number of (k_l) times or less of k times in the selected block access step.
  • a non-selection block equalizing step of setting a connection state when an access operation is performed on the second memory work, a restore operation following the read line selection for the second bit line and an equalization thereafter are performed.
  • the semiconductor memory device is the device according to claim 1, and the control method of the semiconductor memory device according to claim 14 is the control method of the semiconductor memory device according to claim 13, wherein A second isolation gate for connecting the second bit line and the sense amplifier in accordance with an access operation period for the second memory block, wherein the equalizing unit is configured such that the second memory gate or the sense amplifier is connected to the second isolation gate; It is arranged on at least one of the sides.
  • the equalizing unit can equalize the first bit line. That is, if the second bit line and the sense amplifier are connected during the equalizing period in addition to the selection of the word line, the equalizing unit can be arranged on the second memory block side in addition to the sense amplifier side. Good.
  • activation of the first isolation gate is performed by an address for identifying k consecutively selected read lines in the second memory work. Is performed according to a predetermined logical combination.
  • the connection between the first bit line and the sense amplifier is performed in a selected block access step. It is characterized in that it is performed in accordance with a predetermined logical combination of addresses for identifying k consecutive word line selections.
  • the semiconductor memory device according to claim 4 is the device according to claim 1, wherein the activation of the first isolation gate is performed by using an address for identifying k k-line lines continuously selected in the second memory block.
  • the connection between the first bit line and the sense amplifier is selected step access step.
  • the address that is one bit higher than the address that identifies the k successive selections of the lead line is performed in response to the transition of the logic state.
  • the number of times of switching of the first separation gate of the non-selection block or the number of times of connection between the first bit line and the sense amplifier can be made a desired number.
  • a semiconductor memory device according to at least one of the first to fourth aspects, and a control method of the semiconductor memory device according to the first aspect is provided.
  • At least one of 3 to 16 In the method of controlling a semiconductor memory device according to item 1, the access operation of the second memory block is a refresh operation, and an address for selecting a continuous k word lines is a refresh address.
  • a semiconductor memory device according to at least one of the first to fourth aspects, and a control method of the semiconductor memory device according to the eighteenth aspect.
  • the access operation of the second memory block is a continuous access operation including switching of a line, and
  • the address for selecting a book line is a bit address or a part thereof.
  • the storage information read out to the bit line is amplified by a plurality of sense amplifiers provided for each bit line, two power supplies commonly connected to the plurality of sense amplifiers
  • a sense amplifier activation section for supplying a power supply voltage to the supply line; a first equalization section activated by the first voltage to equalize the power supply line; and a bit line activated by the second voltage to equalize the power supply line.
  • a second equalizing unit for equalizing.
  • the supply of the power supply voltage to the power supply line is cut off by the sense amplifier active section, and when the first and second equalize sections are activated, the power supply line is compared with the wiring load component.
  • the wiring load component of the bit line is small, the first voltage is set to a higher voltage level than the second voltage, and the wiring load component of the bit line is higher than the wiring load component of the power supply line. If the minute is a dog, by setting the first voltage to a lower voltage level than the second voltage, the power supply line and the bit 1 line are equalized in the same time.
  • a semiconductor memory device in which a power supply voltage is supplied to two power supply lines commonly connected to a plurality of sense amplifiers when the stored information to be amplified is amplified by a plurality of sense amplifiers provided for each bit line. Is a control method.
  • the load component is a dog
  • the power supply line is controlled and equalized by the first voltage
  • the hit line is controlled and equalized by the second voltage having a higher voltage level than the first voltage.
  • the power supply line and the bit line have an equalizing step of equalizing in an equivalent time.
  • equalization is performed by the first and second voltages according to each wiring load component, so that there is no deviation in the equalization time. Therefore, it is possible to solve the problem that an abnormal current of the short circuit may flow through the transistor of the sense amplifier, thereby reducing the current consumption. Further, in the present invention, it is possible to further lower either one of the first voltage and the second voltage as compared with the case where the voltage values of the first voltage and the second voltage are the same, and control with a higher voltage. Current consumption can be reduced as compared with the case where
  • bit line is connected to an inner bit line portion connected to the sense amplifier and an outer bit line portion from which stored information is read.
  • An isolating gate for separation is provided, and the second equalizing section is arranged as at least one of an inner equalizing section provided in the inner bit line section and an outer equalizing section provided in the outer bit line section. It is characterized by the following.
  • the equalizing operation is performed starting from at least one of the inner bit line portion and the outer bit line portion.
  • a separation gate for separating the bit line into an inner bit line portion connected to the sense amplifier and an outer bit line portion from which stored information is read out, and an inner bit line portion activated by the first voltage to be activated.
  • an outer equalizing unit that is activated by the second voltage and equalizes the outer bit line unit.
  • the supply of the power supply voltage by the sense amplifier active section is cut off, and when the inner and outer equalizing sections are activated, the outer bit line is compared with the wiring load component of the inner bit line.
  • the wiring load component of the part is small, the first voltage is set to a voltage level higher than the second voltage, and the wiring load of the outer bit line part is compared with the wiring load component of the inner bit line part.
  • the first voltage is set to a lower voltage level than the second voltage, so that the inner and outer bit line portions are equalized in the same time.
  • the storage information read to the outer bit line portion is stored in the inner bit line portion.
  • an amplification step for propagating and amplifying the signal through the sense line section to the sense amplifier.
  • the equalizing operation after the amplification step If the wiring load component of the outer bit line portion is smaller than the wiring load component of the inner bit line portion, the inner bit line portion is controlled by the first voltage to be equalized and the outer bit line portion is equalized. The bit line portion is controlled and equalized by the second voltage having a lower voltage level than the first voltage, while the outer bit line portion is compared with the wiring load component of the inner bit line portion.
  • the inner bit line portion is controlled and equalized by the first voltage
  • the outer bit line portion is controlled by the second voltage having a voltage level higher than the first voltage.
  • the present invention it is possible to further lower either one of the first voltage and the second voltage as compared with the case where the voltage values of the first voltage and the second voltage are the same, and control with a higher voltage.
  • Current consumption can be reduced as compared with the case where In the semiconductor memory device according to claim 10, in the semiconductor memory device according to claim 8 or 9, the bit lines are differentially amplified by a sense amplifier in pairs of two, and the inner and outer equalizers are provided.
  • the equalizing step includes a step of shorting the pair of inner and outer bit lines. And a bias step of biasing at least one of the inner and outer bit line portions to the equalizing voltage.
  • the first equalizing unit includes at least one MOS transistor that connects between power supply lines.
  • the 0 S transistor is characterized in that it is rendered conductive and activated when a first voltage is applied to the gate terminal.
  • the second equalizing unit, or the inner equalizing unit and the outer equalizing unit may be formed by a bit. Or at least one MOS transistor or bit line, or between the inner and outer bit lines and between the inner and outer bit lines and the source of the equalizing voltage.
  • at least one of at least one MOS transistor for connecting the lines is provided, and the second voltage is applied to the gate terminal of the MOS transistor. It is characterized in that it is rendered conductive and activated by being performed.
  • FIG. 1 is a diagram showing a part of a shared sense amplifier system in a semiconductor memory device according to a first embodiment.
  • FIG. 2 is a control circuit diagram of the separation gate of the non-selected memory block in the first embodiment.
  • FIG. 3 is a timing chart showing the operation of the semiconductor memory device of the first embodiment.
  • FIG. 4 is a diagram showing the relationship between the equalizing time between the bit lines and the equalizing time between the sense amplifier active lines in the first embodiment.
  • FIG. 5 is a diagram showing a part of a shared sense amplifier system in the semiconductor memory device of the second embodiment.
  • FIG. 6 is a diagram showing a part of a shared sense amplifier system in the semiconductor memory device of the third embodiment.
  • FIG. 7 is a diagram showing a part of a shared sense amplifier system in a semiconductor memory device according to a fourth embodiment.
  • FIG. 8 is a diagram showing a part of a shared sense amplifier system in the semiconductor memory device of the fifth embodiment.
  • FIG. 9 is a diagram showing a relationship between an equalizing time between inner bit lines and an equalizing time between outer bit lines according to the sixth embodiment.
  • FIG. 10 is a diagram showing a part of a shared sense amplifier system of the prior art.
  • FIG. 11 is a timing chart showing the operation of the conventional semiconductor memory device.
  • FIG. 12 is a second timing chart showing the operation of the conventional semiconductor memory device.
  • FIG. 13 is a diagram showing the relationship between the equalizing time between the bit lines of the prior art and the equalizing time between the sense amplifier active lines.
  • FIG. 14 is a second diagram showing the relationship between the equalizing time between the bit lines of the prior art and the equalizing time between the sense amplifier active lines.
  • FIG. 1 is a diagram showing a part of a shared sense amplifier system in a semiconductor memory device according to a first embodiment. This is an embodiment relating to control of a separation gate of a non-selected memory block and equalization control of a bit line.
  • a control method of the bit line isolation gate will be described.
  • a bit line separation gate is provided to separate a bit line in a memory block not selected from a bit line connected to a sense amplifier.
  • the isolation gate BTL connects the bit line BLLZ ⁇ BLLX of the memory block BLK1 to the bit lines BLZ and BLX connected to the sense amplifier S / A.
  • the separation gate BTR connects the bit lines BLZ, BLX to the bit lines BLZ, BLX.
  • bit lines BLZ and BLX sandwiched between the bit line isolation gates B TL and BTR are the inner bit line sections
  • bit lines BLL Z, BL LX and B LR Z and B LRX are the outer bit lines. It is assumed that it may be called a line portion.
  • the BLT generation circuit 103 receives an address Ad d for identifying a memory block, a signal BT for controlling a bit line separation gate, and an nZk activation control signal ⁇ , and outputs bit line separation gate control signals sbitlx and sblt as outputs. rx is output.
  • the separation gates BTL and BTR are composed of NMOS transistors and are conductive when the high-level bit line separation gate control signals sblt lx and sbltr X are input to the separation gate. It is turned off when a bit-level bit line isolation gate control signal is input.
  • bit lines BLX and BLZ are separated from the memory blocks BLK1 and BLK2 by bit line separation gates.
  • the bit lines BLZ and And BLX are provided with a bit line equalizing circuit 107, which is composed of NM 0 S transistors Tr 6 to Tr 8.
  • Bit line BLZ-BLX is connected via transistor Tr6, and equalizing voltage Vpr is connected to bit lines BLZ and BLX via transistors Tr7 and Tr8. .
  • the gates of the transistors Tr6 to Tr8 are connected to a bit line equalizing control signal BRS.
  • the equalizing circuit provided in the inner bit line portion may be referred to as an inner equalizing portion
  • the equalizing circuit provided in the outer bit line portion may be referred to as an outer equalizing portion
  • the PSA / NSA equalizing circuit 111 is composed of NMS transistors Tr3 to Tr5, and the circuit configuration is the same as that of the bit line equalizing circuit 107.
  • the gates of the transistors Tr3 to Tr5 are connected to the PSA / NSA line equalizing control signal BRSS.
  • the equalizing control signal EQ which is the output of the EQ generating circuit 108, is sent to the PSA / NSA equalizing circuit 111 and the bit line equalizing circuit 107 via the inverter gates 109 and 110. Is entered. Also, the sense amplifier activation signal LE is input to the NM transistor S Tr Tr 2 from the L E generation circuit 115, and / LE inverted by the inverting gate is input to the PMOS transistor Tr 1.
  • the inverter gate 1109 When the equalizing control signal EQ at the mouth level is input from the EQ generation circuit 108 to the inverter gates 109 and 110, the inverter gate 1109 outputs the high level of the boosted voltage Vpp.
  • the PSA / NSA line equalizing control signal BRSS is output, and the high-level bit line equalizing control signal BRS of the boosted voltage Vpp or the internal stepped-down voltage Vcc is output from the gate 110.
  • the high-level bit line equalizing control signal BRS is input to the bit line equalizing circuit 107, the NMOS transistor Tr6 conducts, and the bit lines BLX and BLZ are short-circuited.
  • OS transistors Tr 7 and Tr 8 are turned on, and the bit lines BLX and BLZ are charged to the equalizing voltage Vpr to initialize the bit lines. Also Similarly, when the high level PSA / NSA line equalizing control signal BRSS is input to the PS AZN SA equalizing circuit 111, the sense amplifier active lines PSA and NSA are initialized to the equalizing voltage Vpr.
  • the charge (information) of the memory cell connected to any one of the word lines sw 10... is transferred to the bit line BLLZ or BLLX. To communicate.
  • Sense amplifiers are connected to sense amplifier active lines PSA and NSA, and are connected to the internal step-down voltage Vcc and the ground voltage Vss via transistors Tr1 and Tr2, respectively.
  • isolation gate BTR is turned off.
  • a high-level sense amplifier activation signal LE is output from the LE generation circuit 115, and the transistors Trl and ⁇ r2 are turned on.
  • the internal step-down voltage Vcc is supplied to the sense amplifier active line PSA, and the ground voltage Vss is supplied to the sense amplifier active line NSA, whereby the sense amplifier S / A is set to the active state.
  • the low-level sense amplifier activation signal LE is output from the LE generation circuit 115, and the transistors Trl and Tr2 are turned off.
  • equalization between the bit lines BLZ and BLX and between the sense amplifier activation lines PSA and NSA is performed by the low level of the equalization control signal EQ. Preparation for reading cell charge is completed. At this time, it is necessary that the bit line B LRZ -B LRX in the unselected memory block BLK 2 is also maintained at the equalizing voltage Vpr.
  • FIG. 2 shows a control circuit of an isolation gate of an unselected memory block.
  • No. FIG. 3 is a timing chart when the control circuit of the separation gate shown in FIG. 2 is applied to FIG.
  • word lines swl O... are sequentially activated with the bit lines BLLZ and BLLX interposed therebetween.
  • the nZk activation control signal ⁇ activates the bit line separation gate BTR of the non-selected block BLK 2 for n times (n ⁇ k-1) of the k bit line equalizing operations. This is a control signal for equalizing the bit lines BLRZ and BLRX.
  • the word line sw 10... of the block BLK 1 is “m-th line-activation of the word line ⁇ equalization of the bit lines BLLZ and BLLX. M + activation of the first word line.
  • Bit lines BLLZ and BL LX The word lines are activated sequentially while repeating word line activation and equalization. Each time k / n word lines are activated, the isolation gate BTR is turned on during the equalization period of the bit line immediately thereafter. Block: When BLK2 is selected and the refresh operation is performed, the reverse operation is performed. That is, each time the kZn word lines of the block BLK2 are activated, the isolation gate BTL is turned on during the equalizing period of the bit line immediately thereafter.
  • FIG. 2 shows a control circuit for generating the n / k activation control signal ⁇ .
  • the configuration example shown in FIG. 2 includes an isolation gate 121, a BT control circuit 123, and a logic unit 124, respectively.
  • the BT control circuit 123 is provided with a latch circuit 125, and its nodes N1 ⁇ N2 have NM0S transistors connected between them and the ground voltage Vss.
  • the set signal set is applied to the NM 0 S on the node N 1 side.
  • the reset signal rst and control signal norstx are input to the series-connected NMOS on the two sides.
  • the signal ⁇ is at the triangular level when the set signal set is at the high level and the node N1 is set to the ground voltage V ss, and at the time of the access operation with the selected memory block.
  • the isolation gate to the unselected block is non-conductive.
  • the signal goes high when both the reset signal rst and the control signal norstx go high and the node N2 or the ground voltage V ss is set.
  • the bit 1 in the selected memory circuit is in the line equalizing operation, and the timing matches the control condition in the logic unit 124 described later.
  • the isolation gates 1 2 1 to the unselected blocks become conductive.
  • the NAND of the lower three bits of the refresh addresses r faz 1 to r faz 3 is inverted and output from the NAND gates 126 of the logic part 124.
  • the NOR gate 127 also inverts the logical sum of the refresh operation control signal R EN and the output signal of the NAND gate 126 to output the control signal norStX.
  • the refresh operation control signal REN is at the mouth level during the refresh operation.
  • the high-level control signal norstx is output from the NOR gate 127 only when all of the refresh addresses rfaz1 to rfaz3 are at the high level.
  • the output of the logic unit 124 is set to the high level only once out of the eight transitions of the refresh address.
  • the control signal norstX of the logic part 124 is input to the BT control circuit 123.
  • the reset signal rst is set to the high level every equalizing period in the selected memory circuit
  • the control signal norst is set to the high level only once in the eight equalizing periods as described above. Only once is the high level, so the isolation gate 1 2 1 is turned on only once in the eight equalizing operations.
  • the logic unit 128 may be used in place of the logic unit 124.
  • the logic unit 128 has an edge detection circuit 129, and receives the refresh operation control signal REN and the refresh address rfaz4. Re The fresh operation control signal REN is at the level of the mouth during the refresh operation, and at this time, the edge detection circuit 129 is activated.
  • the refresh address rfaz 4 is an address one bit higher than the refresh address rfaz 1 to rfaz S, and for every logical combination of rfazl to rfaz 3, the level is from high level to one level. Alternatively, the state changes from a low level to a high level.
  • a high-level pulse wave is output from the edge detection circuit 129 and input to the BT control circuit 123 as a control signal norstx.
  • the n / k activation control signal ⁇ is set at the high level, and the separation gate 122 is turned on. It is said. Therefore, even when the logic unit 128 is used, the separation gate 121 is made conductive only once for every eight equalizing operations.
  • Fig. 3 shows a timing chart.
  • the self-refresh operation is performed according to the "high" level (active) of the self-refresh enable signal SREFE.
  • the control signal sb 1 t 1 X is maintained at the “high” level
  • the isolation gate BTL is turned on
  • the bit lines BLLZ and BLLX of the block BLK 1 are Bit lines BLZ and BLX continue to be connected.
  • the read lines sw10 ... are sequentially activated to access the memory cells, restore the BLLZ and BLLX, and restore the / RAS signal.
  • the bit lines BLLZ and BLLX are equalized.
  • bit line separation gate control signal sb1trX is set to "High" once during the equalizing period, and the separation gate BTR is turned on.
  • State Bit lines BLRZ and BLRX are connected to bitlines BLZ and BLX. Then, the selected block: the bit lines BLLZ and BLLX of BLK1 are equalized, and the bit lines BLRZ and BL of the unselected process BLK2 are selected.
  • R X is also equalized.
  • the control signal sb 1 tr X of the separation gate of the non-selected work BLK 2 is set to the “high” level every equalizing period of the selected work BLK 1, as compared with the prior art of FIG.
  • the charging / discharging current can be reduced by the switching operation by reducing the number of times of switching of the separation gate of the non-selected block to 1/8.
  • both the memory blocks BLK1 and BLK2 do not have the bit line equalizing circuit, and as shown in FIG. Even with a circuit configuration having a bit line equalizing circuit on the sense amplifier S / A side, the problem due to floating bit line potential can be solved. Therefore, the problem of floating the bit line potential can be solved by the low current consumption operation while suppressing an increase in the chip area.
  • the activation frequency of the activation control signal ⁇ of the isolation gate is not limited to the value of 1/8 used in the first embodiment, and it can be appropriately optimized according to each semiconductor memory device. Needless to say.
  • the address input to the NAND gate 126 of the logic unit 124 and the edge detection circuit 129 of the logic unit 128 in FIG. 2 is not limited to the refresh address, but may be, for example, a continuous access such as a burst operation. Can be used.
  • the signal input to the NOR gate 127 and the edge detection circuit 129 becomes a continuous access control signal or the like instead of the refresh operation control signal REN.
  • the inverter gate 109 which outputs the equalization control signal BRSS of the sense amplifier active line P SAZNSA, has a voltage level conversion function, and the internal step-down voltage Vcc is converted into the step-up voltage Vpp. Supplied.
  • the invar overnight gate 110 that outputs the bit line equalize control signal BRS, the internal step-down piezoelectric voltage V CC is supplied without voltage level conversion.
  • bit line length is shortened, the line lengths of the sense amplifier active lines PSA and NSA remain unchanged, so that the wiring capacitance of the bit lines is reduced and the wiring capacitance of the sense amplifier active lines is unchanged. Therefore, if the equalizing time of the bit line and the sense amplifier active line is not changed before and after the change of the bit line length, the driving capability of the transistor used in the bit line equalizing circuit 107 is reduced. Therefore, the driving capability of the transistor used in the PSA / NSA equalizing circuit 111 must be increased.
  • the boost voltage Vpp is used for the PSA / NSA line equalize control signal BRSS, and the internal step-down voltage Vcc is used for the bit line equalize control signal BRS.
  • the first effect is to reduce the time difference between the equalization time between the bit lines BLZ and B LX and the equalization time between the sense amplifier active lines PSA and NSA. be able to.
  • By equalizing between BLZ and B LX and between PSA and NSA at the same timing abnormal current due to short circuit in the sense amplifier S / A due to equalization can be prevented and current consumption can be reduced. it can.
  • the boosting voltage Vpp can be obtained without increasing the equalizing time between BLZ and B LX and between PSA and NSA.
  • the drive current consumption of the transistors in the equalizing circuit can be reduced.
  • a booster circuit (Not shown) can also be reduced.
  • the value of the power supply voltage for driving the equalizing circuits 107 and 111 is not limited to the boosted voltage Vpp and the internal step-down voltage Vcc used in the present embodiment.
  • two bit line equalizing circuits 132 and 133 are provided in place of the bit line equalizing circuit 107 of the first embodiment shown in FIG. It is connected between the lines BLLZ and BLLX, and between the bit lines BLRZ and BL RX.
  • the equalization control signal EQ is input to the BRS generation circuit 13 1, and the voltage-converted bit line equalization control signals BRSL and BRSR are output, and the bit line equalization circuits 132 and 1 are respectively provided. Entered in 33.
  • bit line equalizing circuits 132 and 133 are the same as those of the equalizing circuit 107 (FIG. 1). Even if the bit line isolation gate of the unselected memory block is kept in a non-conductive state, the circuit configuration can solve the problem of data destruction due to floating of the bit line potential.
  • the control method of the equalizing circuit of the first embodiment it is possible to obtain the same effect as in the first embodiment by using the control method of the equalizing circuit of the first embodiment. That is, when the bit line length of the bit lines BLLZ, BLLX, BLRZ, and BL RX is shorter than before, the boosted voltage Vpp is used for the PS AZN SA line equalizing control signal BRSS, and the bit line equalizing control signal BRSL And the internal step-down voltage Vcc may be used for BRSR.
  • the time difference between the two equalizing times is reduced, and an abnormal short-circuit current in the sense amplifier SZA due to the equalizing can be prevented, and the current consumption can be reduced.
  • the equalizing time of the bit line and the sense amplifier active line does not increase, and the drive of the transistors of the equalize circuit by the boosted voltage Vpp Current consumption can be reduced.
  • the current consumption of the booster circuit (not shown) can be reduced.
  • the voltage used for the control signals BRSL and BRSR is changed from the internal step-down voltage Vcc to the boost voltage Vpp, and the PSA / NSA line
  • the same effect can be obtained by changing the voltage used for the equalization control signal BRSS from the boost voltage Vpp to the internal buck voltage Vcc.
  • bit line equalizing circuits 13 4 and 13 3 are used instead of the bit line equalizing circuits 13 2 and 13 3 of the second embodiment shown in FIG. 5, 13 6 are used, each connected between pit lines BLLZ and BLLX, between bit lines BLZ and BLX, and between bit lines BLRZ and BL RX. Also, bit line equalizing control signals BRSL, BRS, and BSRSR are input.
  • the configuration and operation of the bit line equalizing circuits 13 4, 13 5, and 13 6 are the same as those of the equalizing circuit 107 (FIG. 1). Even if the bit line isolation gate of the non-selected memory block is kept in a non-conductive state, the circuit configuration can solve the problem such as the possibility of data destruction due to the floating of the bit line potential.
  • the same effect as in the first embodiment can be obtained by using the control method of the equalizing circuit of the first embodiment. That is, the bit lines BLLZ, BL LX, and BLRZ, BL RX bits
  • the boosted voltage Vpp may be used for the control signal BRSS
  • the internal internal step-down voltage Vcc may be used for the control signals BRS, BRSL and BRSR.
  • the time difference between the two equalizing times is reduced, and an abnormal short-circuit current in the sense amplifier S / A due to the equalizing can be prevented, and the current consumption can be reduced.
  • the drive current consumption of the equalizer circuit due to the boosted voltage Vpp and the current consumption of the booster circuit can be reduced without increasing the equalizing time of the bit line and the sense amplifier active line. If the bit line wiring capacity is larger than the sense amplifier active line wiring capacity, the bit line equalize control signals BRS, BRSL and BRSR receive the boost voltage Vpp, and the control signal BRSS receives the internal step-down voltage Vcc. If used, a similar effect can be obtained.
  • bit line equalizing circuits 13 7, 13 8 and 13 9 are used in place of the bit line equalizing circuit of the third embodiment of FIG. Each is connected between bit lines BLLZ and BLLX, between bit lines BLZ and BLX, and between bit lines BLRZ and BL RX. Also, bit line equalizing control signals BRSL, BRRS, BRSR are respectively connected.
  • the bit line equalizing circuits 13 7 and 13 9 are composed of two NM ⁇ S transistors and have a function of supplying the equalizing voltage V pr to the bit lines.
  • the equalizing circuit 1338 is composed of one element NMOS transistor and has a function of shorting the bit lines BLZ and BLX.
  • the number of transistors used for bit line equalization can be reduced as compared with the second and third embodiments (FIGS. 5 and 6), and the chip area can be reduced. That is, in the second embodiment (FIG. 5), six elements are required in the bit line equalizing circuits 1332 and 1333, and in the third embodiment (FIG. 6), While 9 elements are required for the line equalizer circuits 1 3 4, 1 3 5 and 1 3 6, Fig.
  • bit line equalizing circuits 140, 14 are used instead of the bit line equalizing circuits 13 7, 13 8 and 13 39 of the fourth embodiment of FIG. 1, 142 are provided, each connected between pit lines BLLZ and BLLX, between bit lines BLZ and BLX, and between bit lines BLRZ and BL RX.
  • bit line equalizing control signals BRSL, BRSS, BRSR are respectively input.
  • the equalizing circuits 14 1 and 14 and the equalizing circuits 13 7 and 13 9 in FIG. 7 have the same circuit configuration, and the equalizing circuits 14 0 and 14 2 and the equalizing circuits 13 8 in FIG. It has the same circuit configuration.
  • the equalizer circuits 140 to 142 can be configured with a total of four transistor elements.
  • the equalizing circuits 1337 to 1339 in the fourth embodiment shown in FIG. 7 require a total of five elements. Therefore, the circuit area of the fifth embodiment can further reduce the chip area as compared with the equalizing circuit of the fourth embodiment.
  • the same effect as that of the first embodiment can be obtained by using the control method of the equalizing circuit of the first embodiment. It is possible. Further, as in the first embodiment (FIG. 1), it is preferable to further use a separation gate control method in order to prevent the floating of the bit line on the non-selected block side.
  • the alternative sense amplifier S / As is used instead of the sense amplifier S / A in the third to fifth embodiments (FIGS. 6 to 8). .
  • the alternate sense amplifier S / A s outputs the internal step-down voltage V cc to the alternative sense amplifier S / A s when low-level and high-level signals are input to the sense amplifier control signals LEX and LEZ, respectively. And the ground voltage V ss are supplied to the active state. Also, due to the difference in the wiring capacity, the outer bit line pair in the selected memory block BLLZ—BL LX, BLRZ—The time when B LRX finishes equalizing, and the inner bit line pair BLZ— There may be a time difference between the time when BLX ends equalization. Then, the equalizing time is limited by the longer one, and the original operation performance of the semiconductor memory device cannot be realized.
  • the bit lengths of the bit lines BLLZ and BL LX in the memory block BLK 1 and the bit lines B LR Z and B LRX in the memory block BLK 2 are configured to be shorter than before. Therefore, consider the case where the wiring capacity of the bit line in the memory block is smaller than the wiring capacity of the bit lines BLZ and BLX to which the alternative sense amplifier S / As is connected. At this time, assuming that the internal step-down voltage Vcc is used for both the control signal line BRSL of the bit line equalizing circuit 134 and the control signal line BRS of the equalizing circuit 135, as shown in FIG.
  • the equalization time between BLLZ and BLLX is shorter. Therefore, control using different voltages, such as using the internal step-down voltage Vcc for the control signal BRSL of the equalizing circuit 134 and using the step-up voltage Vpp for the control signal BRS of the equalizing circuit 135,
  • the time difference between the equalization of the two bit lines is reduced. That is, in FIG. 9, the equalization time between B LZ and B LX is reduced (from the wavy line portion to the solid line portion in FIG. 9), so that the time difference between the equalization of both bit lines is reduced.
  • the memory block BLK2 is selected, the same effect can be obtained if the internal step-down voltage Vcc is used for the control signal BRSR and the step-up voltage Vpp is used for the control signal BRS.
  • the BLZ and BL LX in the memory block have a larger wiring capacity than the bit lines BLZ and BLX to which the alternative sense amplifier S / As are connected.
  • — B between LX and BL When the relationship of the equalization time difference between LZ and BLLX is reversed, the voltage used for the control signal BRS is changed from the boosted voltage Vpp to the internal step-down voltage Vcc, and the voltage used for the control signal BRSL is changed from the internal step-down voltage Vcc. A similar effect can be obtained by changing the boosted voltage Vpp to reduce the above-mentioned equalizing time difference.
  • the value of the power supply voltage for driving the equalizing circuit is not limited to the boosted voltage Vpp and the internal step-down voltage Vcc used in the sixth embodiment.
  • the equalizing circuit using the alternative sense amplifier S / As is used in the control method shown in the sixth embodiment. Can be.
  • the present invention by appropriately combining the control method of the bit line isolation gate, the control method of the equalizing circuit, the arrangement and the circuit configuration of the equalizing circuit, the operating speed and the chip area during the normal access operation can be maintained. It is possible to provide a semiconductor memory device capable of operating with low current consumption and a method of controlling a semiconductor memory device.

Abstract

通常のアクセス動作速度およびチップ面積を維持しながら、低消費電流でビット線のイコライズ動作が可能な半導体記憶装置、およびその制御方法を提供することを目的とする。シェアードセンスアンプ方式の半導体記憶装置において、選択メモリブロックの連続するｋ回のワード線選択のうち、（ｋ−１）回以下の所定回数において、ワード線選択後のイコライズ部の活性期間に、非選択メモリブロックのビット線分離ゲートが導通状態とされる。また、センスアンプ電源供給線とビット線との配線負荷成分に応じて、負荷成分の高い配線をイコライズする回路の方をより高い電圧レベルで駆動することにより、電源供給線とビット線とが同等の時間でイコライズされ、センスアンプ内のショートを防止できる。

Description

明 細 書 半導体記憶装置、 および半導体記憶装置の制御方法 技術分野
本発明は半導体記憶装置およびその制御方法に関し、 特にビッ ト線の ィコライズ動作についての改善を図った半導体記憶装置およびその制御 方法に関するものである。 背景技術
ダイナミ ックランダムアクセスメモリ （以下、 DRAMと略記する） 等の半導体記憶装置には、 2つのメモリブロックで 1つのセンスアンプ 群を共有するシェア一ドセンスアンプ方式が使用されるものがある。 こ の場合、 選択されないメモリブロック内のビヅ ト線とセンスアンプとを 分離するために、 ビッ ト線分離ゲート（BT)が備えられている。
第 1 0図は、 シェアードセンスアンプ方式の一部を示す図である。 ビ ッ ト線 B L Zと相補ビヅ ト線 B L Xとの間にはセンスアンプ S / Aが接 続され、 各々隣接するメモリブロック B L K 1、 BLK 2によって共有 されている。 分離ゲート B TL、 B T I ま各々対応するメモリブロック B LK 1、 B L K 2とセンスアンプ S /Aとの間に接続され、 対応する 分離ゲ一ト制御信号 s b 1 t 1 Xおよび s b 1 t r Xに応答して、 導通 /非導通を行なう。 なお、 ビッ ト線のィコライズは、 センスアンプ側に 備えられたィコライズ回路 1 50により行われる。
ここで、 第 1 0図に示す代替センスアンプ S/Asをセンスアンプ S /Aに代えて用いる場合もある。 前述のセンスアンプ S/Aでは、 セン スアンプ活性線 P S Aに内部降圧電圧 V c cが供給されると共に、 セン スアンプ活性線 N S Aに接地電圧 V s sが供給されて、 センスアンプ S Z Aがァクティ プ状態とされる構造である。 一方代替センスアンプ S/ A sでは、 トランジスタ T r 9にローレベルの代替センスアンプ活性信 号 LEX、 トランジスタ T r l Oにハイ レベルの代替センスァンプ活性 信号 L E Zが入力され 時に、 代替センスアンプ S/Asに Vc cおよ び V s sが供給されァクティブ状態とされる構造である。
第 1 1図は、 セルフリフレッシュ動作を示すタイ ミ ングチャートであ る。セルフ リフレッシュイネ一ブル信号 S R E F Eの "ハイ，，レペル (ァ クティブ） に応じてセルフリフレッシュ動作が行われる。 プロック BL K 1をセルフ リ フレッシュする期間中は、 制御信号 s b 1 t 1 xを "ハ ィ " レベルに維持して、 分離ゲート B T Lを導通状態とし、 プロック B LK 1内のビヅ ト線 BL L Z、 BLLXとセンスアンプ S/ Aが接続さ れるビッ ト線 B L Z、 B LXとを接続し続ける。 その期間、 内部 RAS 信号である ZR A Sの"口一"レベル遷移に応答してヮ一ド線 s w 10、 s w 1 1、 …を順次活性化して、 ビッ ト線 B L L Z、 B LLXをリス ト ァすると共に、 /RASの "ハイ " レペル遷移に応答してワード線 s w 10、 swl l、 …を非活性にしてビッ ト線 BL L Z、 B L LXをィコ ライズする。
また非選択プロヅク B LK 2側の分離ゲ一ト B T Rは、/ R A Sが"ハ ィ " レベルの期間ごとに、 すなわち、 B L K 1のビッ ト線がィコライズ される期間ごとに、 制御信号 s b i t rxが "ハイ " レベルとされて分 離ゲート B T Rが導通状態とされる。 これにより、 非選択プロック B L K 2のビッ ト線 BLRZ、 BLRXは、 ビッ ト線 BL Z、 B L Xに接続 されてィコライズされる。 逆にブロック B LK 2をセルフリフレッシュ する時は、プロヅク B LK 1に対して同様のィコライズ制御が行われる。 以下同様の動作をそれそれのプロックに対して行うことにより、 全ての メモリセルに対してセルフリフレッシュが完了する。
一方、特許文献 1、 2に開示されるように、第 1 2図に示す制御では、 選択プロック側メモリセルのリフレッシュ期間中において、 非選択プ口 ック側の分離ゲートの制御信号を常に"ロー"レベルに保つ。このため、 センスアンプ S/Aと非選択ブロック側のビヅ ト線とは選択プロックの ィコライズ期間中も接続されない。 選択プロックのィコライズごとに、 非選択プロックが接続される第 1 1図の場合とは異なり、 非選択プロッ クに接続されている分離ゲ一トのスィ ツチング動作が行われることはな く充放電電流の低減が図られる。
特許文献 3、 4に開示される半導体記憶装置では、 ピッ ト線分離ゲ一 トでセンスアンプと区切られたメモリプロヅクごとに、 ビッ ト線ィコラ ィズ回路が備えられている。 よって、 非選択メモリブロックとセンスァ ンプとの間のビッ ト線が非導通状態とされている期間においても、 非選 択メモリプロックに備えられたビッ ト線ィコライズ回路を用いてィコラ ィズ動作が行われるため、 ビヅ ト線電位のフローティング状態に伴う電 位のずれを防止することができる。
また第 1 0図においては、 ビッ ト線ィコライズ制御信号 B R Sと、 セ ンスアンプ活性線 P S A / N S Aのィコライズ制御信号 B R S Sとは、 共に昇圧電圧 V p と接地電圧 V s s との間で制御される。 外部電源電 圧 V d dから昇圧された昇圧電圧 V p pで駆動することによりィコライ ズトランジスタの駆動能力を高め、 ィコライズ時間の短縮化を図ってい る。
また、 近年の半導体記憶装置においては、 センスアンプによるリス ト ァ動作の高速化または蓄積電荷に対する感度の向上を図るため、 ビッ ト 線長を短く構成する場合がある。 これによりビッ 卜線の配線容量が小さ くなり、 リス トア時の消費電流の低減と共に、 ィコライズ時間の短縮が 図られる。
なお、 先行技術文献を以下に示す。
特許文献 1 特開平 9— 1 6 1 4 7 7号公報
特許文献 2 特開平 1 0— 2 2 2 9 7 7号公報
特許文献 3 特開平 8 — 1 5 3 3 9 1号公報
特許文献 4 特開平 9 一 4 5 8 7 9号公報
課題として、 第 1に非選択プロックのビヅ ト線分離ゲートの制御に関 する問題、 第二にィコライズ制御に関する問題が挙げられる。
ビッ ト線分離ゲ一トの制御に関する問題を述べる。 第 1 0図、 第 1 1 図において、 メモリプロック B L K 1をセルフリフレッシュ動作の選択 ブロックとする場合には、 / R A Sがハイ レベルとなるィコライズ動作 の期間ごとに、 非選択プロヅク B L K 2側の分離ゲ一ト B T Rの制御信 号 s b 1 t r xがハイ レベルとなる。 よって分離ゲー ト B T Rのスィ ヅ チング動作がィコライズ期間ごとに繰り返し行われるため、 充放電電流 が増大し問題である。
また、 ビッ ト線分離ゲートでセンスアンプと区切られたメモリプロヅ クごとにビッ ト線ィコライズ回路が備えられている半導体記億装置では、 第 1 2図に示すように非選択プロックの分離ゲートを非導通状態に維持 するとしても、 非選択プロックのビッ ト線電位がフローテイ ング状態に なり電位がずれてしまうことはない。 しかし第 1 0図のィコライズ回路 1 5 0の様に、 センスアンプにィコライズ回路が備えられる回路構成に 比して、 メモリプロックごとにビヅ ト線ィコライズ回路が備えられてい る回路構成では構成素子数が増加する。 多数のビッ ト線を備えている半 導体記憶装置においては、 ビッ ト線ィコライズ回路の構成素子増加によ るチップ占有面積の増大は問題である。
次にィコライズ制御に関する問題を述べる。第 1 0図の回路において、 ビヅ ト線ィコライズ制御信号 B R Sおよびセンスアンプ活性線 P S A / N S Aのィコライズ制御信号 B R S Sの駆動振幅による消費電流の低減、 および昇圧電圧 V p pを発生する昇圧回路 （不図示） での消費電流の低 減を図るため、 駆動振幅を昇圧電圧 V p pと接地電圧 V s s間から、 内 部降圧電圧 V c c と接地電圧 V s s間へ変更することも考えられる。 し かしながらこの場合第 1 3図に示す様に、 ィコライズトランジス夕の i区 動能力が不足し、 センスアンプ活性線 P S Aと N S Aとの間、 ビッ ト線 B L Zと B L Xとの間のィコライズ終了時間が T 1から T 2へ延びてし まうおそれがある。 その結果、 サイクルタイム内にィコライズ動作が完 了せず、 データの破壊が発生してしまうおそれがあり問題である。 また デ一夕の破壊を発生させないためには、 ィコライズ速度の低下に合わせ てサイクルタイムの仕様を緩和することが必要であるが、 アクセス動作 速度が低下し問題である。
そこで、 ビッ ト線長を短くすることで配線容量を低容量化してィコラ ィズ速度を高速化する場合を考える。 この場合センスアンプ活性線 P S
A、 N S Aの配線容量は不変であるため、 第 1 4図に示すように、 セン スアンプ活性線 P SA、 N SA間と、 ビッ ト線 B L Z、 BLX間とのィ コライズ動作の時間差が生じて、 センスアンプのトランジス夕を介して ショートの異常電流が流れるおそれがある。 センスアンプトランジスタ のソース端子電圧であるセンスアンプ活性線 P S A、 N S Aの電圧レぺ ルに比して、 ゲート端子電圧であるビッ ト線 B L Z、 BLXの電圧レべ ルが、しきい値電圧以上離れてしまう期間があるからである。その結果、 消費電流の低減が図れず問題である。
また第 1 0図において、 センスアンプ S/Aに代えて、 代替センスァ ンプ SZA sを用いる場合の問題点を述べる。 メモリブロック B L K 1 が選択プロックとされた場合に、 メモリブロック B L K 1内のビヅ ト線 B L L Z、 B L L Xのィコライズ終了時間と、 センスアンプの接続され たビヅ ト線 B L Zs B L Xのィコライズ終了時間との間に時間差が生じ る場合がある。
ビッ ト線 B L L Z、 BL L Xは分離ゲ一ト B T Lを介してィコライズ が行われる。 また、 分離ゲート B T Lは、 デバイスの集積化上の要請か ら トランジスタサイズが制限される場合があり、オン抵抗の影響により、 分離ゲートを介したィコライズに時間がかかる場合がある。 そして、 最 も遅いィコライズ時間に合わせてサイクルタイムの仕様が決定されるた め、 ィコライズ時間差が存在すると、 半導体記憶装置の本来の性能を発 揮することが難しくなり問題である。
本発明は前記従来技術の課題の少なく とも 1つを解消するためになさ れたものであり、 通常のアクセス動作速度およびチップ面積を維持しな がら、低消費電流でビッ ト線のィコライズ動作が可能な半導体記憶装置、 およびその制御方法を提供することを目的とする。 発明の開示
前記目的を達成するためになされた請求項 1に係る半導体記憶装置で は、 選択されるヮード線に応じてビッ ト線に記憶情報が読み出される、 第 1および第 2メモリブロックと、 第 1および第 2メモリプロック内の 第 1および第 2 ビッ ト線ごとに共用されるセンスアンプとを備えており、 第 1 ビッ ト線とセンスアンプとの接続 · 分離の制御を行う第 1分離ゲー 卜と、 第 2 ビヅ ト線をィコライズするィコラィズ部とを備えている。
請求項 1に係る半導体記憶装置では、 第 2メモリプロックに対してァ クセス動作が行われる際、 連続する k回のヮード線選択のうち （ k— 1 ) 回以下の所定回数において、 ワード線選択後のィコライズ部の活性期間 に、 第 1分離ゲートが第 1 ビヅ ト線とセンスアンプとが接続状態とされ る。
また、 請求項 1 3に係る半導体記憶装置の制御方法では、 第 2メモリ プロヅクに対してアクセス動作が行われる際、 第 2 ビヅ ト線について、 ヮード線選択に引き続く リス トァ動作とその後のィコライズ動作が連続 して繰り返し行われる選択プロックアクセスステップと、 選択ブロック アクセスステップにおける k回のうち （k _ l ) 回以下の所定回数のィ コライズ動作において、 第 1 ビ ヅ ト線とセンスアンプとを接続状態とす る非選択ブロックィコライズステップとを有する。
これにより、 非選択ブロックの第 1分離ゲートのスイ ッチング回数を 減少させることにより、 スィ ツチング動作による充放電電流の低減を図 ることができる。
請求項 2に係る半導体記憶装置では、請求項 1 に記載の装置において、 また請求項 1 4に係る半導体記憶装置の制御方法では、 請求項 1 3に記 載の半導体記憶装置の制御方法において、 第 2メモリプロックに対する アクセス動作期間に応じて第 2 ビッ 卜線とセンスアンプとを接続する第 2分離ゲートを備え、 ィコライズ部は、 第 2分離ゲー トに対して第 2メ モリプロック側またはセンスアンプ側の少なく とも何れか一方に配置さ れることを特徴とする。 これにより、 第 2分離ゲートが第 2 ビッ ト線とセンスアンプとを接続 する期間に合わせてィコライズ部の配置を行えば、 ィコライズ部により 第 1 ビッ ト線をィコライズできる。 すなわち、 ヮード線選択に加えてィ コライズ期間においても第 2 ビヅ ト線とセンスアンプとが接続されてい れば、 ィコライズ部はセンスアンプ側の他、 第 2メモリプロック側に配 置してもよい。
請求項 3に係る半導体記憶装置では、請求項 1に記載の装置において、 第 1分離ゲートの活性化は、 第 2メモリプロヅクにおいて、 連続して選 択される k本のヮード線を識別するァ ドレスが、 所定の論理組み合わせ となることに応じて行われることを特徴とする。 また請求項 1 5に係る 半導体記憶装置の制御方法では、 請求項 1 3に記載の半導体記憶装置の 制御方法において、 第 1 ビッ ト線とセンスアンプとの接続は、 選択プロ ックアクセスステップにおいて連続する k回のワード線選択を識別する ァドレスの、所定の論理組み合わせに応じて行われることを特徴とする。 請求項 4に係る半導体記憶装置では請求項 1に記載の装置において、 第 1分離ゲートの活性化は、 第 2メモリブロックにおいて連続して選択 される k本のヮ一ド線を識別するァドレスに対して、 1 ビッ ト上位のァ ドレスが論理状態を遷移することに応じて行われることを特徴とする。 また、 請求項 1 6に係る半導体記憶装置の制御方法では、 請求項 1 3 に記載の半導体記憶装置の制御方法において、 第 1 ビッ ト線とセンスァ ンプとの接続は、 選択プロヅクアクセスステヅプにおいて連続する k回 のヮ一ド線選択を識別するァドレスに対して 1 ビッ ト上位のァドレスが、 論理状態を遷移することに応じて行われることを特徴とする。
これにより、 前記の非選択プロックの第 1分離ゲ一卜のスィ ツチング 回数、 または第 1 ビッ ト線とセンスアンプとの接続回数を所望の回数に することができる。
請求項 5に係る半導体記憶装置では、 請求項 1乃至 4の少なく とも何 れか 1項に記載の半導体記憶装置において、 そして請求項 1 7に係る半 導体記憶装置の制御方法では、 請求項 1 3乃至 1 6の少なく とも何れか 1 項に記載の半導体記憶装置の制御方法において、 第 2メモリブロック のアクセス動作は、 リ フ レ ッシュ動作であり、 連続する k本のワード線 を選択するアドレスは、 リフレッシュア ドレスであることを特徴とする。 また請求項 6に係る半導体記憶装置では、 請求項 1乃至 4の少なく と も何れか 1項に記載の半導体記憶装置において、 そして請求項 1 8に係 る半導体記憶装置の制御方法では、 請求項 1 3乃至 1 6の少なく とも何 れか 1項に記載の半導体記憶装置の制御方法において、 第 2メモリプロ ックのアクセス動作は、 ヮード線の切り替えを含む連続ァクセス動作で あり、 連続する k本のヮード線を選択するァドレスは、 口一アドレスま たはその一部であることを特徴とする。
これにより、 非選択プロックの第 1分離ゲートのスィ ツチング回数ま たは第 1 ビッ ト線とセンスアンプとの接続回数を制御するための、 専用 の夕イ ミング信号を入力または生成する必要はない。
請求項 7に係る半導体記憶装置では、 ビッ ト線に読み出される記憶情 報をビッ ト線ごとに備えられる複数のセンスアンプにより増幅する際、 複数のセンスアンプに共通に接続される 2本の電源供給線に対して電源 電圧を供給するセンスアンプ活性部を備えており、 第 1電圧により活性 化して電源供給線をィコライズする第 1ィコライズ部と、 第 2電圧によ り活性化してビッ ト線をィコライズする第 2ィコライズ部とを備えてい る。
増幅後のィコライズ動作において、 センスアンプ活性部により電源供 給線に対する電源電圧供給を遮断すると共に、 第 1および第 2ィコライ ズ部を活性化する際、 電源供給線の配線負荷成分に比して、 ビッ ト線の 配線負荷成分が小なる場合、 第 1電圧を、 第 2電圧に比して高い電圧レ ベルとし、 電源供給線の配線負荷成分に比して、 ビッ ト線の配線負荷成 分が犬なる場合、 第 1電圧を、 第 2電圧に比して低い電圧レベルとする ことにより、 電源供給線とビッ 1、線とが、 同等の時間でィコライズされ る。
請求項 1 9に係る半導体記憶装置の制御方法は、 ビッ ト線に読み出さ れる記憶情報をビッ ト線ごとに備えられる複数のセンスアンプにより増 幅する際に、 複数のセンスアンプに共通に接続される 2本の電源供給線 に対して電源電圧が供給される半導体記憶装置の制御方法である。
電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステツプと、 電源供給線の配線負荷成分に比してビヅ ト線の配線負荷成分が小なる場 合、 電源供給線が第 1電圧により制御されてィコライズされると共に、 ビッ ト線が第 1電圧に比して低い電圧レベルの第 2電圧により制御され てィコライズされ、 一方、 電源供給線の配線負荷成分に比してビッ ト線 の配線負荷成分が犬なる場合、 電源供給線が第 1電圧により制御されて ィコライズされると共に、 ヒ'ッ ト線が第 1電圧に比して高い電圧レベル の第 2電圧により制御されてィコライズされることにより、 電源供給線 およびビッ ト線が、 同等の時間でィコライズされるィコライズステップ とを有することを特徴とする。
これにより、 各々の配線負荷成分に応じて、 第 1 , 第 2電圧によりィ コライズされるため、 ィコライズ時間にずれが生じることがない。 この ため、 センスアンプの 卜ランジス夕を介してショー卜の異常電流が流れ るおそれがある問題を解決する事ができ、電流消費が削減できる。また、 第 1電圧と第 2電圧の電圧値が同じ場合に比して、 本発明では第 1電圧 と第 2電圧のどちらか一方の電圧をさらに下げることが可能であり、 高 い電圧で制御する場合に比して消費電流を抑えることが可能である。
請求項 8に係る半導体記憶装置では、請求項 7に記載の装置において、 ビッ ト線を、 センスアンプに接続される内側ビッ ト線部と記憶情報が読 み出される外側ビッ ト線部とに分離する分離ゲートを備え、 第 2ィコラ ィズ部は、 内側ビッ ト線部に備えられる内側ィコライズ部、 または外側 ビッ ト線部に備えられる外側ィコライズ部の少なく とも何れか一方とし て配置されることを特徴とする。
ィコライズ動作は、 内側ビッ ト線部、 または外側ビッ ト線部の少なく とも何れか一方を起点として行われる。
また請求項 2 0に係る半導体記憶装置の制御方法では、 請求項 1 9に 記載の半導体記憶装置の制御方法において、 ビッ ト線がセンスアンプに 接続される内側ビッ ト線部と、 記憶情報が読み出される外側ビッ ト線部 とを備えて構成される場合、 ィコライズステップは、 内側ビッ ト線部、 または外側ビヅ ト線部の少なく とも何れか一方を起点として行われるこ とを特徴とする。
これにより、 ィコライズ部の配置を適宜組み合わせることが可能であ る。 このとき、 ィコライズ部の占める面積を減少させる組み合わせを選 択することが可能であり、 チップ面積の縮小が図れる。
請求項 9に係る半導体記憶装置では、 ビッ ト線に読み出される記憶情 報をビッ ト線ごとに備えられる複数のセンスアンプにより増幅し、 セン スアンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備えて いる。
そして、 ビッ ト線を、 センスアンプに接続される内側ビッ ト線部と記 憶情報が読み出される外側ビッ ト線部とに分離する分離ゲートと、 第 1 電圧により活性化して内側ビッ ト線部をィコライズする内側ィコライズ 部と、 第 2電圧により活性化して、 外側ビッ ト線部をィコライズする外 側ィコライズ部とを備えている。
増幅後のィコライズ動作において、 センスアンプ活性部による電源電 圧供給を遮断すると共に、内側および外側ィコライズ部を活性化する際、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成 分が小なる場合、 第 1電圧を、 第 2電圧に比して高い電圧レベルとし、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成 分が大なる場合、 第 1電圧を、 第 2電圧に比して低い電圧レベルとする ことにより、 内側および外側ビッ ト線部が、 同等の時間でィコライズさ れる。
また、 請求項 2 1に係る半導体記憶装置の制御方法では、 外側ビッ ト 線部と内側ビッ ト線部とを接続した上で、 外側ビッ ト線部に読み出され る記憶情報を、 内側ビッ ト線部を介してセンスアンプに伝播して増幅す る増幅ステップをもつ。 さらに、 増幅ステップ後のィコライズ動作にお いて、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線 負荷成分が小なる場合、 内側ビッ ト線部が、 第 1電圧により制御されて ィコライズされると共に、 外側ビッ ト線部が、 第 1電圧に比して低い電 圧レベルの第 2電圧により制御されてィコライズされ、 一方、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成分が犬な る場合、 内側ビッ ト線部が、 第 1電圧により制御されてィコライズされ ると共に、 外側ビッ ト線部が、 第 1電圧に比して高い電圧レベルの第 2 電圧により制御されてィコライズされることにより、 内側および外側ビ ッ ト線部が、 同等の時間でィコライズされるィコライズステツプと、 を 有することを特徴とする。
これにより、 内側および外側ビッ ト線部が同等の時間でィコライズさ れることで、 ィコライズ時間のより長い方に律速されて本来の動作性能 を実現できなくなるおそれがある問題を解決することができる。 また、 第 1電圧と第 2電圧の電圧値が同じ場合に比して、 本発明では第 1電圧 と第 2電圧のどちらか一方の電圧をさらに下げることが可能であり、 高 い電圧で制御する場合に比して消費電流を抑えることが可能である。 請求項 1 0に係る半導体記憶装置では、 請求項 8または 9に記載の半 導体記憶装置において、 ビッ ト線は、 2本を 1対としてセンスアンプに より差動増幅され、 内側および外側ィコライズ部は、 対をなす内側およ び外側ビッ ト線部をショートするショート部を備えると共に、 内側また は外側ィコライズ部のうち少なく とも何れか一方は、 内側または外側ビ ッ ト線部をィコライズ電圧にバイァスするバイアス部を備えることを特 徴とする。
また、 請求項 2 2に係る半導体記憶装置の制御方法では、 請求項 2 0 または 2 1に記載の半導体記憶装置の制御方法において、 ィコライズス テップは、 対をなす内側および外側ビッ ト線部をショートするショート ステップと、 内側または外側ビッ ト線部のうち少なく とも何れか一方を ィコライズ電圧にバイアスするバイアスステップとを有することを特徴 とする。 これにより、 ショート部またはショートステップにより、 対となるビ ッ ト線をショートした上で、 適宜に備えられたバイァス部、 またはバイ ァスステップにより、 ショートされたビヅ ト線対をィコライズ電圧に維 持することができる。
請求項 1 1に係る半導体記憶装置では、 請求項 7に記載の半導体記憶 装置において、 第 1ィコライズ部は、 電源供給線の間を接繞する少なく とも 1つの M 0 S トランジスタを備え、 該 M 0 S トランジスタは、 ゲ一 ト端子に第 1電圧が印加されることにより導通して活性化されることを 特徴とする。
請求項 1 2に係る半導体記憶装置では、 請求項 7乃至 1 0の少なく と もいずれか 1項に記載の半導体記憶装置において、 第 2ィコライズ部、 または内側ィコライズ部および外側ィコライズ部は、 ビッ ト線、 または 内側ビッ ト線および外側ビッ ト線とィコライズ電圧の供給源との間を接 続する、 少なく とも 1つの M O S トランジスタ、 または、 ビッ ト線、 ま たは内側ビヅ ト線および外側ビッ ト線が 2本 1対として構成される場合 には線間を接続する、 少なく とも 1つの M O S トランジスタの、 少なく とも何れか一方を備え、 該 M O S トランジスタは、 ゲート端子に第 2電 圧が印加されることにより導通して活性化されることを特徴とする。
これにより、 ゲート端子に印加される第 1 または第 2電圧に応じて、 ィコライズに必要な駆動能力を調整することができる。 また、 ィコライ ズ部の M O S トランジス夕数および配置を適宜組み合わせることが可能 である。 このとき、 ィコライズ部の占める面積を減少させる組み合わせ を選択することが可能であり、 チップ面積の縮小が図れる。 図面の簡単な説明
第 1図は、 第 1実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。
第 2図は、 本第 1実施形態での非選択メモリプロックの分離ゲートの 制御回路図である。 第 3図は、 第 1実施形態の半導体記憶装置の動作を表すタイ ミングチ ヤー卜である。
第 4図は、 第 1実施形態のビッ ト線間のィコライズ時間と、 センスァ ンプ活性線間のィコライズ時間との関係を示す図である。
第 5図は、 第 2実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。
第 6図は、 第 3実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。
第 7図は、 第 4実施形態の半導体記憶装置について、 シェア一ドセン スアンプ方式の一部を示す図である。
第 8図は、 第 5実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。
第 9図は、 第 6実施形態の内側ビッ ト線間のィコライズ時間と、 外側 ビッ ト線間のィコライズ時間との関係を示す図である。
第 1 0図は、 従来技術のシェア一ドセンスアンプ方式の一部を示す図 である。
第 1 1図は、 従来技術の半導体記憶装置の動作を表すタイミングチヤ ―トである。
第 1 2図は、 従来技術の半導体記憶装置の動作を表す第二のタイミン グチヤートである。
第 1 3図は、 従来技術のビッ ト線間のィコライズ時間と、 センスアン プ活性線間のィコライズ時間との関係を示す図である。
第 1 4図は、 従来技術のビッ ト線間のィコライズ時間と、 センスアン プ活性線間のィコライズ時間との関係を示す第二の図である。 発明を実施するための最良の形態
以下、 本発明の半導体記憶装置、 およびその制御方法について具体化 した実施形態を第 1図乃至第 9図に基づき図面を参照しつつ詳細に説明
_9 る。 第 1図は、 第 1実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 非選択メモリプロックの分離ゲ一 トの制御、 およびビッ ト線のィコライズ制御に関する実施形態である。 最初にビッ ト線分離ゲ一トの制御方法について説明する。 シェア一ド センスアンプ方式では、 選択されないメモリブロック内のピヅ ト線とセ ンスアンプが繋がるビヅ ト線とを分離するために、 ビヅ ト線分離ゲート が備えられている。 分離ゲート B T Lは、 メモリプロック B L K 1のビ ッ ト線 B L L Zヽ BLLXとセンスアンプ S / Aに接続されるピッ ト線 B L Z、 B LXとを接続する。 同様に分離ゲー卜 B T Rは、 ビッ ト線 B LR Z、 B LRXとビッ ト線 B L Z、 B LXとを接続する。 ここで、 ビ ッ ト線分離ゲート B TL— BTR間に挟まれたビッ ト線 B L Z、 BLX を内側ビッ ト線部と、 ビッ ト線 BLL Z、 B L LXおよび B LR Z、 B LRXを外側ビッ ト線部と呼ぶ場合があるとする。
B L T生成回路 1 03にはメモリブロックを識別するアドレス Ad d、 ビッ ト線分離ゲ一トを制御する信号 B Tおよび nZk活性制御信号 øが 入力され、 出力としてビッ ト線分離ゲート制御信号 s b i t l xおよび s b l t rxが出力される。 分離ゲ一ト B TL、 B TRは、 NMO S ト ランジス夕で構成されており、 ハイレベルのビッ ト線分離ゲ一ト制御信 号 s b l t lxおよび s b l t r Xが分離ゲートに入力された時に導通 状態とされ、 口一レベルのビッ ト線分離ゲート制御信号が入力された時 に非導通状態とされる。
メモリセルへのアクセス前の段階には、 ビヅ ト線 B LX— B L Z間、 BLLZ— BLLX間および BLRZ— B LRX間をショートしてィコ ライズ電圧 Vp： rに初期化しておく必要があり、 これをビッ ト線のィコ ライズ動作という。 また、 センスアンプ活性線 P S A— NS A間も同様 にィコライズ電圧 V p rに初期化しておく必要があり、 これをセンスァ ンプ活性線 P S A、 N S Aのィコライズ動作という。
ビッ ト線 B L Xおよび B L Zは、 ビッ ト線分離ゲ一トによりメモリプ ロック B LK 1、 B L K 2と分離されている。 そのビッ ト線 B L Zおよ び B L Xにビッ ト線ィコライズ回路 1 0 7は備えられており、 N M 0 S トランジスタ T r 6乃至 T r 8で構成されている。 ビヅ ト線 B L Z— B L X間はトランジスタ T r 6を介して接続されており、 ィコライズ電圧 V p rは トランジスタ T r 7、 T r 8を介してビヅ ト線 B L Zおよび B LXへ接続されている。 トランジスタ T r 6乃至 T r 8のゲートには、 ピヅ ト線ィコライズ制御信号 BR Sが接続されている。
ここで、 内側ビヅ ト線部に備えられるィコライズ回路を内側ィコライ ズ部、 外側ビッ ト線部に備えられるィコライズ回路を外側ィコライズ部 と呼ぶ場合があるとする。
P S A/N S Aィコライズ回路 1 1 1は N M〇 S トランジスタ T r 3 乃至 T r 5で構成され、 その回路構成はビヅ ト線ィコライズ回路 1 0 7 と同様である。 そして トランジスタ T r 3乃至 T r 5のゲ一卜には、 P S A/N S A線ィコライズ制御信号 B R S Sが接続されている。
E Q生成回路 1 0 8の出力であるィコライズ制御信号 E Qは、 ィンバ —夕ゲート 1 0 9および 1 1 0を介して、 P S A/N S Aィコライズ回 路 1 1 1およびビッ ト線ィコライズ回路 1 0 7へ入力される。 また L E 生成回路 1 1 5からはセンスアンプ活性信号 L Eが NMひ S トランジス 夕 T r 2に入力され、 インバー夕ゲートにより反転された/ L Eが P M O S トランジスタ T r 1へ入力される。
E Q生成回路 1 08から、 口一レベルのィコライズ制御信号 E Qがィ ンバー夕ゲート 1 0 9、 1 1 0へ入力されると、 ィンバー夕ゲ一ト 1 0 9からは昇圧電圧 Vp pのハイ レベルの P S A/N S A線ィコライズ制 御信号 B R S Sが、 ィンバ一夕ゲ一ト 1 1 0からは昇圧電圧 V p pまた は内部降圧電圧 V c cのハイ レベルのビッ ト線ィコライズ制御信号 B R Sが出力される。 ハイ レベルのビッ ト線ィコライズ制御信号 B R Sがビ ヅ ト線ィコライズ回路 1 0 7へ入力されると、 NMO S トランジスタ T r 6が導通しビヅ ト線 B L Xと B L Zがショートされると同時に、 NM O S トランジス夕 T r 7、 Τ r 8が導通しビヅ ト線 B LXと B L Zがィ コライズ電圧 Vp rへ充電されることでビッ ト線が初期化される。 また 同様に、ハイレベルの P S A/N S A線ィコライズ制御信号 B R S Sが、 P S AZN S Aィコライズ回路 1 1 1へ入力されると、 センスアンプ活 性線 P SA、 N S Aがィコライズ電圧 Vp rへ初期化される。
メモリプロック B L K 1が選択される場合、 ワード線 s w 10…のう ちのいずれか 1本の選択されたヮ一ド線に接続されているメモリセルの 電荷（情報）を、ビッ ト線 B L L Zまたは B L L Xに伝達する。このとき、 ビッ ト線 B L L Zおよび B L L X間の電圧差は微小なため、 センスアン プ SZAにより差動増幅する必要がある。 センスアンプにはセンスアン プ活性線 P SA、 NS Aが接続されており、 それぞれトランジスタ T r 1および T r 2を介して内部降圧電圧 V c cおよび接地電圧 V s sに接 続されている。
ワード線 swl 0…のうちのいずれか 1本の選択されたヮード線によ り選択されるメモリセルの電荷を、 センスアンプ S/Aにより差動増幅 して読み出すために、 まず分離ゲート B T Lが導通状態、 分離ゲート B TRが非導通状態にされる。 次に、 L E生成回路 1 1 5からハイ レベル のセンスアンプ活性信号 L Eが出力され、 トランジスタ T r l、 Τ r 2 が導通状態とされる。 これによりセンスアンプ活性線 P S Aへ内部降圧 電圧 V c cが供給されると共に、 センスアンプ活性線 N S Aへ接地電圧 V s sが供給されて、 センスアンプ S/Aがァクティブ状態にされる。 そしてビッ ト線 B L L Z、 B L L Xのリス トア後には、 LE生成回路 1 1 5からローレベルのセンスアンプ活性信号 L Eが出力され、 トラン ジス夕 T r l、 T r 2が非導通状態とされる。 また、 選択されたワード 線が非活性にされてからビッ ト線 B L Z— B L X間、 およびセンスアン プ活性線 P SA— NSA間のィコライズが前記ィコライズ制御信号 E Q のローレベルによって行なわれ、 次のメモリセル電荷の読み出し準備が 完了する。 この時、 非選択のメモリブロヅク B L K 2におけるビヅ ト線 B LRZ— B LRXもィコライズ電圧 Vp rに維持されていることが必 要である。
第 2図は、 非選択メモリブロックの分離ゲートの制御回路である。 第 3図は、 第 2図の分離ゲ一トの制御回路を第 1図に適用する場合のタイ ミングチヤ一トである。
第 1図においてプロック B L K 1が選択され、 セルフリフレッシュ動 作が行なわれる際、 ワード線 swl O…が、 その間にビッ ト線 B LL Z および B L LXのィコライズ動作を挟んで、 順次活性化される。 nZk 活性制御信号 øは、 k回のビヅ ト線ィコライズ動作のうち n回 （n^k - 1 ) について、 非選択プロック B L K 2側のビヅ 卜線分離ゲ—卜 B T Rを活性化させて、 ビッ ト線 B L R Z、 B L R Xのィコライズを行う制 御信号である。 プロック B L K 1のワード線 s w 10…は、 「m本目ヮ ―ド線の活性化→ビッ ト線 B L L Zと B LLXとのィコライズ m+ 1 本目のヮ一ド線の活性化 ビッ ト線 B L L Zと BL LXとのィコライズ ···」 という様に、 ワード線の活性化とィコライズを繰り返しながら順次 活性化されていく。 そのなかで、 k/n本のワード線が活性化される度 に、 その直後のビッ ト線のィコライズ期間で、 分離ゲ一ト B T Rが導通 される。 ブロック： B L K 2が選択されリ フレ ッシュ動作を行うときは上 記と逆の動作を行う。 すなわち、 ブロック B L K 2の kZn本のワード 線が活性化される度に、 その直後のビッ ト線のィコライズ期間で、 分離 ゲート B T Lが導通される。
第 2図において、 n/k活性制御信号 øの生成制御回路を示す。 第 2 図の構成例では、 各々分離ゲート 1 2 1、 B T制御回路 1 23、 論理部 1 24を具備する。 第 2図では、 n = k/ 23の場合を示しており、 8 本のヮード線の活性化ごとに分離ゲ一ト 1 2 1が導通する構成例である。 B T制御回路 1 2 3からローレペルの n/k活性制御信号 øがビッ ト線 分離ゲート 1 2 1に入力された時に、 分離ゲート 1 2 1は非導通状態と され、 ハイ レベルの n/k活性制御信号 øがビッ ト線分離ゲー ト 1 2 1 に入力された時に、 分離ゲート 12 1は導通状態とされる。
B T制御回路 1 23にはラヅチ回路 1 25が具備され、 その両ノ一ド N 1ヽ N 2には N M 0 S トランジスタが接地電圧 V s sとの間に接続さ れている。 ノード N 1側の N M 0 Sにはセッ ト信号 s e tが、 ノード N 2側の直列接続の N M O Sにはリセッ ト信号 r s t と制御信号 n o r s t xが入力される。 信号 øが口一レベルとなるのはセッ ト信号 s e tが ハイ レベルとなりノード N 1が接地電圧 V s s とされた時であり、 選択 メモリプロックでのアクセス動作時である。 非選択プロックへの分離ゲ 一トは非導通となる。 一方 信号がハイ レベルとなるのは、 リセヅ ト信 号 r s tおよび制御信号 n o r s t xの両者がハイ レベルとなりノード N 2か接地電圧 V s s とされた時である。 この時は、 選択メモリプロヅ クでのビッ 1、線ィコライズ動作時であり、 かつ、 後述の論理部 1 2 4で の制御条件に合致したタイ ミングである。 その時、 非選択プロックへの 分離ゲート 1 2 1は導通状態となる。
また論理部 1 2 4のナン ドゲート 1 2 6からは下位 3 ビッ トのリフレ ヅシュアドレス r f a z 1 乃至 r f a z 3 の論理積が反転して出力され る。 またノアゲート 1 2 7からは、 リフレツシュ動作制御信号 R E Nと ナン ドゲート 1 2 6の出力信号との論理和が反転されて制御信号 n o r S t Xが出力される。
リフレッシュ動作制御信号 R E Nはリフレッシュ動作中は口一レベル である。 この動作状態で、 リフレッシュアドレス： r f a z 1 乃至 r f a z 3 がすべてハイレベルの時のみノァゲート 1 2 7からハイ レベルの制 御信号 n o r s t xが出力される。 つま り リフレッシュアドレスが遷移 していく 8回のうち 1回のみ論理部 1 2 4の出力はハイ レベルとされる。 論理部 1 2 4の制御信号 n o r s t Xは、 B T制御回路 1 2 3に入力 される。 リセヅ ト信号 r s tは選択メモリプロヅクでのィコライズ期間 ごとにハイ レベルとされるが、 制御信号 n o r s t は前述の通り 8回 のィコライズ期間のうち 1回しかハイ レベルにされないため、 （^信号も 8回中 1回しかハイ レベルとされない。 よって、 8回のィコライズ動作 にっき 1回だけ分離ゲート 1 2 1が導通状態とされる。
また論理部 1 2 4に代えて論理部 1 2 8が用いられる場合もある。 論 理部 1 2 8にはエツジ検出回路 1 2 9が備えられ、 リ フレッシュ動作制 御信号 R E Nおよびリフレッシュア ドレス r f a z 4が入力される。 リ フレッシュ動作制御信号 R E Nはリ フ レッシュ動作中は口一レベルであ り、 このときエッジ検出回路 1 2 9が動作状態となる。
リ フレッシュア ドレス r f a z 4は、 リ フ レッシュア ドレス r f a z 1 乃至 r f a z Sに対して 1 ビッ ト上位のア ドレスであり、 r f a z l乃至 r f a z 3 のすベての論理組み合わせ毎に、 ハイレベルから口一レベル またはローレベルからハイレベルへと状態が遷移する。 この状態の遷移 に応じてェッジ検出回路 1 2 9からはハイレベルのパルス波が出力され、 制御信号 n o r s t xとして B T制御回路 1 2 3へ入力される。 リセヅ ト信号 r s tおよび制御信号 n o r s t xの両者がハイレベルとなりノ ード N 2が接地電圧 V s s とされた時、 n / k活性制御信号 øがハイレ ベルとされ、 分離ゲート 1 2 1が導通状態とされる。 よって、 論理部 1 2 8が用いられた場合も、 8回のィコライズ動作につき 1回だけ分離ゲ ート 1 2 1が導通状態とされる。
このように、 分離ゲートの制御にリフレッシュア ドレスを用いること で、新たに専用の夕イ ミング信号を入力または生成する必要がなくなる。 第 3図にタイミングチャートを示す。 セルフリフレッシュイネ一ブル 信号 S R E F Eの "ハイ" レベル (アクティブ) に応じてセルフリフレ ヅシュ動作が行われる。 ブロック B L K 1がセルフリフレッシュされる 期間中は、 制御信号 s b 1 t 1 Xが "ハイ" レベルに維持され、 分離ゲ —ト B T Lは導通状態とされ、 ブロック B L K 1のビッ ト線 B L L Z、 B L L Xとビッ ト線 B L Z、 B L Xとが接続され続ける。 その期間、 / RA Sの "ロー" レベル遷移に応答してヮ一ド線 s w 1 0…が順次活性 化されてメモリセルにアクセスされ、 B L L Z、 B L LXをリス トアす ると共に、 /RA Sの "ハイ" レベル遷移に応答してヮード線 s w 1 0 …が順次非活性とされてビッ ト線 B L L Z、 B L L Xがィコライズされ る。
連続する 8本のヮード線についての活性化が終了するごとに、 その後 のィコライズ期間において、 ビッ ト線分離ゲート制御信号 s b 1 t r X が 1回 "ハイ" レベルとされて、 分離ゲート B T Rが導通状態とされ、 ビッ ト線 B LR Z、 B L R Xがビッ ト線 B L Z、 B LXに接続される。 そして、 選択ブロック： B LK 1のビッ ト線 B L L Z、 BLLXがィコラ ィズされると共に、 非選択プロヅク B LK 2のビッ ト線 BLR Z、 B L
R Xもィコライズされる。
選択プロヅク B LK 1のィコライズ期間ごとに、 非選択プロヅク B L K 2側の分離ゲ一トの制御信号 s b 1 t r Xが "ハイ " レベルとされる 第 1 1図の従来技術に比して、 第 3図に示す第 1実施形態では、 非選択 プロックの分離ゲ一トのスィヅチング回数を 1/8に減少させることに より、 スィ ツチング動作による充放電電流の低減が図られることが分か る。
また第 3図に示す第 1実施形態の分離ゲートの制御方式を用いれば、 メモリブロック B L K 1、 B L K 2の両者にビヅ ト線ィコライズ回路を 備えることをせずに、 第 1図の様にセンスアンプ S/A側にビッ ト線ィ コライズ回路を備える回路構成であっても、 ビヅ ト線電位のフローティ ングによる問題を解決できる。 よってチップ面積の増大を抑えつつ低消 費電流動作により、 ビッ ト線電位のフローティ ングの問題を解決するこ とが可能である。
もちろん、 分離ゲートの活性制御信号 øの活性化頻度は、 第 1実施形 態で用いた 1/8の値に限らず、 各々の半導体記憶装置に応じて適宜に 最適化が可能であることは言うまでもない。
そして、 第 2図の論理部 1 24のナンドゲート 1 2 6および論理部 1 28のエツジ検出回路 1 2 9に入力されるァドレスは、 リ フレツシュア ドレスに限らず、 例えばバース ト動作等の連続アクセス時のァドレスも 使用可能.である。 この時、 ノアゲ一ト 1 27およびエッジ検出回路 1 2 9に入力される信号はリ フ レッシュ動作制御信号 R E Nに代えて、 連続 アクセス制御信号等となる。
次に第 1実施形態において、 ィコライズ回路の制御方法について説明 する。
ビッ ト線ィコライズ回路 107を制御する制御信号 BR Sの電圧と、 P SAZNSAィコライズ回路 1 1 1を制御する制御信号 B R S Sの電 圧とを、 各々のィコライズすべき配線容量に応じて設定すれば、 ビッ ト 線 BL Z—B LX間と、 センスアンプ活性線 P SA— NSA間とのィコ ライズ時間差の発生を抑えられる。
第 1図において、 センスアンプ活性線 P SAZNSAのィコライズ制 御信号 B R S Sを出力するィンバー夕ゲート 1 09には電圧レベル変換 機能が備えられており、 内部降圧電圧 Vc cは昇圧電圧 Vp pに変換さ れて供給されている。 一方、 ビッ ト線ィコライズ制御信号 BR Sを出力 するインバ一夕ゲート 1 1 0では、 電圧レベル変換されずに内部降圧電 圧 V C Cが供給されている。
ビッ ト線長を短くする一方で、 センスアンプ活性線 P S A、 N SAの 線長は不変であるため、 ビッ ト線の配線容量は低下し、 センスアンプ活 性線の配線容量は不変となる。 そのため、 ビッ ト線おょぴセンスアンプ 活性線のィコライズ時間がビッ ト線長の変更前後で変わらないようにす る場合、 ビッ ト線ィコライズ回路 1 07に用いられる トランジスタの駆 動能力に比して、 P S A/N S Aィコライズ回路 1 1 1に用いられる ト ランジス夕の駆動能力を高く しなければならない。
第 1実施形態では、 P SA/NSA線ィコライズ制御信号 B R S Sに 昇圧電圧 Vppを用い、 ビッ ト線ィコライズ制御信号 BRSに内部降圧 電圧 Vc cを用いている。 その結果、 第 4図の実線部に示す様に、 第一 の効果としてビッ ト線 B L Z— B LX間のィコライズ時間と、 センスァ ンプ活性線 P SA— NSA間のィコライズ時間との時間差を縮小するこ とができる。 B L Z— B LX間と P SA— NSA間とが同等なタイ ミ ン グでィコライズされることにより、 ィコライズに伴うセンスアンプ S/ A内のショートの異常電流を防止することができ電流消費が削減できる。 第二の効果として、 制御信号 B R Sに昇圧電圧 Vp pではなく内部降圧 電圧 Vc cを用いることで、 B L Z— B LX間および P SA— N SA間 のィコライズ時間が増大することなく、 昇圧電圧 Vppによるィコライ ズ回路の トランジスタの駆動消費電流が削減できる。 加えて、 昇圧回路 (不図示） の消費電流も削減できる。
もちろん、 ビッ ト線の配線容量がセンスアンプ活性線の配線容量より も増大する等の理由により、 BL Z— B LX間と P SA— N SA間との ィコライズ時間差の関係が逆転した場合には、 制御信号 B R Sに用いる 電圧を内部降圧電圧 V c cから昇圧電圧 Vp pへ、 制御信号 BR S Sに 用いる電圧を昇圧電圧 Vp pから内部降圧電圧 V c cへ変更することに より、 ィコライズ時間差の縮小と電流消費の削減について同様の効果が 得られる。
またィコライズ回路 107、 1 1 1を駆動する電源電圧の値は、 本具 体例で用いた昇圧電圧 Vp p、内部降圧電圧 V c cに限らない。例えば、 各々の半導体記憶装置に応じて、 外部電圧 Vd d、 昇圧電圧 Vp pおよ び内部降圧電圧 V c cの任意の適宜な組み合わせを用いて、 ィコライズ 回路 107、 1 1 1を駆動することが可能である。
さらに、 第 1実施形態で使用した分離ゲートの制御方法と、 ィコライ ズ回路の制御方法を合わせて実施すれば、 メモリセル面積の増大とァク セス動作速度低下を抑えつつ、さらに低消費電流化を図ることができる。 第 5図の第 2実施形態では、 第 1図に示す第 1実施形態のビッ ト線ィ コライズ回路 1 07に代えて、 2つのビッ ト線ィコライズ回路 1 32、 1 33を備え、 それそれビッ ト線 B L L Zと B L L Xとの間、 ビッ ト線 B L R Zと B L RXとの間に接続されている。 B R S生成回路 1 3 1に はィコライズ制御信号 E Qが入力され、 電圧変換されたビッ ト線ィコラ ィズ制御信号 BRS L、 BR SRが出力され、 それそれビッ ト線ィコラ ィズ回路 1 32、 1 33に入力される。ビッ ト線ィコライズ回路 1 32、 1 33の構成および動作は、 ィコライズ回路 107 (第 1図） と同様で ある。 非選択メモリプロックのビッ ト線分離ゲートを非導通状態に維持 する場合でも、 ビッ ト線電位のフローティ ングによるデータの破壊のお それ等の問題を解決できる回路構成である。
そして第 5図の回路構成においても、 第 1実施形態のィコライズ回路 の制御方法を用いて第 1実施形態と同様の効果を得ることが可能である。 すなわち、 ビッ ト線 B L L Z、 B L L X、 B L R Z、 B L RXのビッ ト 線長を従来よりも短く構成した場合、 P S AZN S A線ィコライズ制御 信号 B R S Sに昇圧電圧 Vp pを用い、 ビッ ト線ィコライズ制御信号 B R S Lおよび B R S Rに内部降圧電圧 V c cを用いればよい。
これにより、 両者のィコライズ時間の時間差が縮小されて、 ィコライ ズに伴うセンスアンプ SZ A内のショートの異常電流を防止することが でき、 電流消費が削減できる。 加えてィコライズ制御信号 B R S Lおよ び B R S Rに内部降圧電圧 V c cを用いることで、 ビヅ ト線およびセン スアンプ活性線のィコライズ時間が増大することなく、 昇圧電圧 V p p によるィコライズ回路のトランジスタの駆動消費電流が削減できる。 加 えて昇圧回路 （不図示） の消費電流も削減できる。 また、 ビッ ト線の配 線容量がセンスアンプ活性線の配線容量よりも大きい場合には、 制御信 号 B R S Lおよび B R S Rに用いる電圧を内部降圧電圧 V c cから昇圧 電圧 Vp pへ、 P S A/N S A線ィコライズ制御信号 B R S Sに用いる 電圧を昇圧電圧 Vp pから内部降圧電圧 V c cへ変更すれば、 同様の効 果が得られる。
第 6図の第 3実施形態では、 第 5図に示す第 2実施形態のビッ ト線ィ コライズ回路 1 3 2、 1 3 3に代えて、 3つのビッ ト線ィコライズ回路 1 3 4、 1 3 5、 1 3 6が使用され、 それそれピッ ト線 B L L Zと B L L Xとの間、 ビッ ト線 B L Zと B L Xとの間、 ビッ ト線 B L R Zと B L RXとの間に接続されている。 またそれそれビッ ト線ィコライズ制御信 号 B R S L、 B R S、 B R S Rが入力されている。 ビッ ト線ィコライズ 回路 1 3 4、 1 3 5、 1 3 6の構成および動作はィコライズ回路 1 0 7 (第 1図） と同様である。 非選択メモリプロックのビッ ト線分離ゲート を非導通状態に維持する場合でも、 ビッ ト線電位のフローティングによ るデータの破壊のおそれ等の問題を解決できる回路構成である。
第 6図の回路構成においても、 第 1実施形態のィコライズ回路の制御 方法を用いて第 1実施形態と同様の効果を得ることが可能である。 すな わち、 ビッ ト線 B L L Z、 B L LX、 および B L R Z、 B L RXのビツ ト線長を従来よりも短く構成した場合、 制御信号 B R S Sに昇圧電圧 V p pを用い、 制御信号 B R S、 B R S Lおよび B R S Rに内部内部降圧 電圧 V c cを用いればよい。
これにより、 両者のィコライズ時間の時間差が縮小されて、 ィコライ スに伴うセンスアンプ S / A内のショートの異常電流を防止することが でき電流消費が削減できる。 加えて、 ビッ ト線およびセンスアンプ活性 線のィコライズ時間が増大することなく、 昇圧電圧 V p pによるィコラ ィズ回路のトランジス夕の駆動消費電流および昇圧回路の消費電流が削 減できる。 また、 ビッ ト線の配線容量がセンスアンプ活性線の配線容量 より大きい場合には、 ビッ ト線ィコライズ制御信号 B R S、 B R S Lお よび B R S Rに昇圧電圧 Vp p、 制御信号 B R S Sに内部降圧電圧 V c cを用いれば、 同様の効果が得られる。
第 7図の第 4実施形態では、 第 6図の第 3実施形態のビッ ト線ィコラ ィズ回路に代えて、 3つのビッ ト線ィコライズ回路 1 3 7、 1 3 8、 1 3 9を使用し、 それそれビッ ト線 B L L Zと B L L Xとの間、 ビッ ト線 B L Zと B L Xとの間、 ビヅ ト線 B L R Zと B L RXとの間に接続され ている。 またそれそれビッ ト線ィコライズ制御信号 B R S L、 B R S、 B R S Rが接続されている。 ビッ ト線ィコライズ回路 1 3 7、 1 3 9は 2素子の NM〇 S トランジス夕から構成され、 ィコライズ電圧 V p rを ビッ ト線へ供給する機能を持つ。 またィコライズ回路 1 3 8は 1素子の NMO S トランジスタから構成され、 ビヅ ト線 B L Z と B L Xとをショ —トさせる機能を持つ。
この回路構成では、 非選択メモリプロックのビッ ト線分離ゲートを非 導通状態に維持する場合でも、 ビッ ト線電位のフローティ ングによるデ 一夕の破壊のおそれ等が生じない。 加えて、 ビッ ト線ィコライズに用い る トランジス夕素子数を第 2、 第 3実施形態 (第 5、 6図) に比べ減少 させることが可能であり、 チップ面積の低減を図ることができる。 すな わち第 2実施形態 (第 5図) ではビヅ ト線ィコラィズ回路 1 3 2および 1 3 3において 6素子必要であり、 第 3実施形態 （第 6図） ではビッ ト 線ィコライズ回路 1 3 4、 1 3 5および 1 3 6において 9素子必要であ るのに対し、 第 7図ではビッ ト線ィコライズ回路 1 3 7、 1 3 8、 1 3 9中の合計 5素子で回路構成が可能である。 そして第 7図の回路におい ても、 第 1実施形態のィコライズ回路の制御方法を用いて第 1実施形態 と同様の効果を得ることが可能である。
第 8図の第 5実施形態では、 第 7図の第 4実施形態のビッ ト線ィコラ ィズ回路 1 3 7， 1 3 8 , 1 3 9に代えて 3つのィコライズ回路 1 4 0、 1 4 1、 1 4 2が備えられ、 それそれピッ ト線 B L L Zと B L L Xとの 間、 ビッ ト線 B L Zと B L Xとの間、 ビッ ト線 B L R Zと B L RXとの 間に接続されている。 またそれそれビッ ト線ィコライズ制御信号 B R S L、 B R S、 B R S Rが入力されている。 ィコライズ回路 1 4 1 と第 7 図のィコライズ回路 1 3 7および 1 3 9 とは同一回路構成であり、 ィコ ライズ回路 1 4 0および 1 4 2と第 7図のィコライズ回路 1 3 8 とは同 一回路構成である。
この回路構成では、 ィコライズ回路 1 4 0乃至 1 4 2において、 合計 4 トランジスタ素子で回路構成が可能である。 一方、 第 7図の第 4実施 形態におけるィコライズ回路 1 3 7乃至 1 3 9では、 合計 5素子が必要 である。 よって第 4実施形態のィコライズ回路に比して、 第 5実施形態 の回路では更にチップ面積の低減が図れる。
そして第 5実施形態の回路においても、 第 4実施例 （第 7図） で述べ たように、 第 1実施形態のィコライズ回路の制御方法を用いて第 1実施 形態と同様の効果を得ることが可能である。 また、 第 1実施形態 （第 1 図） と同様に、 非選択プロック側のビッ ト線のフローティ ングを防止す るため、さらに分離ゲ一トの制御方法を合わせて用いることが好ましい。 第 6実施形態では、 第 3乃至第 5実施形態 （第 6図乃至第 8図） にお いて、 センスアンプ S / Aに代えて、 代替センスアンプ S/A sが用い られた場合を説明する。 代替センスアンプ S/A sは、 センスアンプ制 御信号 L E Xおよび L E Zにそれぞれローレベルおよびハイレベルの信 号が入力された時に、 代替センスアンプ S/A sに内部降圧電圧 V c c と接地電圧 V s sが供給されて、 アクティブ状態となる構成である。 ま た配線容量の違いにより、 選択メモリプロック内の外側ビッ ト線対 B L L Z— B L LX、 B L R Z— B LRXがィコライズ終了する時間と、 代 替センスアンプの接続された内側ビヅ ト線対 B L Z— B L Xがィコライ ズ終了する時間とに時間差が生じる場合がある。 そうするとィコライズ 時間がより長い方に律速されて、 半導体記憶装置の本来の動作性能を実 現できない。
第 3実施形態の第 6図において、 メモリブロック B L K 1内のビッ ト 線 B L L Z、 B L LX、 およびメモリプロック B L K 2内のビッ ト線 B LR Z、 B LRXの線長を従来よりも短く構成することにより、 代替セ ンスアンプ S/A sが接続されたビッ ト線 B L Z、 B L Xの配線容量に 比して、 メモリプロック内ビッ ト線の配線容量が小さい場合を考える。 この時、 ビッ ト線ィコライズ回路 1 3 4の制御信号線 B R S Lおよびィ コライズ回路 1 3 5の制御信号線 B R Sには、 共に内部降圧電圧 V c c が使用されるとすると、 第 9図に示すように、 ビッ ト線 B L L Z—B L LX間のィコライズ時間と、 ビッ ト線 B L Z— B LX間のィコライズ時 間とを比較して B L L Z - B L L X間のィコライズ時間の方が速くなる。 そこで、 ィコライズ回路 1 34の制御信号 BR S Lには内部降圧電圧 V c cが使用され、 ィコライズ回路 1 3 5の制御信号 B R Sには昇圧電 圧 Vp pが使用される、 といった異なる電圧で制御すれば、 前記の両ビ ッ ト線のィコライズの時間差が縮小される。 すなわち第 9図において、 B L Z -B LX間のィコライズ時間が短縮化 （第 9図中波線部から実線 部へ短縮） されることによって、 両ビッ ト線のィコライズの時間差が縮 小される。 もちろんメモリブロック B L K 2が選択された時は、 制御信 号 BR S Rに内部降圧電圧 V c c、 制御信号 B R Sに昇圧電圧 Vp pが 使用されれば同様の効果が得られる。
もちろん、 代替センスアンプ S/A sが接続されたビッ ト線 B L Z、 B L Xの配線容量に比して、 メモリプロック内のビッ ト線 B L L Z、 B L LXの配線容量が増大する等の理由により、 B L Z— B LX間と B L L Z— B L L X間とのィコライズ時間差の関係が逆転した場合には、 制 御信号 B R Sに用いる電圧を昇圧電圧 V p pから内部降圧電圧 V c cへ、 制御信号 B R S Lに用いる電圧を内部降圧電圧 V c cから昇圧電圧 V p pへ変更して前記のィコライズ時間差を縮小させることにより、 同様の 効果が得られる。 またィコライズ回路を駆動する電源電圧の値は、 第 6 実施形態で用いた昇圧電圧 V p p、 内部降圧電圧 V c cに限らない。 例 えば、 各々の半導体記憶装置に応じて、 外部電圧 V d d、 昇圧電圧 V p Pおよび内部降圧電圧 V c cの任意の適宜な組み合わせを用いて、 ィコ ライズ回路を駆動することが可能である。
そして、 第 4実施形態 （第 7図） 、 第 5実施形態 （第 8図） において も、 第 6実施形態に示した制御方法で代替センスアンプ S / A sを用い たィコライズ回路を使用することができる。
尚、 本発明は前記実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲内で種々の改良、 変形が可能であることは言うまでも ない。 ビッ ト線分離ゲートの制御方法、 ビッ ト線およびセンスアンプ活 性線ィコライズ回路の制御方法、 ィコライズ回路の配置および回路構成 はそれそれ適宜に組み合わせができることは言うまでもない。 産業上の利用可能性
本発明によれば、 ビッ ト線分離ゲートの制御方法、 ィコライズ回路の 制御方法、 ィコライズ回路の配置および回路構成を適宜に組み合わせる ことにより、 通常のアクセス動作時における動作速度およびチップ面積 を維持しながら、 低消費電流動作が可能な半導体記憶装置、 および半導 体記憶装置の制御方法を提供することが可能となる。

Claims

請 求 の 範 囲
1 . 選択されるヮード線に応じてビッ ト線に記憶情報が読み出される、 第 1および第 2メモリプロックと、 前記第 1およぴ第 2メモリプロヅク 内の第 1および第 2ビッ ト線ごとに共用されるセンスアンプとを備える 半導体記憶装置において、
前記第 1 ビヅ ト線と前記センスアンプとの接続 ·分離の制御を行う第 1分離ゲートと、
前記第 2ビッ ト線をィコライズするィコライズ部とを備え、
前記第 2メモリブロックに対してアクセス動作が行われる際、 連続す る k回のワード線選択のうち （k— 1 ) 回以下の所定回数において、 ヮ 一ド線選択後の前記ィコライズ部の活性期間に、 前記第 1分離ゲートが 前記第 1ビッ ト線と前記センスアンプとを接続状態とすることを特徴と する半導体記憶装置。
2 . 前記第 2メモリブロックに対するアクセス動作期間に応じて、 前 記第 2 ビッ ト線と前記センスアンプとを接続する第 2分離ゲートを備え、 前記ィコライズ部は、 前記第 2分離ゲートに対して、 前記第 2メモリ ブロック側または前記センスアンプ側の少なくとも何れか一方に配置さ れることを特徴とする請求項 1に記載の半導体記憶装置。
3 . 前記第 1分離ゲートの活性化は、 前記第 2メモリプロックにおい て、 連続して選択される k本のワード線を識別するアドレスが、 所定の 論理組み合わせとなることに応じて行われることを特徴とする請求項 1 に記載の半導体記憶装置。 '
4 . 前記第 1分離ゲートの活性化は、 前記第 2メモリプロックにおい て、 連続して選択される k本のヮ一ド線を識別するアドレスに対して 1 ピ.ヅ ト上位のァドレスが、 論理状態を遷移することに応じて行われるこ とを特徴とする請求項 1に記載の半導体記憶装置。
5 . 前記第 2メモリブロックのアクセス動作は、 リ フレッシュ動作で あり、 連続する k本のヮード線を選択するア ドレスは、 リ フ レッシュアドレ スであることを特徴とする請求項 1乃至 4の少なく とも何れか 1項に記 載の半導体記憶装置。
6 · 前記第 2メモリプロックのアクセス動作は、 ワード線の切り替え を含む連続アクセス動作であり、
連繞する k本のワード線を選択するアドレスは、 ローア ドレスまたは その一部であることを特徴とする請求項 1乃至 4の少なく とも何れか 1 項に記載の半導体記憶装置。
7 . ヒツ ト線に読み出される記憶情報をビッ ト線ごとに備えられる複 数のセンスアンプにより増幅する際、 前記複数のセンスアンプに共通に 接続される 2本の電源供給線に対して電源電圧を供給するセンスアンプ 活性部を備える半導体記憶装置において、
第 1電圧により活性化して前記電源供給線をィコライズする第 1ィコ ライズ部と、
第 1電圧とは異なる第 2電圧により活性化して前記ビッ ト線をィコラ ィズする第 2ィコライズ部とを備えることを特徴とする半導体記憶装置。
8 . 前記センスアンプ活性部による前記電源供給線に対する電源電圧 供給を遮断すると共に、 前記第 1および第 2ィコライズ部を活性化する 際、
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が小なる場合、 前記第 1電圧を、 前記第 2電圧に比して高い電圧レべ ルとし、
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が大なる場合、 前記第 1電圧を、 前記第 2電圧に比して低い電圧レべ ルとすることを特徴とする請求項 7に記載の半導体記憶装置。
9 . 前記ビッ ト線を、 前記センスアンプに接続される内側ビッ ト線部 と記憶情報が読み出される外側ビッ ト線部とに分離する分離ゲートを備
A- 前記第 2ィコライズ部は、 前記内側ビッ ト線部に備えられる内側ィコ ライズ部、 または前記外側ビッ ト線部に備えられる外側ィコライズ部の 少なく とも何れか一方として配置されることを特徴とする請求項 7に記 載の半導体記憶装置。
1 0 . ビッ ト線に読み出される記憶情報をビッ ト線ごとに備えられる 複数のセンスアンプにより増幅する半導体記憶装置であって、 センスァ ンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備える半導 体記憶装置において、
前記ビッ ト線を、 前記センスアンプに接続される内側ビッ ト線部と記 憶情報が読み出される外側ビッ ト線部とに分離する分離ゲ一トと、 第 1電圧により活性化して前記内側ビッ ト線部をィコライズする内側 ィコライズ部と、
第 1電圧とは異なる第 2電圧により活性化して、 前記外側ビッ ト線部 をィコライズする外側ィコライズ部とを備えることを特徴とする半導体 曰己 ¾ ti o
1 1 . 前記ィコライズ動作において、 前記センスアンプ活性部による 電源電圧供給を遮断すると共に、 前記内側および外側ィコライズ部を活 性化する際、
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が小なる場合、 前記第 1電圧を、 前記第 2電圧に比して高 い電圧レベルとし、
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が犬なる場合、 前記第 1電圧を、 前記第 2電圧に比して低 い電圧レベルとすることを特徴とする請求項 1 0に記載の半導体記憶装 置。
1 2 . 前記ビッ ト線は、 2本を 1対としてセンスアンプにより差動増 幅され、
前記内側および外側ィコライズ部は、 対をなす前記内側および外側ビ ッ ト線部をショートするショート部を備えると共に、
前記内側または外側ィコライズ部のうち少なく とも何れか一方は、 前 記内側または外側ビッ ト線部をィコライズ電圧にバイアスするバイアス 部を備えることを特徴とする請求項 9乃至 1 1に記載の半導体記憶装置。
1 3 . 前記第 1ィコライズ部は、 前記電源供給線の間を接続する少な く とも 1つの M O S トランジスタを備え、
該 M O S トランジスタは、 ゲート端子に前記第 1電圧が印加されるこ とにより導通して活性化されることを特徴とする請求項 7に記載の半導 体記憶装置。
1 4 . 前記第 2ィコライズ部、 または前記内側ィコライズ部および前 記外側ィコライズ部は、 前記ビッ ト線、 または前記内側ビッ ト線および 前記外側ビッ ト線とィコライズ電圧の供給源との間を接続する、 少なく とも 1つの M O S トランジスタ、 または、
前記ビッ ト線、 または前記内側ビッ ト線および前記外側ビッ ト線が 2 本 1対として構成される場合には線間を接続する、 少なくとも 1つの M
O S トランジスタの、 少なく とも何れか一方を備え、
該 M O S トランジスタは、 ゲート端子に前記第 2電圧が印加されるこ とにより導通して活性化されることを特徴とする請求項 7乃至 1 2の少 なくとも何れか 1項に記載の半導体記憶装置。
1 5 . 選択されるワード線に応じてビッ ト線に記憶情報が読み出され る、 第 1および第 2メモリブロックの第 1および第 2 ビッ ト線ごとにセ ンスアンプが共用される半導体記憶装置の制御方法において、
前記第 2ビッ ト線について、 ヮード線選択に引き続く リス トァ動作と その後のィコライズ動作が連続して繰り返し行われる選択プロックァク セスステップと、
前記選択ブロックアクセスステップにおける k回のうち （ k一 1 ) 回 以下の所定回数のィコライズ動作において、 前記第 1 ビッ ト線と前記セ ンスアンプとを接続状態とする非選択プロックィコライズステップとを 有することを特徴とする半導体記憶装置の制御方法。
1 6 . 前記選択プロックアクセスステップは、 前記第 2 ビヅ ト線と前 記センスアンプとを接続する接続ステヅプを含み、 前記第 2 ビッ ト線のィコライズ動作は、 前記第 2メモリプロック側ま たは前記センスアンプ側の少なく とも何れか一方を起点に行われること を特徴とする請求項 1 5に記載の半導体記憶装置の制御方法。
1 7 . 前記非選択プロックイコライズステツプでの前記第 1 ビヅ ト線 と前記センスァンプとの接続は、 前記選択プロックアクセスステップに おいて連続する k回のヮード線選択を識別するァドレスの、 所定の論理 組み合わせに応じて行われることを特徴とする請求項 1 5に記載の半導 体記憶装置の制御方法。
1 8 . 前記非選択プロヅクイコライズステツプでの前記第 1 ビッ ト線 と前記センスアンプとの接続は、 前記選択ブロックアクセスステップに おいて連続する k回のヮ一ド線選択を識別するァドレスに対して 1 ビッ ト上位のァドレスが、 論理状態を遷移することに応じて行われることを 特徴とする請求項 1 5に記載の半導体記憶装置の制御方法。
1 9 . 前記選択ブロックアクセスステップでのアクセス動作は、 リフ レッシュ動作であり、
連続する k本のヮード線を選択するァドレスは、 リフレッシュァドレ スであることを特徴とする請求項 1 5乃至 1 8の少なく とも何れか 1項 に記載の半導体記憶装置の制御方法。
2 0 . 前記選択ブロックアクセスステップでのアクセス動作は、 ヮー ド線の切り替えを含む連続アクセス動作であり、
連続する k本のヮード線を選択するァドレスは、 ローァドレスまたは その一部であることを特徴とする請求項 1 5乃至 1 8の少なく とも何れ か 1項に記載の半導体記憶装置の制御方法。
2 1 . ビッ ト線に読み出される記憶情報をビッ ト線ごとに備えられる 複数のセンスアンプにより増幅する際に、 前記複数のセンスアンプに共 通に接続される 2本の電源供給線に対して電源電圧が供給される半導体 記憶装置の制御方法において、
ィコライズ動作において、
前記電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステツ プと、
前記電源供給線が第 1電圧により制御されてィコライズされると共に、 前記ビッ ト線が前記第 1電圧とは異なる第 2電圧により制御されてィコ ライズされるィコライズステップとを有することを特徴とする半導体記 憶装置の制御方法。
2 2 . 前記ィコライズ動作において、
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が小なる場合、 前記電源供給線が、 第 1電圧により制御されてィコラ ィズされると共に、 前記ビッ ト線が、 前記第 1電圧に比して低い電圧レ ベルの第 2電圧により制御されてィコライズされ、
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が大なる場合、 前記電源供給線が、 第 1電圧により制御されてィコラ ィズされると共に、 前記ビッ ト線が、 前記第 1電圧に比して高い電圧レ ベルの第 2電圧により制御されてィコライズされることにより、 前記電 源供給線および前記ビッ ト線が、 同等の時間でィコライズされるィコラ ィズステップを有することを特徴とする請求項 2 1に記載の半導体記憶 装置の制御方法。
2 3 . 前記ビッ ト線が、 前記センスアンプに接続される内側ビッ ト線 部と、 記憶情報が読み出される外側ビッ ト線部と、 を備えて構成される 場合、
前記ィコライズステップは、 前記内側ビッ ト線部、 または前記外側ビ ッ ト線部の少なく とも何れか一方を起点として行われることを特徴とす る請求項 2 1に記載の半導体記憶装置の制御方法。
2 4 . ビッ ト線に読み出される記憶情報を、 ビッ ト線ごとに備えられ る複数のセンスアンプにおいてセンスアンプごとに電源電圧供給が行わ れた上で増幅する半導体記憶装置の制御方法において、
前記ビヅ ト線が、 記憶情報が読み出される外側ビッ ト線部と、 前記セ ンスアンプに接続される内側ビッ ト線部と、 を備えて構成される場合、 ィコライズ動作において、 前記内側ビッ ト線が第 1電圧により制御されてィコライズされると共 に、 前記外側ビッ ト線部が前記第 1電圧とは異なる第 2電圧により制御 されてィコライズされるィコライズステップを有することを特徴とする 半導体記憶装置の制御方法。
5 2 5 · 前記ィコライズ動作において、
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が小なる場合、 前記内側ビッ ト線部が、 第 1電圧により制 御されてィコライズされると共に、 前記外側ビッ ト線部が、 前記第 1電 圧に比して低い電圧レベルの第 2電圧により制御されてィコライズされ、 10 前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の , 配線負荷成分が犬なる場合、 前記内側ビッ ト線部が、 第 1電圧により制 御されてィコライズされると共に、 前記外側ビッ ト線部が、 前記第 1電 圧に比して高い電圧レベルの第 2電圧により制御されてィコライズされ るィコライズステップを有することを特徴とする請求項 2 4に記載の半 15 導体記憶装置の制御方法。
2 6 . 前記ビッ ト線は、 2本を 1対としてセンスアンプにより差動増 幅され、
前記ィコライズステヅプは、
対をなす前記内側および外側ビッ ト線部をショートするショートステ 0 ヅプと、
前記内側または外側ビッ ト線部のうち少なくとも何れか一方をィコラ ィズ電圧にバイアスするバイアスステップとを有することを特徴とする 請求項 2 3乃至 2 5の少なく とも何れか 1項に記載の半導体記憶装置の 制御方法。
5
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