KR100272161B1 - 반도체메모리장치의고립게이트제어방법및회로 - Google Patents

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Abstract

복수의 메모리 블럭들, 복수의 공유 비트 라인 센스 앰프들 및 각각 메모리 블럭과 공유 비트 라인 센스 앰프 사이에 결합되어 있는 복수의 고립 게이트 제어부들을 포함하는 반도체 메모리 장치에서 셀프 리프레쉬 모드에서 상기 고립 게이트 제어부를 제어하는 방법 및 회로가 개시되어 있다. 고립 게이트 제어 방법은 일정 주기로 액티브되는 리프레쉬 로우 액티브 신호(PRFH)를 발생하는 단계; 상기 리프레쉬 로우 액티브 신호(PRFH)가 액티브일 때 선택적으로 액티브되는 복수의 블럭 선택 신호를 발생시키는 단계; 각각 대응되는 블럭 선택 신호에 의하여 세트되고 다음에 리프레쉬되는 메모리 블럭에 관련된 블럭 선택 신호에 의하여 리세트되는 래치 고립 제어 신호(ISOLi)를 발생하는 단계; 및 상기 래치 고립 제어 신호가 액티브일 때, 상기 대응되는 고립 게이트부들을 턴-온시키고 동일한 비트 라인 센스 앰프에 결합되어 있는 다른 고립 게이트부들을 턴-오프시키는 고립 게이트부 제어 단계를 포함한다. 이와 같은 방법을 수행하는 고립 게이트 제어 회로는 복수의 래치부들, 복수의 블럭 선택 신호 구동부들 및 복수의 고립 게이트 제어 신호 발생부들로 이루어져 있다. 이와 같은 고립 게이트 제어 방법 및 회로는 블럭 리프레쉬 사이클 동안 고립 게이트부들의 턴-온 및 턴-오프 상태가 일정하게 유지되도록 하여 전류 소모를 줄이는 효과가 있다.

Description

반도체 메모리 장치의 고립 게이트 제어 방법 및 회로{Method and for circuit controlling isolation gates of semiconductor memory device}
본 발명은 반도체 메모리 장치의 고립 게이트 제어 방법 및 회로에 관한 것으로, 특히 공유 비트 라인 센스 앰프 구조를 가지고 있는 반도체 메모리 장치에 있어서 셀프 리프레쉬 동작에서의 고립 게이트 제어 방법 및 회로에 관한 것이다.
다이내믹 랜덤 액세스 메모리와 같은 휘발성 반도체 메모리 장치는 전하량의 형태로 저장되어 있는 데이타를 잃어버리지 않기 위해서는 일정 주기마다 리프레쉬 동작이 필요하다.
셀프 리프레쉬 모드에서 반도체 메모리 장치는 내부 오실레이터에 의하여 만들어진 주기마다 다수의 워드 라인들중 어느 하나를 선택하여, 선택된 워드 라인에 결합되어 있는 메모리 셀들에 대하여 리프레쉬 동작을 수행한다. 일반적으로, 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는데, 이들은 계층 구조를 가지고 있다. 반도체 메모리 장치의 메모리 셀 어레이에는 하나 또는 2 이상의 뱅크들이 포함되어 있다. 하나의 뱅크는 복수의 메모리 블럭들로 구성되어 있으며, 하나의 메모리 블럭에는 다수의 워드 라인들이 포함되어 있다. 메모리 셀들은 다수의 워드 라인들과 다수의 컬럼 라인들의 교차점에 매트릭스로 배열되어 있으며, 하나의 컬럼 라인은 비트 라인 및 반전 비트 라인으로 구성되어 있다.
도 1은 종래의 반도체 메모리 장치의 고립 게이트 제어 회로 및 관련 회로들을 나타낸 것이다.
도 1을 참조하면, 반도체 메모리 셀 어레이는 4개의 메모리 블럭들(150, 151, 152, 153)이 포함되어 있다. 메모리 블럭들에는 각각 512 워드 라인들(WL0 내지 WL511)이 포함되어 있다. 비트 라인 센스 앰프들(130, 131, 312, 133, 134)은 각각 인접된 메모리 블럭들에 의하여 공유되어 있다. 고립 게이트부들(140L, 140R, 141L, 141R, 142L, 142R, 143L, 143R)은 각각 대응되는 비트 라인 센스 앰프와 메모리 블럭 사이에 결합되어 있으며, 대응되는 고립 게이트 제어 신호(PISO0L, PISO0R, PISO1L, PISO1R, PISO2L, PISO2R, PISO3L, PISO3R)에 따라 스위칭 동작을 한다. 블럭 선택 신호 구동부들(120, 121, 122, 123)은 각각 대응되는 블럭 선택 신호(BLK0, BLK1, BLK2, BLK3)를 버퍼링하여 출력한다. 블럭 선택 신호(BLK0, BLK1, BLK2, BLK3)는 로우 어드레스 중 블럭 정보를 디코딩한 것으로서, 액세스 되는 메모리 블럭을 나타내는 블럭 선택 신호만이 액티브된다. 리프레쉬 스킴에 따라서 한번에 복수의 메모리 블럭에 대한 리프레쉬가 동시에 수행될 수도 있으며, 이와 같은 경우에는 복수의 블럭 선택 신호들이 동시에 액티브된다. 예를 들어, 4개의 메모리 블럭이 포함된 반도체 메모리 장치에서 블럭 정보는 로우 어드레스 중 2비트이며, 이를 디코딩하여 4개의 블럭 선택 신호가 발생된다. 블럭 선택 신호 구동부들의 출력들은 동일 메모리 블럭에 대응되는 고립 게이트부들 및 그에 인접되어 있는 고립 게이트부들로 인가된다. 예를 들면, 블럭 선택 신호 구동부(120)의 출력(BLS0)은 고립 게이트 제어 신호 발생부들(110L, 110R) 및 고립 게이트 제어 신호 발생부(111L)로 인가되고, 블럭 선택 신호 구동부(121)의 출력(BLS1)은 고립 게이트 제어 신호 발생부들(111L, 111R) 및 고립 게이트 제어 신호 발생부들(110R, 112L)로 인가되며, 나머지도 이와 같은 방식으로 인가된다.
도 1에 도시한 바와 같은 메모리 셀 어레이 구조에서, 메모리 블럭 0에 속하는 메모리 셀들이 액세스되는 경우에는 비트 라인 센스 앰프부(130, 131)가 액티베이션되어야 한다. 이 때, 고립 게이트부들(140L, 140R)은 턴-온되어야 하고, 고립 게이트부(141L)는 턴-오프 되어야 한다. 메모리 블럭 1에 속하는 메모리 셀들이 액세스되는 경우에는 비트 라인 센스 앰프부들(131, 132)이 액티베이션되어야 하며, 고립 게이트부들(141L, 141R)은 턴-온되어야 하고, 고립 게이트부들(140R, 142L)은 턴-오프되어야 한다. 즉, 비트 라인 센스 앰프부들은 인접되어 있는 메모리 블럭들에 의하여 공유되기 때문에, 액세스되는 메모리 블럭과 비트 라인 센스 앰프부 사이에 결합되어 있는 고립 게이트부는 턴-온되어야 하고 액세스되지 않는 메모리 블럭과 비트 라인 센스 앰프부 사이에 결합되어 있는 고립 게이트부는 턴-오프되어야 한다. 따라서, 고립 게이트 제어 신호 발생부들(110L, 110R, 111L, 111R, 112L, 112R, 113L, 113R)에 의하여 각각 발생되는 고립 게이트 제어 신호들(PISO0L, PISO0R, PISO1L, PISO1R, PISO2L, PISO2R, PISO3L, PISO3R)은 각각 대응되는 블럭 선택 신호가 "하이" 레벨로 액티브인 경우에는 승압 레벨(VPP)로 액티브되고, 대응되는 인접 블럭 선택 신호가 "하이" 레벨로 액티브인 경우에는 접지 레벨(VSS)로 논액티브된다.
셀프 리프레쉬 모드에서의 보다 구체적인 동작을 도 2를 참조하여 설명하기로 한다. 반도체 메모리 장치의 외부에서 셀프 리프레쉬 명령이 입력되면, 셀프 리프레쉬 진입 신호(PSELF)가 "하이" 레벨로 액티브된다. 셀프 리프레쉬 진입 신호(PSELF)가 "하이" 레벨로 액티브된 후, 리프레쉬 로우 액티브 신호(PRFH)의 하강 엣지에 트리거되어 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨로 액티브된다. 리프레쉬 로우 액티브 신호(PRFH)는 리프레쉬 모드(셀프 리프레쉬 모드 또는 자동 리프레쉬 모드 등)에서는 오실로스코프의 출력(POSC)에 따라 발생되고, 리프레쉬 모드가 아닌 경우에는 클럭(CLK)에 따라 발생된다. 리프레쉬 모드에서는 리프레쉬 로우 액티브 신호(PRFH)에 트리거되어 블럭 선택 신호가 "하이" 레벨로 액티브되며, 블럭 선택 신호(BLK0, BLK1, BLK2, BLK3)는 도 1에 도시되어 있는 블럭 구동 신호 발생부(120, 121, 122, 123)에 의하여 버퍼링되어 블럭 구동 신호(BLS0, BLS1, BLS2, BLS3)로서 출력된다. 블럭 구동 신호들은 대응되는 턴-온 정보로서 고립 게이트 제어 신호 발생부로 인가되고, 턴-오프 정보로서 동일한 비트 라인 센스 앰프들에 결합된 다른 고립 게이트부에 대응되는 고립 게이트 제어 신호 발생부들로 인가된다. 블럭 구동 신호들에 따라 고립 게이트 제어 신호들(PISO0L, PISO0R, PISO1L, PISO1R, PISO2L, PISO2R, PISO3L, PISO3R)이 발생된다. 고립 게이트 제어 신호들은 3가지 레벨을 가지는데 대응되는 메모리 블럭 및 인접 메모리 블럭이 모두 액세스되지 않는 경우에는 전원 레벨(VCC)이 되고, 대응되는 메모리 블럭이 액세스되는 경우에는 승압 레벨(VPP)로 액티브되고, 인접되는 메모리 블럭이 액세스되는 경우에는 접지 레벨(VSS)로 논액티브된다. 여기서, 블럭 구동 신호는 단지 블럭 선택 신호가 버퍼링되어 출력되는 것이기 때문에, 본질적으로 리프레쉬 로우 액티브 신호(PRFH)와 동일한 파형을 가지고 있다. 즉 블럭 구동 신호는 주기적으로 액티브되는 펄스 파형을 가지고 있다. 따라서, 블럭 구동 신호에 근거하여 발생되는 고립 게이트 제어 신호들 또한 리프레쉬 로우 액티브 신호(PRFH)가 액티브될 때마다 레벨이 변화하게 된다.
정상 모드에서는 반도체 메모리 장치의 외부에서 인가되는 랜덤(random) 로우 어드레스에 따라 다수의 워드 라인들중 어느 하나가 선택되어 액세스되기 때문에, 고립 게이트 제어 신호들이 로우 액티브 신호에 연동하여 레벨이 변화되어야 한다. 그러나, 셀프 리프레쉬 모드에서는 다수의 워드 라인이 순차적으로 액세스되므로, 고립 게이트 제어 신호들이 리프레쉬 로우 액티브 신호(PRFH)가 액티브될 때마다 레벨이 변화될 필요가 없다.
이를 좀 더 구체적으로 살펴보기로 한다. 셀프 리프레쉬 모드에서는, 예를 들면, 메모리 블럭 1의 워드 라인(WL0)이 액세스되고, 그 다음에는 메모리 블럭 1의 워드 라인(WL1)이 액세스되고 그 다음에는 메모리 블럭 1의 워드 라인(WL2)이 액세스된다. 따라서, 메모리 블럭 1의 워드 라인(WL0)에 대한 액세스에서부터 메모리 블럭 1의 워드 라인(WL511)에 대한 액세스가 수행되기까지 고립 게이트 제어 신호들이 변동될 필요가 없는 것이다.
그러나, 도 1에 도시된 종래의 고립 게이트 제어 회로는 위에서 설명한 바와 같은 리프레쉬 동작의 특성을 감안하지 않았기 때문에, 도 2에 도시한 바와 같이 불필요하게 고립 게이트 제어 신호들의 레벨들이 변화하고 있다. 그리하여, 전력 소모가 많은 문제점이 있다.
따라서, 본 발명의 목적은 전력 소모가 작은 반도체 메모리 장치의 고립 게이트 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치의 고립 게이트 제어 회로를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 고립 게이트 제어 회로 및 관련 회로들을 나타낸 것이다.
도 2는 도 1에 도시된 고립 게이트 제어 회로에서의 각부 신호들의 파형을 나타낸 것이다.
도 3은 본 발명에 따른 고립 게이트 제어 회로를 나타낸 것이다.
도 4는 도 3에 도시된 래치부들(330, 331, 332, 333)의 일 실시예를 구체적으로 나타낸 것이다.
도 5는 도 3에 도시된 블럭 선택 신호 구동부들(320, 321, 322, 323)의 일 실시예를 구체적으로 나타낸 것이다.
도 6은 도 3에 도시된 고립 게이트 제어 신호 발생부들(310L, 310R, 311L, 311R, 312L, 312R, 313L, 313R)의 일 실시예를 구체적으로 나타낸 것이다.
도 7은 본 발명에 따른 고립 게이트 제어 방법을 수행하는 경우에 신호 파형들을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
150, 151, 152, 153... 메모리 블럭
130, 131, 132, 133, 134...비트 라인 센스 앰프
WL0, WL1, ...WL511... 워드 라인
140L, 140R, 141L, 141R, 142L, 142R, 143L, 143R...고립 게이트부
310L, 310R, 311L, 311R, 312L, 312R, 313L, 313R...고립 게이트 제어 신호 발생부
320, 321, 322, 323...블럭 구동 신호 발생부
330, 331, 332, 333...래치부
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치의 고립 게이트 제어 방법은, 복수의 메모리 블럭들, 복수의 공유 비트 라인 센스 앰프들 및 각각 메모리 블럭과 공유 비트 라인 센스 앰프 사이에 결합되어 있는 복수의 고립 게이트 제어부들을 포함하는 반도체 메모리 장치에서 셀프 리프레쉬 모드에서 상기 고립 게이트 제어부들을 제어하는 방법에 있어서, 일정 주기로 액티브되는 리프레쉬 로우 액티브 신호(PRFH)를 발생하는 단계; 상기 리프레쉬 로우 액티브 신호(PRFH)가 액티브일 때 선택적으로 액티브되는 복수의 블럭 선택 신호를 발생시키는 단계; 각각 대응되는 블럭 선택 신호에 의하여 세트되고 다음에 리프레쉬되는 메모리 블럭에 대한 블럭 선택 신호에 의하여 리세트되는 래치 고립 제어 신호(ISOLi)를 발생하는 단계; 및 상기 래치 고립 제어 신호가 액티브일 때, 상기 대응되는 고립 게이트부들을 턴-온시키고 동일한 비트 라인 센스 앰프에 결합되어 있는 다른 고립 게이트부들을 턴-오프시키는 고립 게이트부 제어 단계를 구비함으로써 블럭 리프레쉬 사이클 동안 고립 게이트부들의 턴-온 및 턴-오프 상태가 일정하게 유지되도록 한다.
상기 고립 게이트부 제어 단계는 각각 상기 대응되는 블럭 선택 신호(BLKi)를 버퍼링하여 복수의 제1 블럭 구동 신호(BLSi)를 발생시키는 단계; 각각 상기 대응되는 블럭 선택 신호(BLKi)가 액티브이거나 또는 상기 대응되는 래치 고립 제어 신호(ISOLi)가 액티브인 경우에 액티브되는 복수의 제2 블럭 구동 신호(BLSAi)를 발생시키는 단계; 상기 대응되는 제1 블럭 구동 신호가 액티브이거나 상기 대응되는 래치 고립 제어 신호(ISOLi)가 액티브인 경우에는 승압 레벨(VPP)을 대응되는 고립 게이트 제어부들로 인가하는 단계; 동일한 비트 라인 센스 앰프에 결합된 다른 고립 게이트 제어부에 관련된 상기 제2 블럭 구동 신호가 액티브인 경우에 접지 레벨(VSS)을 대응되는 고립 게이트 제어부로 인가하는 단계; 및 그 이외에는 전원 레벨(VCC)을 대응되는 고립 게이트 제어부로 인가하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 장치의 고립 게이트 제어 회로는, 복수의 메모리 블럭들, 복수의 공유 비트 라인 센스 앰프들 및 각각 메모리 블럭과 공유 비트 라인 센스 앰프 사이에 결합되어 있는 복수의 고립 게이트 제어부들을 포함하는 반도체 메모리 장치에 있어서, 각각, 상기 메모리 블럭들에 대응되어 형성되어 있으며, 셀프 리프레쉬 모드에서 대응되는 블럭 선택 신호에 의하여 세트되고 다음에 리프레쉬되는 메모리 블럭에 대한 블럭 선택 신호에 의하여 리세트되는 래치 고립 제어 신호(ISOLi)를 발생하는 복수의 래치부들; 각각, 상기 메모리 블럭들에 대응되어 형성되어 있으며, 대응되는 블럭 선택 신호를 버퍼링하여 제1 블럭 구동 신호를 발생하고, 셀프 리프레쉬 모드에서 상기 대응되는 블럭 선택 신호가 액티브이거나 또는 상기 대응되는 래치 고립 제어 신호(ISOLi)가 액티브인 경우에 액티브되는 제2 블럭 구동 신호를 발생하는 복수의 블럭 선택 신호 구동부들; 및 각각, 상기 고립 게이트부들에 대응되어 형성되어 있으며, 상기 대응되는 제1 블럭 구동 신호, 상기 대응되는 래치 고립 제어 신호(ISOLi) 및 인접 메모리 블럭에 대응되는 상기 제2 블럭 구동 신호를 입력하여, 상기 제1 블럭 구동 신호가 액티브이거나 또는 상기 래치 고립 제어 신호(ISOLi)가 액티브인 경우에는 승압 레벨(VPP)을 대응되는 고립 게이트부로 인가하고, 상기 제2 블럭 구동 신호가 액티브인 경우에는 접지 레벨(VSS)을 대응되는 고립 게이트부로 인가하는 복수의 고립 게이트 제어 신호 발생부들을 구비하여, 블럭 리프레쉬 사이클 동안 고립 게이트부들의 턴-온 및 턴-오프 상태가 일정하게 유지되도록 하는 것을 특징으로 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 고립 게이트 제어 회로를 나타낸 도면이다. 고립 게이트 제어 회로는 복수의 고립 게이트 제어 신호 발생부들(310L, 310R, 311L, 311R, 312L, 312R, 313L, 313R), 복수의 블럭 선택 신호 구동부들(320, 321, 322, 323) 및 복수의 래치부들(330, 331, 332, 333)을 구비한다.
복수의 래치부들(330, 331, 332, 333)은 각각 메모리 블럭(150, 151, 152, 153)에 대응되어 형성되어 있으며, 대응되는 블럭 선택 신호(BLKi, 단 i는 0 내지 3) 및 셀프 리프레쉬 모드 신호(PSRAS)를 입력하고 래치 고립 제어 신호(ISOLi, i는 0 내지 3)를 출력한다.
래치 고립 제어 신호(ISOLi)는 셀프 리프레쉬 모드 신호(PSRAS)가 액티브인 경우(즉, 셀프 리프레쉬 모드인 경우), 대응되는 블럭 선택 신호에 의하여 "하이" 레벨로 세트되고 다음에 리프레쉬되는 메모리 블럭에 대한 블럭 선택 신호에 의하여 "로우" 레벨로 리세트된다. 좀 더 구체적으로 말하면, 래치 고립 제어 신호(ISOL0)는 블럭 선택 신호(BLK0)가 "하이" 레벨인 경우에 "하이" 레벨로 세트되고 블럭 선택 신호(BLK1)가 "하이" 레벨인 경우에 "로우" 레벨로 리세트되며, 그 이외의 경우에는 래치 고립 제어 신호(ISOL0)의 레벨이 변화되지 않는다. 또한, 래치 고립 제어 신호(ISOL3)는 블럭 선택 신호(BLK3)가 "하이" 레벨인 경우에 "하이" 레벨로 세트되고 블럭 선택 신호(BLK0)가 "하이" 레벨인 경우에 "로우" 레벨로 리세트되며, 그 이외의 경우에는 래치 고립 제어 신호(ISOL3)의 레벨이 변화되지 않는다.
한편, 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨인 경우(즉, 셀프 리프레쉬 모드가 아닌 경우)에는, 래치 고립 제어 신호(ISOLi)는 대응되는 블럭 선택 신호(BLKi)가 "하이" 레벨일 때 또는 다음 블럭 선택 신호(BLK(i+1))가 "하이" 레벨일 때 "하이" 레벨로 액티브된다.
복수의 블럭 선택 신호 구동부들(320, 321, 322, 323)은 각각 메모리 블럭들(150, 151, 152, 153)에 대응되어 형성되어 있으며, 셀프 리프레쉬 모드 신호(PSRAS), 대응되는 블럭 선택 신호(BLKi) 및 대응되는 래치 고립 제어 신호(ISOLi)를 입력하여, 제1 블럭 구동 신호(BLSi) 및 제2 블럭 구동 신호(BLSAi)를 출력한다. 제1 블럭 구동 신호(BLSi)는 대응되는 블럭 선택 신호(BLKi)가 버퍼링되어 발생되며, 제2 블럭 구동 신호(BLSAi)는 셀프 리프레쉬 모드에서(즉, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우) 대응되는 블럭 선택 신호(BLKi)가 "하이" 레벨이거나 또는 대응되는 래치 고립 제어 신호(ISOLi)가 "하이" 레벨인 경우에 "하이" 레벨로 액티브된다. 여기서, 제2 블럭 구동 신호(BLSAi)는 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨인 경우(즉, 셀프 리프레쉬 모드가 아닌 경우)에는 제1 블럭 구동 신호(BLSi)와 동일하게 된다. 이와 같이 발생된 제1 블럭 구동 신호(BLSi)는 턴-온 정보를 나타내는 신호로서 대응되는 블럭에 관련된 고립 게이트 제어 신호 발생부들로 인가되며, 제2 블럭 구동 신호(BLSAi)는 턴-오프 정보를 나타내는 신호로서 대응되는 블럭에 관련된 고립 게이트 제어 신호 발생부들에 인접되어 있는 고립 게이트 제어 신호 발생부들로 인가된다. 예를 들면, 제1 블럭 구동 신호(BLS1)는 고립 게이트 제어 신호 발생부(311L, 311R)로 인가되고, 제2 블럭 구동 신호(BLSA1)는 고립 게이트 제어 신호 발생부들(310R, 312L)로 인가된다.
즉, 턴-오프 정보로서 사용되는 제2 블럭 구동 신호(BLSAi)를 발생하는데 래치 고립 제어 신호(ISOLi)를 사용함으로써, 셀프 리프레쉬 동작에서 블럭 리프레쉬 사이클 동안 제2 블럭 구동 신호(BLSAi)의 레벨이 일정하게 유지된다.
복수의 고립 게이트 제어 신호 발생부들(310L, 310R, 311L, 311R, 312L, 312R, 313L, 313R)은 각각 고립 게이트부들(140L, 140R, 141L, 141R, 142L, 142R, 143L, 143R)에 대응되어 형성되어 있으며, 대응되는 제1 블럭 구동 신호(BLSi), 대응되는 래치 고립 제어 신호(ISOLi) 및 인접 메모리 블럭에 대응되는 제2 블럭 구동 신호(BLSAi)를 입력하여, 고립 게이트 제어 신호(PISOi)를 출력한다. 고립 게이트 제어 발생부는 제1 블럭 구동 신호(BLSi)가 액티브이거나 또는 래치 고립 제어 신호(ISOLi)가 액티브인 경우에는 승압 레벨(VPP)인 고립 게이트 제어 신호(PISOi)를 출력하고, 제2 블럭 구동 신호(BLSAi)가 액티브인 경우에는 접지 레벨(VSS)인 고립 게이트 제어 신호(PISOi)를 출력하며, 그 이외의 경우에는 전원 레벨(VCC)인 고립 게이트 제어 신호(PISOi)를 출력한다. 여기서, 턴-온 정보로서 입력된 제1 블럭 구동 신호(BLSi) 뿐만 아니라 래치 고립 제어 신호(ISOLi)가 액티브인 경우에도 고립 게이트 제어 신호(PISOi)는 승압 레벨(VPP)을 가지게 되므로, 해당 블럭에 대한 리프레쉬 동작이 수행되는 동안 고립 게이트 제어 신호(PISOi)는 지속적으로 승압 레벨(VPP)을 유지하게 된다.
도 4는 도 3에 도시된 래치부들(330, 331, 332, 333)의 일 실시예를 구체적으로 나타낸 것이다.
도 4를 참조하면, 래치부들(330, 331, 332, 333)은 각각 NOR 게이트들(410, 430) 및 AND 게이트(420)를 구비한다. AND 게이트(420)는 셀프 리프레쉬 모드 신호(PSRAS)와 NOR 게이트(410)의 출력을 논리곱한다. NOR 게이트(430)는 대응되는 블럭 선택 신호(BLKi)와 AND 게이트(420)의 출력을 논리합하고 반전한다. NOR 게이트(410)는 다음 블럭 선택 신호(BLK(i+1))를 논리합하고 반전하여 래치 고립 제어 신호(ISOLi)를 출력한다. 따라서, 래치 고립 제어 신호(ISOLi)는 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨 액티브이면, 대응되는 블럭 선택 신호(BLKi)에 의하여 "하이" 레벨로 세트되고 다음 블럭 선택 신호(BLK(i+1))에 의하여 "로우" 레벨로 리세트된다. 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨이면, 래치 고립 제어 신호(ISOLi)는 대응되는 블럭 선택 신호(BLKi)가 "하이" 레벨이고 다음 블럭 선택 신호(BLK(i+1))가 "로우" 레벨인 경우에 "하이" 레벨로 래취(latch)된다. 그리하여, 대응되는 블럭에 대하여 셀프 리프레쉬가 수행되는 동안 래치 고립 제어 신호(ISOLi)는 지속적으로 "하이" 레벨을 유지하게 된다.
이와 같이 발생된 래치 고립 제어 신호(ISOLi)는 도 3에 도시한 바와 같이 대응되는 블럭 선택 신호 구동부 및 대응되는 고립 게이트 제어 신호 발생부들로 인가된다.
도 5는 도 3에 도시된 블럭 선택 신호 구동부들(320, 321, 323, 324)의 일 실시예를 구체적으로 나타낸 것이다.
도 5를 참조하면, 블럭 선택 신호 구동부들 각각은 NAND 게이트들(460, 470) 및 인버터들(441, 442, 443, 450)을 구비한다. NAND 게이트(460)는 셀프 리프레쉬 모드 신호(PSRAS)와 대응되는 래치 고립 제어 신호(ISOLi)를 논리곱하고 반전한다. 인버터들(441, 442, 443)은 대응되는 블럭 선택 신호(BLKi)를 버퍼링 및 반전한다. NAND 게이트(470)는 NAND 게이트(460)의 출력 및 인버터(443)의 출력을 논리곱하고 반전하여 제2 블럭 구동 신호(BLSAi: BLSAi는 BLSA0 내지 BLSA3중 대응되는 신호를 나타낸다. 이하 같다)를 출력한다. 인버터(450)는 인버터(443)의 출력을 반전하여 제1 블럭 구동 신호(BLSi)를 출력한다.
제1 블럭 구동 신호(BLSi)는 대응되는 블럭 선택 신호(BLKi)가 인버터들(441, 442, 443, 450)에 의하여 버퍼링되어 발생되는 것으로, 셀프 리프레쉬 모드 신호(PSRAS)에 관계없이 블럭 선택 신호(BLKi)에 따라 위상이 변화된다.
제2 블럭 구동 신호(BLSAi)는 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우에는 대응되는 블럭 선택 신호(BLKi)가 "하이" 레벨이거나 또는 대응되는 래치 고립 제어 신호(ISOLi)가 "하이" 레벨인 경우에 "하이" 레벨로 액티브된다. 한편, 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨이면 제2 블럭 구동 신호(BLSAi)는 대응되는 블럭 선택 신호(BLKi)가 버퍼링되어 발생되기 때문에 블럭 선택 신호(BLKi)에 따라 위상이 변화된다.
제1 블럭 구동 신호(BLSi)는 대응되는 고립 게이트 제어 신호 발생부들(PISOiL, PISOiR: 단, i는 0 내지 3)로 인가되고, 제2 블럭 구동 신호(BLSAi)는 인접되어 있는 고립 게이트 신호 발생부들(PISO(i-1)R, PISO(i+1)R: 여기서 i는 0 내지 3을 나타내며 i+1이 4인 경우에는 이를 0으로 하고 i-1이 -1인 경우에는 이를 3으로 한다)로 인가된다.
도 6은 도 3에 도시된 고립 게이트 제어 신호 발생부들(110L, 110R, 111L, 111R, 112L, 112R, 113L, 113R)의 일 실시예를 구체적으로 나타낸 것이다.
도 6에서, 고립 게이트 제어 신호 발생부들은 각각 논리부(501), 레벨 천이부(505), 인버터(515) 및 스위칭부(521)를 구비한다.
논리부(501)는 셀프 리프레쉬 모드에서 상기 래치 고립 제어 신호(ISOLi)와 상기 제1 블럭 구동 신호 중 어느 하나가 액티브일 때 그 출력이 "로우" 레벨이 된다.
인버터(515)는 논리부(501)의 출력이 "하이" 레벨일 때 인에이블되고, 다음에 리프레쉬되는 메모리 블럭에 대응되는 제2 블럭 구동 신호를 반전하여 이를 고립 게이트 제어 신호(PISOi)로서 출력한다.
스위칭부(521)는 논리부(501)의 출력이 "로우" 레벨일 때 턴-온되어 승압 레벨(VPP)을 고립 게이트 제어 신호(PISOi)로서 출력한다.
레벨 천이부(505)는 논리부(501)의 출력을 승압 레벨(VPP) 및 접지 레벨(VSS)로 레벨 천이시키는 것으로, 논리부(501)의 출력이 "로우" 레벨인 경우에는 승압 레벨(VPP)을 인버터(515)로 인가하고 접지 레벨(VSS)을 스위칭부(521)로 인가하며, 논리부(501)의 출력이 "하이" 레벨인 경우에는 승압 레벨(VPP)을 스위칭부(521)로 인가하고 접지 레벨(VSS)을 인버터(515)로 인가한다.
보다 구체적으로 살펴보면, 논리부(501)는 AND 게이트(502) 및 NOR 게이트(504)를 포함한다. AND 게이트(502)는 셀프 리프레쉬 모드 신호(PSRAS)와 래치 고립 제어 신호(ISOLi)를 논리곱한다. NOR 게이트(504)는 AND 게이트(502)의 출력 및 제1 블럭 구동 신호(BLSi)를 논리합하고 반전한다. 따라서, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우(즉, 셀프 리프레쉬 모드인 경우)에 노드(N1)는 래치 고립 제어 신호(ISOLi)가 "하이" 레벨이거나 또는 제1 블럭 구동 신호(BLSi)가 "하이" 레벨인 경우에 "로우" 레벨이 되며, 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨인 경우에 노드(N1)에는 제1 블럭 구동 신호(BLSi)가 반전되어 나타나게 된다.
레벨 천이부(505)는 인버터(506), NMOS 트랜지스터들(508, 514) 및 PMOS 트랜지스터들(510, 512)을 구비한다. 인버터(506)는 노드(N1)의 신호를 반전한다. NMOS 트랜지스터(508)는 그 드레인/소스 경로가 노드(N2)와 접지 레벨(VSS) 사이에 결합되어 있으며 인버터(506)의 출력에 따라 게이팅된다. NMOS 트랜지스터(514)는 그 드레인/소스 경로가 노드(N3)와 접지 레벨(VSS) 사이에 결합되어 있으며 그 게이트는 노드(N1)에 결합되어 있다. PMOS 트랜지스터(510)의 드레인/소스 경로는 승압 레벨(VPP)과 노드(N2) 사이에 결합되어 있으며 그 게이트는 노드(N3)에 결합되어 있고 그 자신의 벌크는 그 자신의 소스에 결합되어 있다. PMOS 트랜지스터(512)의 드레인/소스 경로는 승압 레벨(VPP)과 노드(N3) 사이에 결합되어 있으며 그 게이트는 노드(N2)에 결합되어 있고 그 자신의 벌크는 그 자신의 소스에 결합되어 있다.
노드(N1)가 "로우" 레벨이면 NMOS 트랜지스터(514)는 턴-오프되고 NMOS 트랜지스터(508)는 턴-온된다. NMOS 트랜지스터(508)가 턴-온되면 노드(N2)가 접지 레벨(VSS)이 되며 PMOS 트랜지스터(512)가 턴-온된다. 그리하여, 노드(N3)는 승압 레벨(VPP)이 되고 PMOS 트랜지스터(510)는 턴-오프 상태를 유지한다.
반면에, 노드(N1)가 "하이" 레벨이면 NMOS 트랜지스터(508)는 턴-오프되고 NMOS 트랜지스터(514)는 턴-온된다. NMOS 트랜지스터(514)가 턴-온되면 노드(N3)가 접지 레벨(VSS)이 되며 PMOS 트랜지스터(510)가 턴-온된다. 그리하여, 노드(N2)는 승압 레벨(VPP)이 되고 PMOS 트랜지스터(512)는 턴-오프 상태를 유지한다.
노드(N2)의 신호는 스위칭부(521)로 인가되고 노드(N3)의 신호는 인버터(515)로 인가된다.
인버터(515)는 PMOS 트랜지스터들(516, 518) 및 NMOS 트랜지스터(520)를 구비한다. 제2 블럭 구동 신호(BLSAi)는 PMOS 트랜지스터(516)의 게이트 및 NMOS 트랜지스터(520)의 게이트로 인가되며, PMOS 트랜지스터(518)의 게이트는 노드(N3)에 결합되어 있다. PMOS 트랜지스터들(516, 518) 및 NMOS 트랜지스터(520)의 드레인/소스 경로들은 승압 레벨(VPP)과 접지 레벨(VSS) 사이에 직렬로 결합되어 있다. PMOS 트랜지스터들(516, 518)의 벌크들은 결합되어 있으며, NMOS 트랜지스터(520)의 드레인은 출력 노드(N4)에 결합되어 있다. 이와 같은 구성을 가지는 인버터(515)는 노드(N3)가 "로우" 레벨일 때 인에이블되어 제2 블럭 구동 신호(BLSAi)를 반전하여 출력한다.
스위칭부(521)는 그 자신의 소스가 승압 레벨(VPP)에 결합되어 있고 게이트가 노드(N2)에 결합되어 있고 소스가 출력 노드(N4)에 결합되어 있는 PMOS 트랜지스터(522)를 구비한다. PMOS 트랜지스터(522)는 노드(N2)가 "로우" 레벨일 때 턴-온되어 출력 노드(N4)를 승압 레벨(VPP)로 부스팅하는 역할을 한다. 출력 노드(N4)를 통하여 고립 게이트 제어 신호(PISOi)가 출력된다.
따라서, 노드(N1)가 "하이" 레벨이면 스위칭부(521)는 디스에이블되고 인버터(515)가 인에이블되어 제2 블럭 구동 신호(BLSAi)가 반전되어 고립 게이트 제어 신호(PISOi)가 발생되고, 노드(N1)가 "로우" 레벨이면 인버터(515)는 디스에이블되고 PMOS 트랜지스터(522)는 턴-온되어 고립 게이트 제어 신호(PISOi)는 승압 레벨(VPP)이 된다. 노드(N1)는 위에서 살펴본 바와 같이 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우에 래치 고립 제어 신호(ISOLi)와 제1 블럭 구동 신호(BLSi)중 어느 하나가 "하이" 레벨인 경우에 "로우" 레벨이 된다. 즉, 셀프 리프레쉬 모드에서는 대응되는 메모리 블럭에 대한 리프레쉬 동작이 수행되는 내내 노드(N1)는 "로우" 레벨을 유지하게 되고, 그에 따라 고립 게이트 제어 신호(PISOi)는 승압 레벨(VPP)이 된다.
한편, 노드(N1)가 "하이" 레벨이 되어 인버터(515)가 인에이블되는 경우를 살펴보면, 제2 블럭 구동 신호(BLSAi)가 "하이" 레벨인 경우에는 고립 게이트 제어 신호(PISOi)가 접지 레벨(VSS)이고 제2 블럭 구동 신호(BLSAi)가 "로우" 레벨인 경우에는 고립 게이트 제어 신호(PISOi)가 전원 레벨(VCC)이다.
도 7은 본 발명에 따른 고립 게이트 제어 방법을 수행하는 경우에 신호 파형들을 도시한 것이다.
도 7을 참조하면, 반도체 메모리 장치의 외부에서 셀프 리프레쉬 명령이 입력되면 이를 인식하여 셀프 리프레쉬 진입 신호(PSELF)가 "하이" 레벨로 액티브된다. 셀프 리프레쉬 진입 신호(PSELF)는 반도체 메모리 장치의 내부 상태와 무관하게 발생되는 신호이며, 셀프 리프레쉬 진입 신호(PSELF)가 액티브되면 오실로스코프가 액티베이션되고 주변 회로들 중 일부분이 디스에이블되는 것과 같이 셀프 리프레쉬를 수행하기 위한 일반적인 동작이 수행된다. 또한, 셀프 리프레쉬 진입 신호(PSELF)가 "하이" 레벨로 액티브된 후 리프레쉬 로우 액티브 신호(PRFH)의 상승 엣지가 나타나면, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨로 액티브된다.
리프레쉬 로우 액티브 신호(PRFH)는 자동 펄스(auto pulse: 액티브되는 기간이 고정되어 있는 펄스)로서, 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨인 경우에는 클럭(CLK)의 일정 수의 펄스마다 발생되고, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우에는 오실로스코프의 출력(POSC)의 하강 엣지에 트리거되어 발생된다. 따라서, 리프레쉬 로우 액티브 신호(PRFH)는 일정 주기로 액티브된다.
블럭 선택 신호들(BLK0, BLK1, BLK2,...)은 리프레쉬 어드레스 스킴에 따라서 선택적으로 액티브되며, 액티브되는 기간은 리프레쉬 로우 액티브 신호(PRFH)가 액티브되는 것에 추종한다.
블럭 선택 신호들에 근거하여 복수의 래치 고립 제어 신호(ISOLi)들이 발생된다. 래치 고립 제어 신호(ISOLi)는 대응되는 블럭 선택 신호에 의하여 세트되고 다음에 리프레쉬되는 메모리 블럭에 대한 블럭 선택 신호에 의하여 리세트된다.
이와 같은 특성을 가지는 래치 고립 제어 신호(ISOLi)에 근거하여 제2 블럭 구동 신호(BLSAi)가 발생된다. 또한, 래치 고립 제어 신호(ISOLi)는 제1 블럭 구동 신호(BLSi)와 함께 고립 게이트부의 턴-온 정보로서 사용된다. 즉, 래치 고립 제어 신호(ISOLi)가 액티브일 때 대응되는 고립 게이트부들을 턴-온시키고 동일한 비트 라인 센스 앰프에 결합되어 있는 다른 고립 게이트부들을 턴-오프시키게 된다.
도 7을 살펴보면, 제1 블럭 구동 신호들(BLS1, BLS2, BLS3,...)은 블럭 선택 신호들이 버퍼링되어 발생되므로, 본질적으로 블럭 선택 신호의 레벨 변화를 추종하고 있다. 반면에, 제2 블럭 구동 신호들(BLSA0, BLSA1, BLSA2,...)은 블럭 선택 신호 및 래치 고립 제어 신호에 근거하여 발생되는 것으로, 셀프 리프레쉬 모드 신호(PSRAS)가 "로우" 레벨인 경우에는 제1 블럭 구동 신호와 마찬가지로 블럭 선택 신호의 레벨 변화를 추종한다. 그렇지만, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우에는, 제2 블럭 구동 신호는 대응되는 메모리 블럭에 대한 리프레쉬 동작이 수행되는 기간에는 지속적으로 "하이" 레벨을 유지하고, 그렇지 않은 기간에는 "로우" 레벨을 지속적으로 유지한다.
고립 게이트 제어 신호들(PISOi: 여기서 i는 0L, 0R, 1L, 1R,...을 나타낸다)이 승압 레벨(VPP)로 액티브되는 것은 래치 고립 제어 신호(ISOLi) 및 제1 블럭 구동 신호에 근거하여 수행되며, 접지 레벨(VSS)로 논액티브되는 것은 다음 메모리 블럭에 관련된 제2 블럭 구동 신호에 근거하여 이루어진다.
따라서, 셀프 리프레쉬 모드 신호(PSRAS)가 "하이" 레벨인 경우에는 대응되는 제1 블럭 구동 신호가 액티브이거나 대응되는 래치 고립 제어 신호(ISOLi)가 액티브인 경우에는 고립 게이트 제어 신호(PISOi)가 승압 레벨(VPP)이 된다. 동일한 비트 라인 센스 앰프에 결합된 다른 고립 게이트 제어부에 관련된 제2 블럭 구동 신호가 액티브인 경우에는, 고립 게이트 제어 신호(PISOi)가 접지 레벨(VSS)이 된다. 위의 두 가지 경우 외에는 고립 게이트 제어 신호(PISOi)는 전원 레벨(VCC)이 된다.
이상에서 설명한 실시예들에서 각 신호들은 "하이" 레벨 액티브 또는 "로우" 레벨 액티브로 설명되었으나, 그 역으로 설계하는 것은 당업자에게 자명한 것이다. 또한, 위에서 설명한 실시예에서는 래치 고립 제어 신호(ISOLi)를 고립 게이트 제어 정보로서 사용하기 위하여, 제2 블럭 구동 신호(BLSAi)의 발생 및 고립 게이트 제어 신호 발생 중 턴-온 정보로서 사용하고 있으나, 다르게 하는 것도 본 발명이 속한 기술 분야에 속한 통상의 지식을 가진 자에게는 자명한 것이다. 또한, 셀프 리프레쉬라는 용어를 사용하고 있으나, 이와 같은 개념이라고 볼 수 있는 자동 리프레쉬 등 외부에서 리프레쉬를 수행하기 위한 어드레스 정보가 인가되지 아니하고 자체적으로 발생되는 어드레스에 따라 리프레쉬를 수행하는 것은 모두 셀프 리프레쉬라는 개념에 포함된다고 볼 수 있다.
따라서, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같은 반도체 메모리 장치의 고립 게이트 제어 방법 및 회로는 셀프 리프레쉬(또는 자동 리프레쉬)에서 블럭 리프레쉬가 수행되는 기간에 고립 게이트 제어 신호들의 레벨이 불필요하게 변화되지 않기 때문에, 전류 소모가 감소하는 이점이 있다.

Claims (6)

  1. 복수의 메모리 블락들을 가지고 상기 메모리 블락들에 공유되는 복수의 공유 비트 라인 센스 앰프들 및 각각 메모리 블락과 공유 비트 라인 센스 앰프 사이에 복수의 고립 게이트 제어부들을 포함하는 반도체 메모리 장치에 있어서, 상기 고립 게이트 제어부는
    상기 메모리 블락 내 비트라인들과 상기 공유 비트 라인 센스 앰프 사이에 연결되는 고립 게이트부;
    셀프 리프레쉬 모드시, 선택되는 상기 메모리 블락에 대응되는 블락 선택 신호에 응답하여 래치 고립 제어 신호(ISOLi)를 활성화시키고 다음에 선택될 메모리 블락에 대응되는 다음 블락 선택 신호에 응답하여 상기 래치 고립 제어 신호를 비활성화시키되, 상기 블럭 선택 신호 및 다른 하나의 신호를 논리합하고 반전하여 래치 고립 제어 신호(ISOLi)를 출력하는 제1 NOR 게이트와, 셀프 리프레쉬 모드 신호(PSRAS)와 상기 제1 NOR 게이트의 출력을 논리곱하는 AND 게이트와, 상기 AND 게이트의 출력과 대응되는 블럭 선택 신호를 논리합하고 반전하여 이를 상기 제1 NOR 게이트의 상기 다른 하나의 신호로 인가하는 제2 NOR 게이트로 이루어지는 복수의 래치부들;
    상기 블락 선택 신호를 버퍼링하여 제1 블락 구동 신호를 발생하고 상기 셀프 리프레쉬 모드 시 대응되는 상기 블락 선택 신호가 액티브이거나 또는 상기 래치 고립 제어 신호(ISOLi)가 액티브인 경우에 제2 블락 구동 신호를 발생하여, 상기 제1 블락 구동 신호는 상기 선택된 메모리 블락과 연결되는 상기 고립 게이트부로 인가되고 상기 제2 블락 구동 신호는 상기 선택된 메모리 블락과 인접한 메모리 블락에 연결되는 상기 고립 게이트부로 인가시키는 복수의 블락 선택 신호 구동부들; 및
    상기 셀프 리프레쉬 모드 시 상기 제1 블락 구동 신호, 상기 래치 고립 제어 신호(ISOLi) 및 상기 제2 블락 구동 신호를 입력하여, 상기 제1 블락 구동 신호가 액티브이거나 또는 상기 래치 고립 제어 신호(ISOLi)가 액티브인 경우에는 승압전압 레벨의 고립 게이트 제어 신호를 상기 선택된 메모리 블락과 연결되는 고립 게이트부로 인가하고, 상기 제2 블락 구동 신호가 액티브인 경우에는 접지 레벨(VSS)의 상기 고립 게이트 제어 신호를 상기 인접한 메모리 블락과 연결되는 상기 고립 게이트부로 인가하는 복수의 고립 게이트 제어 신호 발생부들을 구비하며,
    상기 고립 게이트 제어 신호 발생부는
    상기 셀프 리프레쉬 모드에서 상기 래치 고립 제어 신호(ISOLi)와 상기 제1 블락 구동 신호 중 어느 하나가 액티브일 때 그 출력이 "로우" 레벨이 되는 논리부;
    상기 전원전압으로 구동되며 상기 논리부의 출력이 "하이" 레벨일 때 상기 제2 블락 구동 신호를 반전하여 이를 상기 고립 게이트 제어 신호(PISOi)로서 출력하는 인버터; 및
    상기 승압전압으로 구동되며 상기 논리부의 출력이 "로우" 레벨일 때 상기 승압전압 레벨을 고립 게이트 제어 신호(PISOi)로서 출력하는 스위칭부를 구비하여,
    상기 셀프 리프레쉬 모드 시, 상기 선택된 메모리 블락과 연결되는 상기 고립 게이트부의 턴-온 및 상기 인접한 메모리 블락과 연결되는 상기 고립 게이트부의 턴-오프 상태가 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
  2. 제1항에 있어서, 상기 복수의 블락 선택 신호 구동부들은 각각,
    대응되는 블락 선택 신호들을 버퍼링하여 상기 제1 블락 구동 신호(BLSi)를 출력하는 다수의 인버터들(441, 442, 443, 450);
    셀프 리프레쉬 모드 신호(PSRAS)와 대응되는 래치 고립 제어 신호(ISOLi)를 논리곱하고 반전하는 제1 NAND 게이트(460); 및
    반전된 블락 선택 신호와 상기 제1 NAND 게이트의 출력을 논리곱하고 반전하여 상기 제2 블락 구동 신호(BLSAi)를 출력하는 제2 NAND 게이트(470)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
  3. 제1항에 있어서, 상기 복수의 고립 게이트 제어 신호 발생부들은 각각,
    상기 논리부의 출력을 승압 레벨(VPP) 및 접지 레벨(VSS)로 레벨 천이시키는 것으로, 상기 논리부의 출력이 "로우" 레벨인 경우에는 승압 레벨(VPP)을 상기 인버터로 인가하고 접지 레벨(VSS)을 상기 스위칭부로 인가하며, 상기 논리부의 출력이 "하이" 레벨인 경우에는 승압 레벨(VPP)을 상기 스위칭부로 인가하고 접지 레벨(VSS)을 상기 인버터로 인가하는 레벨 천이부(505)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
  4. 제3항에 있어서, 상기 레벨 천이부는
    상기 논리부의 출력을 반전하는 제1 인버터(506);
    그 소스가 접지되어 있고 게이트가 상기 제1 인버터에 결합되어 있는 제1 NMOS 트랜지스터(508);
    그 소스가 접지되어 있고 게이트가 상기 논리부의 출력에 결합되어 있는 제2 NMOS 트랜지스터(514);
    그 소스/드레인 경로가 승압 레벨(VPP)과 상기 제1 NMOS 트랜지스터의 드레인 사이에 결합되어 있고 그 게이트가 상기 제2 NMOS 트랜지스터의 드레인에 결합되어 있으며 그 벌크가 그 자신의 소스에 결합되어 있는 제1 PMOS 트랜지스터(510); 및
    그 소스/드레인 경로가 승압 레벨(VPP)과 상기 제2 NMOS 트랜지스터의 드레인 사이에 결합되어 있고 그 게이트가 상기 제1 NMOS 트랜지스터의 드레인에 결합되어 있으며 그 벌크가 그 자신의 소스에 결합되어 있는 제2 PMOS 트랜지스터(512)를 구비하며,
    상기 제1 NMOS 트랜지스터의 드레인이 상기 스위칭부에 결합되고, 상기 제2 NMOS 트랜지스터의 드레인이 상기 인버터(515)에 결합되는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
  5. 제1항에 있어서, 상기 인버터는
    상기 논리부(501)의 출력이 "하이" 레벨일 때 턴-온되는 제1 PMOS 트랜지스터(518);
    소스/드레인 경로가 전원 레벨(VCC)과 상기 제1 PMOS 트랜지스터의 소스에 결합되어 있고 그 자신의 벌크가 상기 제1 PMOS 트랜지스터의 벌크에 공통 결합되어 있으며 상기 제2 블락 구동 신호에 의하여 게이팅되는 제2 PMOS 트랜지스터(516); 및
    드레인/소스 경로가 상기 제1 PMOS 트랜지스터(518)의 드레인과 접지 레벨(VSS) 사이에 결합되어 있으며 상기 제2 블락 구동 신호에 의하여 게이팅되고 그 드레인으로 상기 고립 게이트 제어 신호(PISOi)를 출력하는 NMOS 트랜지스터(520)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
  6. 제1항에 있어서, 상기 스위칭부는
    그 소스 및 벌크가 승압 레벨(VPP)에 결합되어 있고 상기 논리부(501)의 출력이 "로우" 레벨일 때 턴-온되며 그 드레인이 상기 인버터(515)의 출력에 결합되어 있으며 그 드레인을 통하여 상기 고립 게이트 제어 신호(PISOi)를 출력하는 PMOS 트랜지스터(522)를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 고립 게이트 제어 회로.
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