JPH10222977A - 半導体メモリ装置の隔離ゲート制御方法及び回路 - Google Patents
半導体メモリ装置の隔離ゲート制御方法及び回路Info
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- JPH10222977A JPH10222977A JP10011819A JP1181998A JPH10222977A JP H10222977 A JPH10222977 A JP H10222977A JP 10011819 A JP10011819 A JP 10011819A JP 1181998 A JP1181998 A JP 1181998A JP H10222977 A JPH10222977 A JP H10222977A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】 （修正有）
【課題】消費電力を小さくできる半導体メモリ装置の隔
離ゲート制御方法及びその回路を提供する。 【解決手段】リフレッシュローアクティブ信号を発生す
る段階と、複数のブロック選択信号を発生する段階と、
ラッチ隔離制御信号を発生する段階と、隔離ゲート部制
御段階を発生する段階とを含む。ラッチ隔離制御信号は
各々対応するブロック選択信号によってセットされ、次
にリフレッシュされるメモリブロックに関するブロック
選択信号によってリセットされる。隔離ゲート部制御段
階ではラッチ隔離制御信号がアクティブの時に、対応す
る隔離ゲート部をターンオンさせ、同じビットラインセ
ンスアンプに接続されている他の隔離ゲート部をターン
オフさせる。これにより、セルフリフレッシュによりブ
ロックリフレッシュ期間に隔離ゲート制御信号のレベル
が不要に変化せず、電力消費を抑えることができる。
離ゲート制御方法及びその回路を提供する。 【解決手段】リフレッシュローアクティブ信号を発生す
る段階と、複数のブロック選択信号を発生する段階と、
ラッチ隔離制御信号を発生する段階と、隔離ゲート部制
御段階を発生する段階とを含む。ラッチ隔離制御信号は
各々対応するブロック選択信号によってセットされ、次
にリフレッシュされるメモリブロックに関するブロック
選択信号によってリセットされる。隔離ゲート部制御段
階ではラッチ隔離制御信号がアクティブの時に、対応す
る隔離ゲート部をターンオンさせ、同じビットラインセ
ンスアンプに接続されている他の隔離ゲート部をターン
オフさせる。これにより、セルフリフレッシュによりブ
ロックリフレッシュ期間に隔離ゲート制御信号のレベル
が不要に変化せず、電力消費を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に共有ビットラインセンスアンプ構造を有する
半導体メモリ装置におけるセルフリフレッシュ動作での
隔離ゲート制御方法及び回路に関する。
係り、特に共有ビットラインセンスアンプ構造を有する
半導体メモリ装置におけるセルフリフレッシュ動作での
隔離ゲート制御方法及び回路に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリの
ような揮発性半導体メモリ装置は、電荷量の形態で保存
されているデータを消失させないために、一定周期ごと
に発生するリフレッシュ動作を必要とする。
ような揮発性半導体メモリ装置は、電荷量の形態で保存
されているデータを消失させないために、一定周期ごと
に発生するリフレッシュ動作を必要とする。
【０００３】セルフリフレッシュモードでは、半導体メ
モリ装置は、内部オシレータで生成されるクロックの各
周期ごとに多数本のワードラインの中の１本のワードラ
インを選択して、その選択したワードラインに接続され
ているメモリセルをリフレッシュするリフレッシュ動作
を実行する。半導体メモリ装置のメモリセルアレイに
は、１又は２以上のバンクが含まれる。各バンクは複数
のメモリブロックよりなり、１つのメモリブロックには
多数本のワードラインが含まれる。メモリセルは、多数
のワードラインと多数のカラムラインとの交差点にマト
リックスに配列されており、１本のカラムラインは、ビ
ットライン及び相補ビットラインよりなる。
モリ装置は、内部オシレータで生成されるクロックの各
周期ごとに多数本のワードラインの中の１本のワードラ
インを選択して、その選択したワードラインに接続され
ているメモリセルをリフレッシュするリフレッシュ動作
を実行する。半導体メモリ装置のメモリセルアレイに
は、１又は２以上のバンクが含まれる。各バンクは複数
のメモリブロックよりなり、１つのメモリブロックには
多数本のワードラインが含まれる。メモリセルは、多数
のワードラインと多数のカラムラインとの交差点にマト
リックスに配列されており、１本のカラムラインは、ビ
ットライン及び相補ビットラインよりなる。
【０００４】図1は、従来の半導体メモリ装置の隔離ゲ
ート制御回路及び関連回路を示す図である。図1を参照
すると、半導体メモリセルアレイには4個のメモリブロ
ック150、151、152、153が含まれる。メモリブロックに
は各々512個のワードライン(WL0乃至WL511)が含まれ
る。ビットラインセンスアンプ130、131、132、133、13
4は、各々隣接するメモリブロックによって共有されて
いる。
ート制御回路及び関連回路を示す図である。図1を参照
すると、半導体メモリセルアレイには4個のメモリブロ
ック150、151、152、153が含まれる。メモリブロックに
は各々512個のワードライン(WL0乃至WL511)が含まれ
る。ビットラインセンスアンプ130、131、132、133、13
4は、各々隣接するメモリブロックによって共有されて
いる。
【０００５】隔離ゲート部140L、140R、141L、141R、14
2L、142R、143L、143Rは、各々対応するビットラインセ
ンスアンプと対応するメモリブロックの間に接続され、
対応する隔離ゲート制御信号PISO0L、PISO0R、PISO1L、
PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rに応答してス
イッチング動作をする。
2L、142R、143L、143Rは、各々対応するビットラインセ
ンスアンプと対応するメモリブロックの間に接続され、
対応する隔離ゲート制御信号PISO0L、PISO0R、PISO1L、
PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rに応答してス
イッチング動作をする。
【０００６】ブロック選択信号駆動部120、121、122、1
23は、各々対応するブロック選択信号BLK0、BLK1、BLK
2、BLK3をバッファリングして出力BLS0、BLS1、BLS2、B
LS3を発生する。ブロック選択信号BLK0、BLK1、BLK2、B
LK3は、ローアドレスのうちブロック情報をデコーディ
ングしたものであり、アクセスするメモリブロックを示
すブロック選択信号だけがアクティブになる。リフレッ
シュスキームに応じて１回に複数のメモリブロックに対
するリフレッシュ動作を同時に実行することができ、こ
のような場合には複数のブロック選択信号が同時にアク
ティブにされる。例えば、4個のメモリブロックが含ま
れる半導体メモリ装置では、ブロック情報は、ローアド
レスのうちの２ビットであり、これをデコーディングし
て4個のブロック選択信号BLK0、BLK1、BLK2、BLK3が発
生される。
23は、各々対応するブロック選択信号BLK0、BLK1、BLK
2、BLK3をバッファリングして出力BLS0、BLS1、BLS2、B
LS3を発生する。ブロック選択信号BLK0、BLK1、BLK2、B
LK3は、ローアドレスのうちブロック情報をデコーディ
ングしたものであり、アクセスするメモリブロックを示
すブロック選択信号だけがアクティブになる。リフレッ
シュスキームに応じて１回に複数のメモリブロックに対
するリフレッシュ動作を同時に実行することができ、こ
のような場合には複数のブロック選択信号が同時にアク
ティブにされる。例えば、4個のメモリブロックが含ま
れる半導体メモリ装置では、ブロック情報は、ローアド
レスのうちの２ビットであり、これをデコーディングし
て4個のブロック選択信号BLK0、BLK1、BLK2、BLK3が発
生される。
【０００７】ブロック選択信号駆動部120、121、122、12
3の出力BLS0、BLS1、BLS2、BLS3は、同一メモリブロッ
クに対応する隔離ゲート部及びそれに隣接する隔離ゲー
ト部に印加される。例えば、ブロック選択信号駆動部12
0の出力BLSOは、隔離ゲート制御信号発生部110L、110R
及び隔離ゲート制御信号発生部111Lに印加され、ブロッ
ク選択信号駆動部121の出力BLS1は、隔離ゲート制御信
号発生部111L、111R及び隔離ゲート制御信号発生部110
R、112Lに印加され、他の出力に関しても同様の方式に
従って印加される。
3の出力BLS0、BLS1、BLS2、BLS3は、同一メモリブロッ
クに対応する隔離ゲート部及びそれに隣接する隔離ゲー
ト部に印加される。例えば、ブロック選択信号駆動部12
0の出力BLSOは、隔離ゲート制御信号発生部110L、110R
及び隔離ゲート制御信号発生部111Lに印加され、ブロッ
ク選択信号駆動部121の出力BLS1は、隔離ゲート制御信
号発生部111L、111R及び隔離ゲート制御信号発生部110
R、112Lに印加され、他の出力に関しても同様の方式に
従って印加される。
【０００８】図1に示すメモリセルアレイ構造におい
て、メモリブロック150に属するメモリセルをアクセス
する場合には、ビットラインセンスアンプ部130、131を
アクティブ状態にし、隔離ゲート部140L、140Rをターン
オンさせ、隔離ゲート部141Lをターンオフさせる必要が
ある。メモリブロック151に属するメモリセルをアクセ
スする場合には、ビットラインセンスアンプ部131、132
をアクティブ状態にし、隔離ゲート部141L、141Rをター
ンオンさせ、隔離ゲート部140R、142Lをターンオフさせ
る必要がある。
て、メモリブロック150に属するメモリセルをアクセス
する場合には、ビットラインセンスアンプ部130、131を
アクティブ状態にし、隔離ゲート部140L、140Rをターン
オンさせ、隔離ゲート部141Lをターンオフさせる必要が
ある。メモリブロック151に属するメモリセルをアクセ
スする場合には、ビットラインセンスアンプ部131、132
をアクティブ状態にし、隔離ゲート部141L、141Rをター
ンオンさせ、隔離ゲート部140R、142Lをターンオフさせ
る必要がある。
【０００９】即ち、ビットラインセンスアンプ部130乃
至134は、隣接するメモリブロックによって共有されて
いるため、アクセスするメモリブロックとビットライン
センスアンプ部との間に接続されている隔離ゲート部を
ターンオンさせ、アクセスしないメモリブロックとビッ
トラインセンスアンプ部との間に接続されている隔離ゲ
ート部をターンオフさせる必要がある。
至134は、隣接するメモリブロックによって共有されて
いるため、アクセスするメモリブロックとビットライン
センスアンプ部との間に接続されている隔離ゲート部を
ターンオンさせ、アクセスしないメモリブロックとビッ
トラインセンスアンプ部との間に接続されている隔離ゲ
ート部をターンオフさせる必要がある。
【００１０】従って、隔離ゲート制御信号発生部110L、
110R、111L、111R、112L、112R、113L、113Rによって各
々発生される隔離ゲート制御信号PISO0L、PISO0R、PISO
1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは、各々
対応するブロック選択信号が”ハイ”レベル（アクティ
ブ）の場合には昇圧レベル（アクティブ）にされ、隣接
するブロック選択信号が”ハイ”レベル（アクティブ）
の場合には接地レベル（インンアクティブ）にされる。
110R、111L、111R、112L、112R、113L、113Rによって各
々発生される隔離ゲート制御信号PISO0L、PISO0R、PISO
1L、PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rは、各々
対応するブロック選択信号が”ハイ”レベル（アクティ
ブ）の場合には昇圧レベル（アクティブ）にされ、隣接
するブロック選択信号が”ハイ”レベル（アクティブ）
の場合には接地レベル（インンアクティブ）にされる。
【００１１】図２を参照しながら、セルフリフレッシュ
モードにおける具体的な動作を説明する。半導体メモリ
装置の外部からセルフリフレッシュ命令が入力される
と、セルフリフレッシュ進入信号PSELFが”ハイ”レベ
ル（アクティブ）になる。セルフリフレッシュ進入信号
PSELFが”ハイ”レベル（アクティブ）になった後、リ
フレッシュローアクティブ信号PRFHの立下がりエッジで
トリガーされてセルフリフレッシュモード信号PSRAS
が”ハイ”レベル（アクティブ）になる。
モードにおける具体的な動作を説明する。半導体メモリ
装置の外部からセルフリフレッシュ命令が入力される
と、セルフリフレッシュ進入信号PSELFが”ハイ”レベ
ル（アクティブ）になる。セルフリフレッシュ進入信号
PSELFが”ハイ”レベル（アクティブ）になった後、リ
フレッシュローアクティブ信号PRFHの立下がりエッジで
トリガーされてセルフリフレッシュモード信号PSRAS
が”ハイ”レベル（アクティブ）になる。
【００１２】リフレッシュローアクティブ信号PRFHは、
リフレッシュモード(セルフリフレッシュモードまたは
自動リフレッシュモード等)では、オシレータの出力POS
Cに従って発生し、リフレッシュモードでない場合には
クロックCLKに従って発生する。
リフレッシュモード(セルフリフレッシュモードまたは
自動リフレッシュモード等)では、オシレータの出力POS
Cに従って発生し、リフレッシュモードでない場合には
クロックCLKに従って発生する。
【００１３】リフレッシュモードでは、リフレッシュロ
ーアクティブ信号PRFHによりトリガーされてブロック選
択信号BLK0、BLK1、BLK2、BLK3が”ハイ”レベル（アク
ティブ）になる。このブロック選択信号BLK0、BLK1、BL
K2、BLK3は、図1に示すブロック選択信号駆動部120、12
1、122、123によってバッファリングされてブロック駆
動信号BLS0、BLS1、BLS2、BLS3として出力される。ブロ
ック駆動信号は、ターンオン情報として、該当する隔離
ゲート制御信号発生部に印加され、ターンオフ情報とし
て、同じビットラインセンスアンプに接続された他の隔
離ゲート部に対応する隔離ゲート制御信号発生部に印加
される。
ーアクティブ信号PRFHによりトリガーされてブロック選
択信号BLK0、BLK1、BLK2、BLK3が”ハイ”レベル（アク
ティブ）になる。このブロック選択信号BLK0、BLK1、BL
K2、BLK3は、図1に示すブロック選択信号駆動部120、12
1、122、123によってバッファリングされてブロック駆
動信号BLS0、BLS1、BLS2、BLS3として出力される。ブロ
ック駆動信号は、ターンオン情報として、該当する隔離
ゲート制御信号発生部に印加され、ターンオフ情報とし
て、同じビットラインセンスアンプに接続された他の隔
離ゲート部に対応する隔離ゲート制御信号発生部に印加
される。
【００１４】ブロック駆動信号BLS0、BLS1、BLS2、BLS3
に従って隔離ゲート制御信号PISO0L、PISO0R、PISO1L、
PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rが発生する。
隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、
PISO2L、PISO2R、PISO3L、PISO3Rは3つのレベルを有
し、対応するメモリブロック及び隣接メモリブロックが
全てアクセスされない場合には電源レベルVCCになり、
対応するメモリブロックがアクセスされる場合には昇圧
レベルVPP（アクティブ）になり、隣接するメモリブロ
ックがアクセスされる場合には接地レベルVSS（インア
クティブ）になる。
に従って隔離ゲート制御信号PISO0L、PISO0R、PISO1L、
PISO1R、PISO2L、PISO2R、PISO3L、PISO3Rが発生する。
隔離ゲート制御信号PISO0L、PISO0R、PISO1L、PISO1R、
PISO2L、PISO2R、PISO3L、PISO3Rは3つのレベルを有
し、対応するメモリブロック及び隣接メモリブロックが
全てアクセスされない場合には電源レベルVCCになり、
対応するメモリブロックがアクセスされる場合には昇圧
レベルVPP（アクティブ）になり、隣接するメモリブロ
ックがアクセスされる場合には接地レベルVSS（インア
クティブ）になる。
【００１５】ここで、ブロック駆動信号は、単にブロッ
ク選択信号がバッファリングされて出力される信号であ
るため、実質的には、リフレッシュローアクティブ信号
と同一の波形を有する。即ち、ブロック駆動信号は周期
的にアクティブになるパルス波形を有する。従って、ブ
ロック駆動信号に基づいて発生される隔離ゲート制御信
号もまたリフレッシュローアクティブ信号がアクティブ
される都度、レベルが変化する。
ク選択信号がバッファリングされて出力される信号であ
るため、実質的には、リフレッシュローアクティブ信号
と同一の波形を有する。即ち、ブロック駆動信号は周期
的にアクティブになるパルス波形を有する。従って、ブ
ロック駆動信号に基づいて発生される隔離ゲート制御信
号もまたリフレッシュローアクティブ信号がアクティブ
される都度、レベルが変化する。
【００１６】通常モードでは、半導体メモリ装置の外部
から印加されるローアドレス信号によって、多数のワー
ドラインのいずれか１本が選択されてアクセスされるの
で、ローアクティブ信号に連動して隔離ゲート制御信号
のレベルを変化させる必要がある。しかし、セルフリフ
レッシュモードでは、多数のワードラインが順次にアク
セスされるので、リフレッシュローアクティブ信号PRFH
がアクティブになる都度、隔離ゲート制御信号のレベル
を変化させる必要はない。
から印加されるローアドレス信号によって、多数のワー
ドラインのいずれか１本が選択されてアクセスされるの
で、ローアクティブ信号に連動して隔離ゲート制御信号
のレベルを変化させる必要がある。しかし、セルフリフ
レッシュモードでは、多数のワードラインが順次にアク
セスされるので、リフレッシュローアクティブ信号PRFH
がアクティブになる都度、隔離ゲート制御信号のレベル
を変化させる必要はない。
【００１７】より詳細には、セルフリフレッシュモード
では、例えばメモリブロック151のワードラインWL0がア
クセスされ、次いでメモリブロック151のワードラインWL
1がアクセスされ、次いでメモリブロック151のワードラ
インWL2がアクセスされる。従って、メモリブロック151
のワードラインWL0に対するアクセスからメモリブロッ
ク151のワードラインWL511に対するアクセスが実行され
るまで、隔離ゲート制御信号PISO1L、PISO1Rを変化させ
る必要がない。
では、例えばメモリブロック151のワードラインWL0がア
クセスされ、次いでメモリブロック151のワードラインWL
1がアクセスされ、次いでメモリブロック151のワードラ
インWL2がアクセスされる。従って、メモリブロック151
のワードラインWL0に対するアクセスからメモリブロッ
ク151のワードラインWL511に対するアクセスが実行され
るまで、隔離ゲート制御信号PISO1L、PISO1Rを変化させ
る必要がない。
【００１８】しかし、図1に示す従来の隔離ゲート制御
回路は、前述のようなリフレッシュ動作の特性を考慮し
ていないため、図2に示すように不要に隔離ゲート制御
信号のレベルを変化させている。したがって、電力消費
が大きいという問題点があるそうして、電力消耗が多い
問題点がある。
回路は、前述のようなリフレッシュ動作の特性を考慮し
ていないため、図2に示すように不要に隔離ゲート制御
信号のレベルを変化させている。したがって、電力消費
が大きいという問題点があるそうして、電力消耗が多い
問題点がある。
【００１９】
【発明が解決しようとする課題】本発明の１つの目的
は、電力消費を小さくし得る半導体メモリ装置の隔離ゲ
ート制御方法を提供することにある。
は、電力消費を小さくし得る半導体メモリ装置の隔離ゲ
ート制御方法を提供することにある。
【００２０】本発明の他の目的は、電力消費を小さくし
得る半導体メモリ装置の隔離ゲート制御回路を提供する
ことである。
得る半導体メモリ装置の隔離ゲート制御回路を提供する
ことである。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリ装置の隔離ゲート制御方
法は、リフレッシュローアクティブ信号を発生する段階
と、複数のブロック選択信号を発生する段階と、ラッチ
隔離制御信号を発生する段階と、隔離ゲート部制御段階
とを含む。リフレッシュローアクティブ信号は、一定周
期でアクティブになる。複数のブロック選択信号は、前
記リフレッシュローアクティブ信号がアクティブの時に
選択的にアクティブになる。前記ラッチ隔離制御信号
は、各々対応するブロック選択信号によってセットされ
た後、リフレッシュされるメモリブロックに関連するブ
ロック選択信号によってリセットされる。隔離ゲート部
制御段階では、前記ラッチ隔離制御信号がアクティブの
時に、対応する前記隔離ゲート部をターンオンさせ、同
一のビットラインセンスアンプに接続されている他の隔
離ゲート部をターンオフさせる。
め、本発明に係る半導体メモリ装置の隔離ゲート制御方
法は、リフレッシュローアクティブ信号を発生する段階
と、複数のブロック選択信号を発生する段階と、ラッチ
隔離制御信号を発生する段階と、隔離ゲート部制御段階
とを含む。リフレッシュローアクティブ信号は、一定周
期でアクティブになる。複数のブロック選択信号は、前
記リフレッシュローアクティブ信号がアクティブの時に
選択的にアクティブになる。前記ラッチ隔離制御信号
は、各々対応するブロック選択信号によってセットされ
た後、リフレッシュされるメモリブロックに関連するブ
ロック選択信号によってリセットされる。隔離ゲート部
制御段階では、前記ラッチ隔離制御信号がアクティブの
時に、対応する前記隔離ゲート部をターンオンさせ、同
一のビットラインセンスアンプに接続されている他の隔
離ゲート部をターンオフさせる。
【００２２】前記他の目的を達成するため、本発明に係
る隔離ゲート制御回路は、複数のラッチ部と複数のブロ
ック選択信号駆動部及び複数の隔離ゲート制御信号発生
部を具備する。
る隔離ゲート制御回路は、複数のラッチ部と複数のブロ
ック選択信号駆動部及び複数の隔離ゲート制御信号発生
部を具備する。
【００２３】前記複数のラッチ部は各々、前記メモリブ
ロックに対応して形成されており、セルフリフレッシュ
モードで対応されるブロック選択信号によりセットさ
れ、次にリフレッシュされるメモリブロックに対するブ
ロック選択信号によりリセットされるラッチ隔離制御信
号を発生する。
ロックに対応して形成されており、セルフリフレッシュ
モードで対応されるブロック選択信号によりセットさ
れ、次にリフレッシュされるメモリブロックに対するブ
ロック選択信号によりリセットされるラッチ隔離制御信
号を発生する。
【００２４】前記複数のブロック選択信号駆動部は、各
々、前記メモリブロックに対応して形成されており、対
応するブロック選択信号をバッファリングして第1ブロ
ック駆動信号を発生し、セルフリフレッシュモードで対
応する前記ブロック選択信号がアクティブである場合又
は対応する前記ラッチ隔離制御信号がアクティブの場合
にアクティブになる第2ブロック駆動信号を発生する。
々、前記メモリブロックに対応して形成されており、対
応するブロック選択信号をバッファリングして第1ブロ
ック駆動信号を発生し、セルフリフレッシュモードで対
応する前記ブロック選択信号がアクティブである場合又
は対応する前記ラッチ隔離制御信号がアクティブの場合
にアクティブになる第2ブロック駆動信号を発生する。
【００２５】前記複数の隔離ゲート制御信号発生部は、
各々、前記隔離ゲート部に対応されて形成されており、
対応する前記第1ブロック駆動信号、対応する前記ラッ
チ隔離制御信号及び隣接メモリブロックに対応する前記
第2ブロック駆動信号を入力し、前記第1ブロック駆動信
号がアクティブである場合又は前記ラッチ隔離制御信号
がアクティブの場合には昇圧レベルを対応する隔離ゲー
ト部に印加し、前記第2ブロック駆動信号がアクティブ
の場合には接地レベルを対応する隔離ゲート部に印加す
る。
各々、前記隔離ゲート部に対応されて形成されており、
対応する前記第1ブロック駆動信号、対応する前記ラッ
チ隔離制御信号及び隣接メモリブロックに対応する前記
第2ブロック駆動信号を入力し、前記第1ブロック駆動信
号がアクティブである場合又は前記ラッチ隔離制御信号
がアクティブの場合には昇圧レベルを対応する隔離ゲー
ト部に印加し、前記第2ブロック駆動信号がアクティブ
の場合には接地レベルを対応する隔離ゲート部に印加す
る。
【００２６】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。
発明の好適な実施の形態を詳細に説明する。
【００２７】図3は、本発明の好適な実施の形態に係る
半導体メモリ装置の隔離ゲート制御回路及び関連回路で
ある。図3に示すように、この隔離ゲート制御回路は、
複数の隔離ゲート制御信号発生部310L、310R、311L、31
1R、312L、312R、313L、313R、複数のブロック選択信号
駆動部320、321、322、323及び複数のラッチ部330、33
1、332、333を具備する。
半導体メモリ装置の隔離ゲート制御回路及び関連回路で
ある。図3に示すように、この隔離ゲート制御回路は、
複数の隔離ゲート制御信号発生部310L、310R、311L、31
1R、312L、312R、313L、313R、複数のブロック選択信号
駆動部320、321、322、323及び複数のラッチ部330、33
1、332、333を具備する。
【００２８】複数のラッチ部330、331、332、333は、各
々メモリブロック150、151、152、153に対応して形成さ
れており、対応するブロック選択信号BLKi（iは0乃至3)
及びセルフリフレッシュモード信号PSRASを入力し、ラ
ッチ隔離制御信号ISOLi（iは0乃至3)を発生する。
々メモリブロック150、151、152、153に対応して形成さ
れており、対応するブロック選択信号BLKi（iは0乃至3)
及びセルフリフレッシュモード信号PSRASを入力し、ラ
ッチ隔離制御信号ISOLi（iは0乃至3)を発生する。
【００２９】このラッチ隔離制御信号ISOLiは、セルフ
リフレッシュモード信号PSRASがアクティブの場合(即
ち、セルフリフレッシュモードの場合)、対応するブロ
ック選択信号BLKiによって”ハイ”レベルにセットさ
れ、次にリフレッシュされるメモリブロックに対するブ
ロック選択信号BLKiによって”ロー”レベルにリセット
される。
リフレッシュモード信号PSRASがアクティブの場合(即
ち、セルフリフレッシュモードの場合)、対応するブロ
ック選択信号BLKiによって”ハイ”レベルにセットさ
れ、次にリフレッシュされるメモリブロックに対するブ
ロック選択信号BLKiによって”ロー”レベルにリセット
される。
【００３０】より具体的には、ラッチ隔離制御信号ISOL
0は、ブロック選択信号BLK0が"ハイ"レベルの場合に"ハ
イ"レベルにセットされ、ブロック選択信号BLK1が"ハ
イ"レベルの場合に"ロー"レベルにリセットされ、それ以
外の場合にはラッチ隔離制御信号ISOL0のレベルは変化
しない。また、ラッチ隔離制御信号ISOL3は、ブロック
選択信号BLK3が"ハイ"レベルの場合に"ハイ"レベルにセ
ットされ、ブロック選択信号BLK0が"ハイ"レベルの場合
に"ロー"レベルにリセットされ、それ以外の場合にはラ
ッチ隔離制御信号ISOL3のレベルは変化しない。
0は、ブロック選択信号BLK0が"ハイ"レベルの場合に"ハ
イ"レベルにセットされ、ブロック選択信号BLK1が"ハ
イ"レベルの場合に"ロー"レベルにリセットされ、それ以
外の場合にはラッチ隔離制御信号ISOL0のレベルは変化
しない。また、ラッチ隔離制御信号ISOL3は、ブロック
選択信号BLK3が"ハイ"レベルの場合に"ハイ"レベルにセ
ットされ、ブロック選択信号BLK0が"ハイ"レベルの場合
に"ロー"レベルにリセットされ、それ以外の場合にはラ
ッチ隔離制御信号ISOL3のレベルは変化しない。
【００３１】一方、セルフリフレッシュモード信号PSRA
Sが"ロー"レベルの場合(即ち、セルフリフレッシュモー
ドでない場合)には、ラッチ隔離制御信号ISOLiは、対応
するブロック選択信号BLKiが"ハイ"レベルであり、次の
ブロック選択信号BLK(i+1)が"ロー"レベルである場合
に"ハイ"レベル（アクティブ）になる。
Sが"ロー"レベルの場合(即ち、セルフリフレッシュモー
ドでない場合)には、ラッチ隔離制御信号ISOLiは、対応
するブロック選択信号BLKiが"ハイ"レベルであり、次の
ブロック選択信号BLK(i+1)が"ロー"レベルである場合
に"ハイ"レベル（アクティブ）になる。
【００３２】複数のブロック選択信号駆動部320、321、
322、323は、各々メモリブロック150、151、152、153に
対応して形成されており、セルフリフレッシュモード信
号PSRAS、対応するブロック選択信号及び対応するラッ
チ隔離制御信号を入力とし、第1ブロック駆動信号BLSi
及び第2ブロック駆動信号BLSAiを発生する。
322、323は、各々メモリブロック150、151、152、153に
対応して形成されており、セルフリフレッシュモード信
号PSRAS、対応するブロック選択信号及び対応するラッ
チ隔離制御信号を入力とし、第1ブロック駆動信号BLSi
及び第2ブロック駆動信号BLSAiを発生する。
【００３３】第1ブロック駆動信号は、対応するブロッ
ク選択信号をバッファリングして生成され、第2ブロッ
ク駆動信号は、セルフリフレッシュモード(即ち、セル
フリフレッシュモード信号PSRASが"ハイ"レベルの場合)
であって、対応するブロック選択信号が"ハイ"レベルで
あるか、又は対応するラッチ隔離制御信号が"ハイ"レベ
ルである場合に"ハイ"レベル（アクティブ）になる。こ
こで、第2ブロック駆動信号は、セルフリフレッシュモ
ード信号PSRASが"ロー"レベルの場合(即ち、セルフリフ
レッシュモードでない場合)には、第1ブロック駆動信号
BLSiと同一になる。
ク選択信号をバッファリングして生成され、第2ブロッ
ク駆動信号は、セルフリフレッシュモード(即ち、セル
フリフレッシュモード信号PSRASが"ハイ"レベルの場合)
であって、対応するブロック選択信号が"ハイ"レベルで
あるか、又は対応するラッチ隔離制御信号が"ハイ"レベ
ルである場合に"ハイ"レベル（アクティブ）になる。こ
こで、第2ブロック駆動信号は、セルフリフレッシュモ
ード信号PSRASが"ロー"レベルの場合(即ち、セルフリフ
レッシュモードでない場合)には、第1ブロック駆動信号
BLSiと同一になる。
【００３４】第1ブロック駆動信号BLSiは、ターンオン
情報を示す信号として、対応するメモリブロックに関連
する隔離ゲート制御信号発生部に印加され、第2ブロッ
ク駆動信号BLSAiは、ターンオフ情報を示す信号とし
て、対応するメモリブロックに関連する隔離ゲート制御
信号発生部に隣接した隔離ゲート制御信号発生部に印加
される。例えば、第1ブロック駆動信号BLS1は、隔離ゲ
ート制御信号発生部311L、311Rに印加され、第2ブロッ
ク駆動信号BLSA1は、隔離ゲート制御信号発生部310R、3
12Lに印加される。
情報を示す信号として、対応するメモリブロックに関連
する隔離ゲート制御信号発生部に印加され、第2ブロッ
ク駆動信号BLSAiは、ターンオフ情報を示す信号とし
て、対応するメモリブロックに関連する隔離ゲート制御
信号発生部に隣接した隔離ゲート制御信号発生部に印加
される。例えば、第1ブロック駆動信号BLS1は、隔離ゲ
ート制御信号発生部311L、311Rに印加され、第2ブロッ
ク駆動信号BLSA1は、隔離ゲート制御信号発生部310R、3
12Lに印加される。
【００３５】即ち、ターンオフ情報として用いられる第
2ブロック駆動信号BLSAiを発生するためにラッチ隔離制
御信号ISOLiを使用することによって、セルフリフレッ
シュ動作におけるブロックリフレッシュサイクルにおい
て、第2ブロック駆動信号BLSAiのレベルが一定に維持さ
れる。
2ブロック駆動信号BLSAiを発生するためにラッチ隔離制
御信号ISOLiを使用することによって、セルフリフレッ
シュ動作におけるブロックリフレッシュサイクルにおい
て、第2ブロック駆動信号BLSAiのレベルが一定に維持さ
れる。
【００３６】複数の隔離ゲート制御信号発生部310L、31
0R、311L、311R、312L、312R、313L、313Rは、各々隔離
ゲート部140L、140R、141L、141R、142L、142R、143L、
143Rに対応して形成されており、対応する第1ブロック
駆動信号BLSi、対応するラッチ隔離制御信号ISOLi及び
隣接メモリブロックに対応する第2ブロック駆動信号BLS
Aiを入力として、隔離ゲート制御信号PISOiを発生す
る。
0R、311L、311R、312L、312R、313L、313Rは、各々隔離
ゲート部140L、140R、141L、141R、142L、142R、143L、
143Rに対応して形成されており、対応する第1ブロック
駆動信号BLSi、対応するラッチ隔離制御信号ISOLi及び
隣接メモリブロックに対応する第2ブロック駆動信号BLS
Aiを入力として、隔離ゲート制御信号PISOiを発生す
る。
【００３７】隔離ゲート制御発生部は、第1ブロック駆
動信号BLSiがアクティブの場合又はラッチ隔離制御信号
ISOLiがアクティブの場合には昇圧レベルVPPの隔離ゲー
ト制御信号PISOiを発生し、第2ブロック駆動信号BLSAi
がアクティブの場合には接地レベルVSSの隔離ゲート制
御信号PISOiを発生し、それ以外の場合には電源レベルVC
Cの隔離ゲート制御信号PISOiを発生する。ここで、ター
ンオン情報として入力された第1ブロック駆動信号BLSi
だけでなく、ラッチ隔離制御信号ISOLiがアクティブの
場合にも隔離ゲート制御信号PISOiは昇圧レベルを有す
るので、該当メモリブロックに対するリフレッシュ動作
が実行される間、隔離ゲート制御信号PISOiは継続して
昇圧レベルVPPを維持する。
動信号BLSiがアクティブの場合又はラッチ隔離制御信号
ISOLiがアクティブの場合には昇圧レベルVPPの隔離ゲー
ト制御信号PISOiを発生し、第2ブロック駆動信号BLSAi
がアクティブの場合には接地レベルVSSの隔離ゲート制
御信号PISOiを発生し、それ以外の場合には電源レベルVC
Cの隔離ゲート制御信号PISOiを発生する。ここで、ター
ンオン情報として入力された第1ブロック駆動信号BLSi
だけでなく、ラッチ隔離制御信号ISOLiがアクティブの
場合にも隔離ゲート制御信号PISOiは昇圧レベルを有す
るので、該当メモリブロックに対するリフレッシュ動作
が実行される間、隔離ゲート制御信号PISOiは継続して
昇圧レベルVPPを維持する。
【００３８】図4は、図3に示すラッチ部330、331、33
2、333の一構成例を示す図である。図4に示す構成例で
は、ラッチ部330、331、332、333は、各々NORゲート41
0、430及びANDゲート420を具備する。ANDゲート420はセ
ルフリフレッシュモード信号PSRASとNORゲート410の出
力の論理積を出力する。NORゲート430は、対応するブロ
ック選択信号BLKiとANDゲート420の出力の論理和を反転
して出力する。NORゲート410は、次のブロック選択信号
BLK(i+1)とNORゲート430の出力の論理和を反転してラッ
チ隔離制御信号ISOLiを発生する。
2、333の一構成例を示す図である。図4に示す構成例で
は、ラッチ部330、331、332、333は、各々NORゲート41
0、430及びANDゲート420を具備する。ANDゲート420はセ
ルフリフレッシュモード信号PSRASとNORゲート410の出
力の論理積を出力する。NORゲート430は、対応するブロ
ック選択信号BLKiとANDゲート420の出力の論理和を反転
して出力する。NORゲート410は、次のブロック選択信号
BLK(i+1)とNORゲート430の出力の論理和を反転してラッ
チ隔離制御信号ISOLiを発生する。
【００３９】従って、ラッチ隔離制御信号ISOLiは、セ
ルフリフレッシュモード信号PSRASが"ハイ"レベル（ア
クティブ）になると、対応するブロック選択信号BLKiに
よって"ハイ"レベルにセットされ、次のブロック選択信
号BLK(i+1)によって"ロー"レベルにリセットされる。一
方、セルフリフレッシュモード信号PSRASが"ロー"レベ
ル（インアクティブ）になると、ラッチ隔離制御信号IS
OLiは、対応するブロック選択信号BLKiが"ハイ"レベル
で、かつ、次のブロック選択信号BLK(i+1)が"ロー"レベ
ルの場合に"ハイ"レベル（アクティブ）になる。したが
って、対応するブロックに対してセルフリフレッシュが
実行される間、ラッチ隔離制御信号ISOLiは継続して"ハ
イ"レベルを維持する。
ルフリフレッシュモード信号PSRASが"ハイ"レベル（ア
クティブ）になると、対応するブロック選択信号BLKiに
よって"ハイ"レベルにセットされ、次のブロック選択信
号BLK(i+1)によって"ロー"レベルにリセットされる。一
方、セルフリフレッシュモード信号PSRASが"ロー"レベ
ル（インアクティブ）になると、ラッチ隔離制御信号IS
OLiは、対応するブロック選択信号BLKiが"ハイ"レベル
で、かつ、次のブロック選択信号BLK(i+1)が"ロー"レベ
ルの場合に"ハイ"レベル（アクティブ）になる。したが
って、対応するブロックに対してセルフリフレッシュが
実行される間、ラッチ隔離制御信号ISOLiは継続して"ハ
イ"レベルを維持する。
【００４０】このようにして生成されるラッチ隔離制御
信号ISOLiは、図3に示すように、対応するブロック選択
信号駆動部及び対応する隔離ゲート制御信号発生部に印
加される。
信号ISOLiは、図3に示すように、対応するブロック選択
信号駆動部及び対応する隔離ゲート制御信号発生部に印
加される。
【００４１】図5は、図3に示すブロック選択信号駆動部
320、321、323、324の構成例を示す図である。図5に示
す構成例では、各々のブロック選択信号駆動部は、NAND
ゲート460、470及びインバータ441、442、443、450を具
備する。NANDゲート460は、セルフリフレッシュモード
信号PSRASと、対応するラッチ隔離制御信号ISOLiとの論
理積を反転して出力する。インバータ441、442、443
は、対応するブロック選択信号BLKiをバッファリングし
反転する。NANDゲート470は、NANDゲート460の出力とイ
ンバータ443の出力との論理積を反転して第2ブロック駆
動信号BLSAi(iは０乃至３）を発生する。インバータ450
は、インバータ443の出力を反転して第1ブロック駆動信
号BLSiを発生する。
320、321、323、324の構成例を示す図である。図5に示
す構成例では、各々のブロック選択信号駆動部は、NAND
ゲート460、470及びインバータ441、442、443、450を具
備する。NANDゲート460は、セルフリフレッシュモード
信号PSRASと、対応するラッチ隔離制御信号ISOLiとの論
理積を反転して出力する。インバータ441、442、443
は、対応するブロック選択信号BLKiをバッファリングし
反転する。NANDゲート470は、NANDゲート460の出力とイ
ンバータ443の出力との論理積を反転して第2ブロック駆
動信号BLSAi(iは０乃至３）を発生する。インバータ450
は、インバータ443の出力を反転して第1ブロック駆動信
号BLSiを発生する。
【００４２】第1ブロック駆動信号BLSiは、対応するブ
ロック選択信号BLKiをインバータ441、442、443、450に
よってバッファリングすることにより発生されるため、
セルフリフレッシュモード信号PSRASとは無関係に、ブ
ロック選択信号BLKiにより位相が変化する。
ロック選択信号BLKiをインバータ441、442、443、450に
よってバッファリングすることにより発生されるため、
セルフリフレッシュモード信号PSRASとは無関係に、ブ
ロック選択信号BLKiにより位相が変化する。
【００４３】第2ブロック駆動信号BLSAiは、セルフリフ
レッシュモード信号PSRASが"ハイ"レベルの場合には、
対応するブロック選択信号BLKiが"ハイ"レベルである場
合又は対応するラッチ隔離制御信号ISOLiが"ハイ"レベ
ルの場合に"ハイ"レベル（アクティブ）になる。一方、
セルフリフレッシュモード信号PSRASが"ロー"レベルで
あると、第2ブロック駆動信号BLSAiは、対応するブロッ
ク選択信号BLKiをバッファリングして生成されるため、
ブロック選択信号BLKiに従って位相が変化する。
レッシュモード信号PSRASが"ハイ"レベルの場合には、
対応するブロック選択信号BLKiが"ハイ"レベルである場
合又は対応するラッチ隔離制御信号ISOLiが"ハイ"レベ
ルの場合に"ハイ"レベル（アクティブ）になる。一方、
セルフリフレッシュモード信号PSRASが"ロー"レベルで
あると、第2ブロック駆動信号BLSAiは、対応するブロッ
ク選択信号BLKiをバッファリングして生成されるため、
ブロック選択信号BLKiに従って位相が変化する。
【００４４】第1ブロック駆動信号BLSiは、離隔ゲート
信号制御信号PISOiL、PISOiR(iは0乃至3)を発生する離
隔ゲート制御信号発生部に印加され、第2ブロック駆動
信号BLSAiは、隔離ゲート信号PISO(i-1)R、PISO(i+1)R
(ただし、iは0乃至3を示し、i+1が4の場合はこれを0と
し、i-1が-1の場合はこれを3とする)を発生する離隔ゲ
ート信号発生部に印加される。
信号制御信号PISOiL、PISOiR(iは0乃至3)を発生する離
隔ゲート制御信号発生部に印加され、第2ブロック駆動
信号BLSAiは、隔離ゲート信号PISO(i-1)R、PISO(i+1)R
(ただし、iは0乃至3を示し、i+1が4の場合はこれを0と
し、i-1が-1の場合はこれを3とする)を発生する離隔ゲ
ート信号発生部に印加される。
【００４５】図6は、図3に示す隔離ゲート制御信号発生
部310L、310R、311L、311R、312L、312R、313L、313Rの
構成例を示す図である。図6に示す構成例では、隔離ゲ
ート制御信号発生部は、各々論理部501、レベル遷移部5
05、インバータ515及びスイッチング部521を具備する。
部310L、310R、311L、311R、312L、312R、313L、313Rの
構成例を示す図である。図6に示す構成例では、隔離ゲ
ート制御信号発生部は、各々論理部501、レベル遷移部5
05、インバータ515及びスイッチング部521を具備する。
【００４６】論理部501は、セルフリフレッシュモード
において、ラッチ隔離制御信号ISOLi及び前記第1ブロッ
ク駆動信号BLSiのいずれか一方がアクティブの時に、そ
の出力が"ロー"レベルになる。
において、ラッチ隔離制御信号ISOLi及び前記第1ブロッ
ク駆動信号BLSiのいずれか一方がアクティブの時に、そ
の出力が"ロー"レベルになる。
【００４７】インバータ515は、論理部501の出力が"ハ
イ"レベルの時にイネーブルされ、次にリフレッシュす
るメモリブロックに対応する第2ブロック駆動信号BLSAi
を反転して、これを隔離ゲート制御信号PISOiとして発
生する。
イ"レベルの時にイネーブルされ、次にリフレッシュす
るメモリブロックに対応する第2ブロック駆動信号BLSAi
を反転して、これを隔離ゲート制御信号PISOiとして発
生する。
【００４８】スイッチング部521は、論理部501の出力
が"ロー"レベルの時にターンオンされて、昇圧レベルVP
Pを隔離ゲート制御信号PISOiとして発生する。
が"ロー"レベルの時にターンオンされて、昇圧レベルVP
Pを隔離ゲート制御信号PISOiとして発生する。
【００４９】レベル遷移部505は、論理部501の出力を昇
圧レベルVPP又は接地レベルVSSにレベル遷移させるもの
で、論理部501の出力が"ロー"レベルの場合には、昇圧
レベルVPPをインバータ515に印加し、これにより接地レ
ベルVSSをスイッチング部521に印加させ、一方、論理部
501の出力が"ハイ"レベルの場合には、昇圧レベルVPPを
スイッチング部521に印加し、これにより接地レベルVSS
をインバータ515に印加する。
圧レベルVPP又は接地レベルVSSにレベル遷移させるもの
で、論理部501の出力が"ロー"レベルの場合には、昇圧
レベルVPPをインバータ515に印加し、これにより接地レ
ベルVSSをスイッチング部521に印加させ、一方、論理部
501の出力が"ハイ"レベルの場合には、昇圧レベルVPPを
スイッチング部521に印加し、これにより接地レベルVSS
をインバータ515に印加する。
【００５０】より具体的には、論理部501は、ANDゲート
502及びNORゲート504を含む。ANDゲート502は、セルフ
リフレッシュモード信号PSRASとラッチ隔離制御信号ISO
Liとの論理積を出力する。NORゲート504は、ANDゲート5
02の出力と第1ブロック駆動信号BLSiの論理和を反転し
て出力する。従って、セルフリフレッシュモード信号PS
RASが"ハイ"レベルの場合(即ち、セルフリフレッシュモ
ードの場合)は、ノードN1は、ラッチ隔離制御信号ISOLi
が"ハイ"レベルである場合又は第1ブロック駆動信号BLS
iが"ハイ"レベルの場合に"ロー"レベルになり、セルフリ
フレッシュモード信号PSRASが"ロー"レベルの場合は、
ノードN1には第1ブロック駆動信号BLSiが反転して出力
される。
502及びNORゲート504を含む。ANDゲート502は、セルフ
リフレッシュモード信号PSRASとラッチ隔離制御信号ISO
Liとの論理積を出力する。NORゲート504は、ANDゲート5
02の出力と第1ブロック駆動信号BLSiの論理和を反転し
て出力する。従って、セルフリフレッシュモード信号PS
RASが"ハイ"レベルの場合(即ち、セルフリフレッシュモ
ードの場合)は、ノードN1は、ラッチ隔離制御信号ISOLi
が"ハイ"レベルである場合又は第1ブロック駆動信号BLS
iが"ハイ"レベルの場合に"ロー"レベルになり、セルフリ
フレッシュモード信号PSRASが"ロー"レベルの場合は、
ノードN1には第1ブロック駆動信号BLSiが反転して出力
される。
【００５１】レベル遷移部505は、インバータ506、NMOS
トランジスタ508、514及びPMOSトランジスタ510、512を
具備する。インバータ506はノードN1の信号を反転す
る。NMOSトランジスタ508は、そのドレイン/ソース経路
がノードN2と接地レベルVSSの間に配置されており、イ
ンバータ506の出力状態によってオンするか否かが決定
される。NMOSトランジスタ514は、そのドレイン/ソース
経路がノードN3と接地レベルの間に配置されており、そ
のゲートはノードN1に連結されている。PMOSトランジス
タ510のドレイン/ソース経路は昇圧レベルVPPとノードN
2の間に配置されており、そのゲートはノードN3に連結
され、そのバルクはそのソースに連結されている。PMOS
トランジスタ512のドレイン/ソース経路は昇圧レベルVP
PとノードN3の間に配置されており、そのゲートはノー
ドN2に連結され、そのバルクはそのソースに連結されて
いる。ノードN1が"ロー"レベルであると、NMOSトランジ
スタ514はターンオフされ、NMOSトランジスタ508はター
ンオンされる。NMOSトランジスタ508がターンオンされ
ると、ノードN2が接地レベルVSSになり、PMOSトランジ
スタ512がターンオンされる。これにより、ノードN3は
昇圧レベルVPPになり、PMOSトランジスタ510はターンオ
フ状態を維持する。
トランジスタ508、514及びPMOSトランジスタ510、512を
具備する。インバータ506はノードN1の信号を反転す
る。NMOSトランジスタ508は、そのドレイン/ソース経路
がノードN2と接地レベルVSSの間に配置されており、イ
ンバータ506の出力状態によってオンするか否かが決定
される。NMOSトランジスタ514は、そのドレイン/ソース
経路がノードN3と接地レベルの間に配置されており、そ
のゲートはノードN1に連結されている。PMOSトランジス
タ510のドレイン/ソース経路は昇圧レベルVPPとノードN
2の間に配置されており、そのゲートはノードN3に連結
され、そのバルクはそのソースに連結されている。PMOS
トランジスタ512のドレイン/ソース経路は昇圧レベルVP
PとノードN3の間に配置されており、そのゲートはノー
ドN2に連結され、そのバルクはそのソースに連結されて
いる。ノードN1が"ロー"レベルであると、NMOSトランジ
スタ514はターンオフされ、NMOSトランジスタ508はター
ンオンされる。NMOSトランジスタ508がターンオンされ
ると、ノードN2が接地レベルVSSになり、PMOSトランジ
スタ512がターンオンされる。これにより、ノードN3は
昇圧レベルVPPになり、PMOSトランジスタ510はターンオ
フ状態を維持する。
【００５２】一方、ノードN1が"ハイ"レベルであると、
NMOSトランジスタ508はターンオフされ、NMOSトランジ
スタ514はターンオンされる。NMOSトランジスタ514がタ
ーンオンされると、ノードN3が接地レベルになり、PMOS
トランジスタ510がターンオンされる。そして、ノードN
2は昇圧レベルVPPになり、PMOSトランジスタ512はター
ンオフ状態を維持する。
NMOSトランジスタ508はターンオフされ、NMOSトランジ
スタ514はターンオンされる。NMOSトランジスタ514がタ
ーンオンされると、ノードN3が接地レベルになり、PMOS
トランジスタ510がターンオンされる。そして、ノードN
2は昇圧レベルVPPになり、PMOSトランジスタ512はター
ンオフ状態を維持する。
【００５３】ノードN2の信号はスイッチング部521に印
加され、ノードN3の信号はインバータ515に印加され
る。
加され、ノードN3の信号はインバータ515に印加され
る。
【００５４】インバータ515は、PMOSトランジスタ516、
518及びNMOSトランジスタ520を具備する。第2ブロック
駆動信号BLSAiは、PMOSトランジスタ516のゲート及びNM
OSトランジスタ520のゲートに印加され、PMOSトランジ
スタ518のゲートはノードN3に連結されている。PMOSト
ランジスタ516、518及びNMOSトランジスタ520のドレイ
ン/ソース経路は昇圧レベルと接地レベルの間に直列で
配置されている。PMOSトランジスタ516、518のバルクは
連結されており、NMOSトランジスタ520のドレインは出
力ノードN4に連結されている。このような構成を有する
インバータ515は、ノードN3が"ロー"レベルの時イネー
ブルされて第2ブロック駆動信号BLSAiを反転して、出力
ノードN4を通じて隔離ゲート制御信号PISOiを発生す
る。スイッチング部521は、ソースが昇圧レベルVPPに連
結され、ゲートがノードN2に連結され、ドレインが出力
ノードN4に連結されたPMOSトランジスタ522を具備す
る。PMOSトランジスタ522は、ノードN2が"ロー"レベル
の時にターンオンされて、出力ノードN4を昇圧レベルVP
Pにブースティングする役割を果たす。出力ノードN4を
通じて隔離ゲート制御信号PISOiが出力される。
518及びNMOSトランジスタ520を具備する。第2ブロック
駆動信号BLSAiは、PMOSトランジスタ516のゲート及びNM
OSトランジスタ520のゲートに印加され、PMOSトランジ
スタ518のゲートはノードN3に連結されている。PMOSト
ランジスタ516、518及びNMOSトランジスタ520のドレイ
ン/ソース経路は昇圧レベルと接地レベルの間に直列で
配置されている。PMOSトランジスタ516、518のバルクは
連結されており、NMOSトランジスタ520のドレインは出
力ノードN4に連結されている。このような構成を有する
インバータ515は、ノードN3が"ロー"レベルの時イネー
ブルされて第2ブロック駆動信号BLSAiを反転して、出力
ノードN4を通じて隔離ゲート制御信号PISOiを発生す
る。スイッチング部521は、ソースが昇圧レベルVPPに連
結され、ゲートがノードN2に連結され、ドレインが出力
ノードN4に連結されたPMOSトランジスタ522を具備す
る。PMOSトランジスタ522は、ノードN2が"ロー"レベル
の時にターンオンされて、出力ノードN4を昇圧レベルVP
Pにブースティングする役割を果たす。出力ノードN4を
通じて隔離ゲート制御信号PISOiが出力される。
【００５５】従って、ノードN1が"ハイ"レベルである
と、スイッチング部521はディスエーブルされ、一方、
インバータ515がイネーブルされて第2ブロック駆動信号
BLSAiが反転された隔離ゲート制御信号PISOiが出力され
る。また、ノードN1が"ロー"レベルであると、インバー
タ515がディスエーブルされ、PMOSトランジスタ522がタ
ーンオンされて隔離ゲート制御信号PISOiは昇圧レベルV
PPになる。ノードN1は、前述のように、セルフリフレッ
シュモード信号PSRASが"ハイ"レベルの場合にラッチ隔
離制御信号ISOLiと第1ブロック駆動信号BLSiのいずれか
が"ハイ"レベルの場合に"ロー"レベルになる。即ち、セ
ルフリフレッシュモードでは、対応するメモリブロック
に対するリフレッシュ動作が実行される間、継続してノ
ードN1は"ロー"レベルを維持し、これにより隔離ゲート
制御信号PISOiは昇圧レベルVPPになる。
と、スイッチング部521はディスエーブルされ、一方、
インバータ515がイネーブルされて第2ブロック駆動信号
BLSAiが反転された隔離ゲート制御信号PISOiが出力され
る。また、ノードN1が"ロー"レベルであると、インバー
タ515がディスエーブルされ、PMOSトランジスタ522がタ
ーンオンされて隔離ゲート制御信号PISOiは昇圧レベルV
PPになる。ノードN1は、前述のように、セルフリフレッ
シュモード信号PSRASが"ハイ"レベルの場合にラッチ隔
離制御信号ISOLiと第1ブロック駆動信号BLSiのいずれか
が"ハイ"レベルの場合に"ロー"レベルになる。即ち、セ
ルフリフレッシュモードでは、対応するメモリブロック
に対するリフレッシュ動作が実行される間、継続してノ
ードN1は"ロー"レベルを維持し、これにより隔離ゲート
制御信号PISOiは昇圧レベルVPPになる。
【００５６】一方、ノードN1が"ハイ"レベルになってイ
ンバータ515がイネーブルされると、第2ブロック駆動信
号BLSAiが"ハイ"レベルの場合には隔離ゲート制御信号P
ISOiが接地レベルVSSとなり、第2ブロック駆動信号BLSA
iが"ロー"レベルの場合には隔離ゲート制御信号PISOiが
電源レベルVCCになる。
ンバータ515がイネーブルされると、第2ブロック駆動信
号BLSAiが"ハイ"レベルの場合には隔離ゲート制御信号P
ISOiが接地レベルVSSとなり、第2ブロック駆動信号BLSA
iが"ロー"レベルの場合には隔離ゲート制御信号PISOiが
電源レベルVCCになる。
【００５７】図7は、上記の隔離ゲート制御回路におけ
る隔離ゲートの制御方法を説明するための信号波形を示
す図である。以下、図7を参照して説明する。
る隔離ゲートの制御方法を説明するための信号波形を示
す図である。以下、図7を参照して説明する。
【００５８】半導体メモリ装置の外部からセルフリフレ
ッシュ命令が入力されると、認識回路がこれを認識して
セルフリフレッシュ進入信号PSELFが"ハイ"レベル（ア
クティブ）にされる。セルフリフレッシュ進入信号PSEL
Fは、半導体メモリ装置の内部状態とは無関係に生成さ
れる信号であり、セルフリフレッシュ進入信号PSELFが
アクティブになると、オシレータがアクティブ状態にな
って信号POSCが出力され、例えば周辺回路の一部分がデ
ィスエーブルされるなど、セルフリフレッシュを実行す
るための一般的な動作が行われる。
ッシュ命令が入力されると、認識回路がこれを認識して
セルフリフレッシュ進入信号PSELFが"ハイ"レベル（ア
クティブ）にされる。セルフリフレッシュ進入信号PSEL
Fは、半導体メモリ装置の内部状態とは無関係に生成さ
れる信号であり、セルフリフレッシュ進入信号PSELFが
アクティブになると、オシレータがアクティブ状態にな
って信号POSCが出力され、例えば周辺回路の一部分がデ
ィスエーブルされるなど、セルフリフレッシュを実行す
るための一般的な動作が行われる。
【００５９】セルフリフレッシュ進入信号PSELFが"ハ
イ"レベル（アクティブ）にされた後、リフレッシュロ
ーアクティブ信号PRFHの立下がりエッジが現れると、セ
ルフリフレッシュモード信号PSRASが"ハイ"レベル（ア
クティブ）にされる。
イ"レベル（アクティブ）にされた後、リフレッシュロ
ーアクティブ信号PRFHの立下がりエッジが現れると、セ
ルフリフレッシュモード信号PSRASが"ハイ"レベル（ア
クティブ）にされる。
【００６０】リフレッシュローアクティブ信号PRFHは、
自動パルス(auto pulse:アクティブ期間が固定されてい
るパルス)として、セルフリフレッシュモード信号PSRAS
が"ロー"レベルの場合にはクロックCLKの一定数のパル
ス毎に発生し、セルフリフレッシュモード信号PSRASが"
ハイ"レベルの場合にはオシレータの出力POSCの立下が
りエッジでトリガーされて発生する。従って、リフレッ
シュローアクティブ信号PRFHは一定周期でアクティブに
なる。
自動パルス(auto pulse:アクティブ期間が固定されてい
るパルス)として、セルフリフレッシュモード信号PSRAS
が"ロー"レベルの場合にはクロックCLKの一定数のパル
ス毎に発生し、セルフリフレッシュモード信号PSRASが"
ハイ"レベルの場合にはオシレータの出力POSCの立下が
りエッジでトリガーされて発生する。従って、リフレッ
シュローアクティブ信号PRFHは一定周期でアクティブに
なる。
【００６１】ブロック選択信号BLK0、BLK1、BLK2、...
は、リフレッシュさせるアドレスに従って選択的にアク
ティブにされ、アクティブになる期間は、リフレッシュ
ローアクティブ信号PRFHがアクティブになる期間に従
う。
は、リフレッシュさせるアドレスに従って選択的にアク
ティブにされ、アクティブになる期間は、リフレッシュ
ローアクティブ信号PRFHがアクティブになる期間に従
う。
【００６２】ブロック選択信号に基づいて複数のラッチ
隔離制御信号ISOLiが発生する。ラッチ隔離制御信号ISO
Liは、対応するブロック選択信号によってセットされ、
次にリフレッシュされるメモリブロックに対するブロッ
ク選択信号によってリセットされる。
隔離制御信号ISOLiが発生する。ラッチ隔離制御信号ISO
Liは、対応するブロック選択信号によってセットされ、
次にリフレッシュされるメモリブロックに対するブロッ
ク選択信号によってリセットされる。
【００６３】このような特性を有するラッチ隔離制御信
号ISOLiに基づいて第2ブロック駆動信号BLSAiが発生す
る。また、ラッチ隔離制御信号ISOLiは、第1ブロック駆
動信号BLSAiと共に隔離ゲート部のターンオン情報とし
て使われる。即ち、ラッチ隔離制御信号ISOLiがアクテ
ィブである時に、対応される隔離ゲート部をターンオン
させ、同一のビットラインセンスアンプに接続されてい
る他の隔離ゲート部をターンオフさせる。
号ISOLiに基づいて第2ブロック駆動信号BLSAiが発生す
る。また、ラッチ隔離制御信号ISOLiは、第1ブロック駆
動信号BLSAiと共に隔離ゲート部のターンオン情報とし
て使われる。即ち、ラッチ隔離制御信号ISOLiがアクテ
ィブである時に、対応される隔離ゲート部をターンオン
させ、同一のビットラインセンスアンプに接続されてい
る他の隔離ゲート部をターンオフさせる。
【００６４】図7に示すように、第1ブロック駆動信号BL
S1、BLS2、BLS3、...は、ブロック選択信号をバッファ
リングして生成されるため、実質的にはブロック選択信
号のレベル変化に従う。一方、第2ブロック駆動信号BLS
A0、BLSA1、BLSA2、...は、ブロック選択信号及びラッ
チ隔離制御信号に基づいて発生するため、セルフリフレ
ッシュモード信号PSRASが"ロー"レベルの場合には、第1
ブロック駆動信号と同様にブロック選択信号のレベル変
化に従う。しかし、セルフリフレッシュモード信号PSRA
Sが"ハイ"レベルの場合には、第2ブロック駆動信号は、
対応するメモリブロックに対するリフレッシュ動作が実
行される期間は、継続して"ハイ"レベルを維持し、他の
期間は"ロー"レベルを継続して維持する。
S1、BLS2、BLS3、...は、ブロック選択信号をバッファ
リングして生成されるため、実質的にはブロック選択信
号のレベル変化に従う。一方、第2ブロック駆動信号BLS
A0、BLSA1、BLSA2、...は、ブロック選択信号及びラッ
チ隔離制御信号に基づいて発生するため、セルフリフレ
ッシュモード信号PSRASが"ロー"レベルの場合には、第1
ブロック駆動信号と同様にブロック選択信号のレベル変
化に従う。しかし、セルフリフレッシュモード信号PSRA
Sが"ハイ"レベルの場合には、第2ブロック駆動信号は、
対応するメモリブロックに対するリフレッシュ動作が実
行される期間は、継続して"ハイ"レベルを維持し、他の
期間は"ロー"レベルを継続して維持する。
【００６５】隔離ゲート制御信号PISOi(iは0L、0R、1
L、1R、...を示す)は、ラッチ隔離制御信号ISOLi及び第
1ブロック駆動信号に基づいて昇圧レベルVPP（アクティ
ブ）になり、次のメモリブロックに関する第2ブロック
駆動信号に基づいて接地レベルVSS（インアクティブ）
になる。
L、1R、...を示す)は、ラッチ隔離制御信号ISOLi及び第
1ブロック駆動信号に基づいて昇圧レベルVPP（アクティ
ブ）になり、次のメモリブロックに関する第2ブロック
駆動信号に基づいて接地レベルVSS（インアクティブ）
になる。
【００６６】従って、セルフリフレッシュモード信号PS
RASが"ハイ"レベルの場合は、対応する第1ブロック駆動
信号がアクティブである場合又は対応するラッチ隔離制
御信号ISOLiがアクティブの場合に、隔離ゲート制御信
号PISOiが昇圧レベルVPPになる。同一のビットラインセ
ンスアンプに接続された他の隔離ゲート制御部に関する
第2ブロック駆動信号がアクティブの場合は、隔離ゲー
ト制御信号PISOiが接地レベルVSSになる。この２つの条
件以外の条件では、隔離ゲート制御信号PISOiは電源レ
ベルVCCになる。
RASが"ハイ"レベルの場合は、対応する第1ブロック駆動
信号がアクティブである場合又は対応するラッチ隔離制
御信号ISOLiがアクティブの場合に、隔離ゲート制御信
号PISOiが昇圧レベルVPPになる。同一のビットラインセ
ンスアンプに接続された他の隔離ゲート制御部に関する
第2ブロック駆動信号がアクティブの場合は、隔離ゲー
ト制御信号PISOiが接地レベルVSSになる。この２つの条
件以外の条件では、隔離ゲート制御信号PISOiは電源レ
ベルVCCになる。
【００６７】上記の実施の形態では、各信号が"ハイ"レ
ベルアクティブ又は"ロー"レベルアクティブであるもの
として説明しているが、その逆に設計することは当業者
に自明である。また、上記の実施の形態では、ラッチ隔
離制御信号ISOLiを隔離ゲート制御情報として使用する
ために、第2ブロック駆動信号BLSAiの発生及び隔離ゲー
ト制御信号の発生中ターンオン情報として使用している
が、この構成と異なる構成を採用することは当業者に自
明である。また、セルフリフレッシュという用語を使用
しているが、このような概念と思われる自動リフレッシ
ュ等のように外部からリフレッシュを実行するためのア
ドレス情報が印加されず、自体的に発生されるアドレス
信号によってリフレッシュを実行することは全てセルフ
リフレッシュという概念に含まれる。
ベルアクティブ又は"ロー"レベルアクティブであるもの
として説明しているが、その逆に設計することは当業者
に自明である。また、上記の実施の形態では、ラッチ隔
離制御信号ISOLiを隔離ゲート制御情報として使用する
ために、第2ブロック駆動信号BLSAiの発生及び隔離ゲー
ト制御信号の発生中ターンオン情報として使用している
が、この構成と異なる構成を採用することは当業者に自
明である。また、セルフリフレッシュという用語を使用
しているが、このような概念と思われる自動リフレッシ
ュ等のように外部からリフレッシュを実行するためのア
ドレス情報が印加されず、自体的に発生されるアドレス
信号によってリフレッシュを実行することは全てセルフ
リフレッシュという概念に含まれる。
【００６８】以上のように、本発明は、上記の実施の形
態に限定されず、本発明の技術的思想の範囲で様々な変
形が可能である。
態に限定されず、本発明の技術的思想の範囲で様々な変
形が可能である。
【００６９】
【発明の効果】本発明に係る半導体メモリ装置の隔離ゲ
ート制御方法及び回路によれば、セルフリフレッシュ
(または自動リフレッシュ)によりブロックリフレッシュ
が実行される期間において隔離ゲート制御信号のレベル
が不要に変化しないため、電力消費を低減することがで
きる。
ート制御方法及び回路によれば、セルフリフレッシュ
(または自動リフレッシュ)によりブロックリフレッシュ
が実行される期間において隔離ゲート制御信号のレベル
が不要に変化しないため、電力消費を低減することがで
きる。
【００７０】
【図1】従来の半導体メモリ装置の隔離ゲート制御回路
及び関連回路を示す図である。
及び関連回路を示す図である。
【図2】図1に示す隔離ゲート制御回路における各部信号
の波形を示す図である。
の波形を示す図である。
【図3】本発明の好適な実施の形態に係る隔離ゲート制
御回路を示す図である。
御回路を示す図である。
【図4】図3に示すラッチ部330、331、332、333の構成例
を示す図である。
を示す図である。
【図5】図3に示すブロック選択信号駆動部320、321、32
3、324の構成例を示す図である。
3、324の構成例を示す図である。
【図6】図3に示す隔離ゲート制御信号発生部110L、110
R、111L、111R、112L、112R、113L、113Rの構成例を示す
図である。
R、111L、111R、112L、112R、113L、113Rの構成例を示す
図である。
【図7】本発明の好適な実施の形態に係る隔離ゲート制
御回路による隔離ゲートの制御方法を説明するための信
号波形を示す図である。
御回路による隔離ゲートの制御方法を説明するための信
号波形を示す図である。
150〜153 メモリブロック 130〜134 ビットラインセンスアンプ WL0〜WL511 ワードライン 140L、140R、141L、141R、142L、142R、143L、143R 隔
離ゲート部 310L、310R、311L、311R、312L、312R、313L、313R 隔
離ゲート制御信号発生部 320〜323 ブロック駆動信号発生部 330〜333 ラッチ部
離ゲート部 310L、310R、311L、311R、312L、312R、313L、313R 隔
離ゲート制御信号発生部 320〜323 ブロック駆動信号発生部 330〜333 ラッチ部
Claims (11)
- 【請求項1】 複数のメモリブロック、複数の共有ビッ
トラインセンスアンプ及び各々メモリブロックと共有ビ
ットラインセンスアンプとの間に接続された複数の隔離
ゲート部を含む半導体メモリ装置においてセルフリフレ
ッシュモードで前記隔離ゲート部を制御する離隔ゲート
制御方法であって、 一定周期でアクティブになるリフレッシュローアクティ
ブ信号を発生する段階と、 前記リフレッシュローアクティブ信号がアクティブであ
る時に選択的にアクティブになる複数のブロック選択信
号を発生させる段階と、 各々対応するブロック選択信号によりセットされ、次に
リフレッシュされるメモリブロックに対するブロック選
択信号によってリセットされるラッチ隔離制御信号を発
生する段階と、 前記ラッチ隔離制御信号がアクティブである時に、対応
する前記隔離ゲート部をターンオンさせ、同一のビット
ラインセンスアンプに接続されている他の隔離ゲート部
をターンオフさせる隔離ゲート部制御段階とを具備し、 ブロックリフレッシュサイクルの間、隔離ゲート部のタ
ーンオン及びターンオフ状態を一定に維持させることを
特徴とする半導体メモリ装置の隔離ゲート制御方法。 - 【請求項2】 前記隔離ゲート部制御段階は、 各々対応する前記ブロック選択信号（BLKi）をバッファ
リングして複数の第1ブロック駆動信号（BLSi）を発生
させる段階と、 各々対応する前記ブロック選択信号がアクティブである
場合又は対応される前記ラッチ隔離制御信号（ISOLi）
がアクティブの場合にアクティブになる複数の第2ブロ
ック駆動信号（BLSAi）を発生させる段階と、 対応する前記第1ブロック駆動信号がアクティブである
場合又は対応する前記ラッチ隔離制御信号がアクティブ
である場合に昇圧レベルVPPを対応する前記隔離ゲート
部より印加する段階と、 前記同一のビットラインセンスアンプに接続された他の
隔離ゲート部に関する前記第2ブロック駆動信号がアク
ティブである場合に接地レベル（VSS）を対応する前記
隔離ゲート部より印加する段階と、 その他は電源レベル（VCC）を対応する前記隔離ゲート
部より印加する段階と、 を具備することを特徴とする請求項1に記載の半導体メ
モリ装置の隔離ゲート制御方法。 - 【請求項3】 複数のメモリブロック、複数の共有ビッ
トラインセンスアンプ及び各々メモリブロックと共有ビ
ットラインセンスアンプの間に接続された複数の隔離ゲ
ート部を含む半導体メモリ装置における離隔ゲート制御
回路であって、 各々、前記メモリブロックに対応して形成されており、
セルフリフレッシュモードで対応するブロック選択信号
BLKiによりセットされ、次にリフレッシュされるメモリ
ブロックに対するブロック選択信号（BLK(i+1)）によっ
てリセットされるラッチ隔離制御信号を発生する複数の
ラッチ部と、 各々、前記メモリブロックに対応して形成されており、
対応する前記ブロック選択信号をバッファリングして第
1ブロック駆動信号を発生し、セルフリフレッシュモー
ドで対応する前記ブロック選択信号がアクティブである
場合又は対応する前記ラッチ隔離制御信号がアクティブ
の場合にアクティブになる第2ブロック駆動信号BLSAiを
発生する複数のブロック選択信号駆動部と、 各々、前記隔離ゲート部に対応して形成されており、対
応する前記第1ブロック駆動信号、対応する前記ラッチ
隔離制御信号及び隣接メモリブロックに対応する前記第
2ブロック駆動信号を入力して、前記第1ブロック駆動信
号がアクティブである場合又は前記ラッチ隔離制御信号
がアクティブの場合は、昇圧レベルを対応する隔離ゲー
ト部に印加し、前記第2ブロック駆動信号がアクティブ
の場合は、接地レベルを対応する隔離ゲート部に印加す
る複数の隔離ゲート制御信号発生部とを具備し、 ブロックリフレッシュサイクルの間に隔離ゲート部等の
ターンオン及びターンオフ状態が一定に維持されるよう
にすることを特徴とする半導体メモリ装置の隔離ゲート
制御回路。 - 【請求項4】 前記複数のラッチ部は、各々、次にリフ
レッシュされるメモリブロックに対するブロック選択信
号と他の一つの信号の論理和を反転して出力し、前記ラ
ッチ隔離制御信号を発生する第1NORゲートと、 セルフリフレッシュモードで前記第1NORゲートの出力と
対応する前記ブロック選択信号の論理和を反転して、前
記他の一つの信号を発生する第2NORゲート430とを具備
することを特徴とする請求項3に記載の半導体メモリ装
置の隔離ゲート制御回路。 - 【請求項5】 前記複数のラッチ部は、各々、セルフリ
フレッシュモード信号（PSRAS）と前記第1NORゲートの
出力の論理積を前記第2NORゲートに印加するANDゲート
をさらに具備することを特徴とする請求項4に記載の半
導体メモリ装置の隔離ゲート制御回路。 - 【請求項6】 前記複数のブロック選択信号駆動部は、 各々、対応する前記ブロック選択信号をバッファリング
して前記第1ブロック駆動信号を発生するインバータチ
ェーンと、 前記セルフリフレッシュモード信号と対応する前記ラッ
チ隔離制御信号の論理積を反転して出力する第1NANDゲ
ートと、 対応する前記ブロック選択信号の反転信号と前記第1NAN
Dゲートの出力の論理積を反転して、前記第2ブロック駆
動信号を発生する第2NANDゲートとを具備することを特
徴とする請求項3に記載の半導体メモリ装置の隔離ゲー
ト制御回路。 - 【請求項7】 前記複数の隔離ゲート制御信号発生部
は、 各々、セルフリフレッシュモードで前記ラッチ隔離制御
信号及び前記第1ブロック駆動信号のいずれかがアクテ
ィブである時、その出力が"ロー"レベルになる論理部
と、 前記論理部の出力が"ハイ"レベルである時にイネーブル
され、隣接する前記メモリブロックに対応する前記第2
ブロック駆動信号を反転して、これを対応する前記隔離
ゲート部に印加する隔離ゲート制御信号（PISOi）とし
て発生するインバータと、 前記論理部の出力が"ロー"レベルの時にターンオンされ
て、昇圧レベルを前記隔離ゲート制御信号として発生す
るスイッチング部とを具備することを特徴とする請求項
3に記載の半導体メモリ装置の隔離ゲート制御回路。 - 【請求項8】 前記複数の隔離ゲート制御信号発生部
は、各々、前記論理部の出力を昇圧レベル又は接地レベ
ルにレベル遷移させ、前記論理部の出力が"ロー"レベル
の場合には昇圧レベルを前記インバータに印加すると共
に接地レベルを前記スイッチング部に印加し、前記論理
部の出力が"ハイ"レベルの場合には昇圧レベルを前記ス
イッチング部に印加すると共に接地レベルを前記インバ
ータに印加するレベル遷移部をさらに具備することを特
徴とする請求項7に記載の半導体メモリ装置の隔離ゲー
ト制御回路。 - 【請求項9】 前記レベル遷移部は、 前記論理部の出力を反転する第1インバータと、 そのソースが接地され、ゲートが前記第1インバータの
出力端に接続された第1NMOSトランジスタと、 そのソースが接地され、ゲートが前記論理部の出力に接
続された第2NMOSトランジスタと、 そのソース/ドレイン経路が昇圧レベルと前記第1NMOSト
ランジスタのドレインの間に配置され、そのゲートが前
記第2NMOSトランジスタのドレインに接続され、そのバ
ルクがそのソースに接続された第1PMOSトランジスタ
と、 そのソース/ドレイン経路が昇圧レベルと前記第2NMOSト
ランジスタのドレインの間に配置され、そのゲートが前
記第1NMOSトランジスタのドレインに接続され、そのバ
ルクがそのソースに接続された第2PMOSトランジスタと
を具備し、 前記第1NMOSトランジスタのドレインが前記スイッチン
グ部に接続されており、前記第2NMOSトランジスタのド
レインが前記インバータに接続されていることを特徴と
する請求項8に記載の半導体メモリ装置の隔離ゲート制
御回路。 - 【請求項10】 前記インバータは、 前記論理部の出力が"ハイ"レベルである時にターンオン
される第1PMOSトランジスタと、 ソース/ドレイン経路が電源レベルと前記第1PMOSトラン
ジスタのソースとの間に配置され、そのバルクが前記第
1PMOSトランジスタのバルクに接続されており、そのゲ
ートが前記第2ブロック駆動信号に接続された第2PMOSト
ランジスタと、 ドレイン/ソース経路が前記第1PMOSトランジスターのド
レインと接地レベルの間に配置され、そのゲートが前記
第2ブロック駆動信号に接続され、そのドレインに前記
隔離ゲート制御信号を発生するNMOSトランジスタを具備
することを特徴とする請求項7に記載の半導体メモリ装
置の隔離ゲート制御回路。 - 【請求項11】 前記スイッチング部は、 そのソース及びバルクが昇圧レベルに接続され、前記論
理部の出力が"ロー"レベルである時にターンオンされ、
そのドレインが前記インバータの出力に結びついてお
り、そのドレインを通じて前記隔離ゲート制御信号を発
生するPMOSトランジスタを具備することを特徴とする請
求項7に記載の半導体メモリ装置の隔離ゲート制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970003578A KR100272161B1 (ko) | 1997-02-05 | 1997-02-05 | 반도체메모리장치의고립게이트제어방법및회로 |
| KR97-3578 | 1997-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10222977A true JPH10222977A (ja) | 1998-08-21 |
| JP3751740B2 JP3751740B2 (ja) | 2006-03-01 |
Family
ID=19496490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01181998A Expired - Fee Related JP3751740B2 (ja) | 1997-02-05 | 1998-01-23 | 半導体メモリ装置の隔離ゲート制御方法及び回路 |
Country Status (4)
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Cited By (9)
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|---|---|---|---|---|
| JP2000195258A (ja) * | 1998-12-30 | 2000-07-14 | Hyundai Electronics Ind Co Ltd | メモリ回路、メモリ回路及び素子の動作方法、ビットライン制御スイッチングの減少方法、メモリ回路におけるビットライン制御スイッチングを減少させるビットライン選択制御器 |
| KR100387720B1 (ko) * | 1999-06-29 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 |
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| WO2005088642A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリ |
| US7082072B2 (en) | 2003-11-26 | 2006-07-25 | Elpida Memory, Inc. | Semiconductor memory device with refreshment control |
| KR100625817B1 (ko) * | 1999-06-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 하프 피드백 라이트 구조의 감지증폭기를 갖는 다이나믹램 |
| KR100736648B1 (ko) | 2005-03-08 | 2007-07-09 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 및 반도체 기억 장치의 제어 방법 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| JP2009043373A (ja) * | 2007-08-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体記憶装置及びワードデコーダ制御方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567332B2 (en) * | 2001-03-15 | 2003-05-20 | Micron Technology, Inc. | Memory devices with reduced power consumption refresh cycles |
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| JP2004046936A (ja) * | 2002-07-09 | 2004-02-12 | Renesas Technology Corp | 半導体記憶装置 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH08315567A (ja) * | 1995-05-22 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| JPH0973776A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3752288B2 (ja) * | 1995-12-11 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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| JP3862333B2 (ja) * | 1996-12-10 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000195258A (ja) * | 1998-12-30 | 2000-07-14 | Hyundai Electronics Ind Co Ltd | メモリ回路、メモリ回路及び素子の動作方法、ビットライン制御スイッチングの減少方法、メモリ回路におけるビットライン制御スイッチングを減少させるビットライン選択制御器 |
| KR100387720B1 (ko) * | 1999-06-29 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 |
| KR100625817B1 (ko) * | 1999-06-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 하프 피드백 라이트 구조의 감지증폭기를 갖는 다이나믹램 |
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
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| US7082072B2 (en) | 2003-11-26 | 2006-07-25 | Elpida Memory, Inc. | Semiconductor memory device with refreshment control |
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