JPH04109488A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH04109488A JPH04109488A JP2229085A JP22908590A JPH04109488A JP H04109488 A JPH04109488 A JP H04109488A JP 2229085 A JP2229085 A JP 2229085A JP 22908590 A JP22908590 A JP 22908590A JP H04109488 A JPH04109488 A JP H04109488A
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- ras
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- G—PHYSICS
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
この発明はダイナミック型半導体記憶装置に関し、特に
、メモリセルの情報をリフレッシュするための構成に関
する。 ［従来の技術］ 近年、パーソナルコンピュータが広く一般に普及してき
ている。特に最近においては、ラップトツブ型などと称
される携帯型パーソナルコンピュータに対する需要が増
大してきている。この携帯型パーソナルコンピュータは
任意の場所へ自由に持ち運べることを１つの特徴として
いる。したがって、その使用形態から、バッテリバック
アップ機能をサポートしているのが望ましい。ここで、
バッテリバックアップ機能は、内部メモリに書き込まれ
たデータを例えば移動中においてもバッチリ（電池）に
より保持する機能である。 携帯型パーソナルコンピュータでは、その内部メモリと
してＤＲＡＭ （ダイナミック型ランダム・アクセス・
メモリ）またはＳＲＡＭ （スタティック型ランダム・
アクセス・メモリ）等が採用されており、特に、その内
部メモリとしては安価で大容量のＤＲＡＭが数多く用い
られている。 ＤＲＡＭにおける情報の記憶は、第１４図に示すように
例えばＭＯＳ（金属−絶縁膜一半導体）型キャパシタの
ようなメモリキャパシタへの電荷の蓄積により行なわれ
る。 第１４図はＤＲＡＭの１対のビット線に関連する構成を
概略的に示す図である。第１４図においては「折り返し
ビット線」構成のメモリのビット線構造が一例として示
される。 第１４図において、情報が伝達されるビット線は、互い
に相補なデータが伝達されるビット線対ＢＬ、ＢＬを備
える。ワード線ＷＬＩとビット線ＢＬとの交点にメモリ
セルＭ１が配置され、ワード線ＷＬ２と相補ビット線
、メモリセルの情報をリフレッシュするための構成に関
する。 ［従来の技術］ 近年、パーソナルコンピュータが広く一般に普及してき
ている。特に最近においては、ラップトツブ型などと称
される携帯型パーソナルコンピュータに対する需要が増
大してきている。この携帯型パーソナルコンピュータは
任意の場所へ自由に持ち運べることを１つの特徴として
いる。したがって、その使用形態から、バッテリバック
アップ機能をサポートしているのが望ましい。ここで、
バッテリバックアップ機能は、内部メモリに書き込まれ
たデータを例えば移動中においてもバッチリ（電池）に
より保持する機能である。 携帯型パーソナルコンピュータでは、その内部メモリと
してＤＲＡＭ （ダイナミック型ランダム・アクセス・
メモリ）またはＳＲＡＭ （スタティック型ランダム・
アクセス・メモリ）等が採用されており、特に、その内
部メモリとしては安価で大容量のＤＲＡＭが数多く用い
られている。 ＤＲＡＭにおける情報の記憶は、第１４図に示すように
例えばＭＯＳ（金属−絶縁膜一半導体）型キャパシタの
ようなメモリキャパシタへの電荷の蓄積により行なわれ
る。 第１４図はＤＲＡＭの１対のビット線に関連する構成を
概略的に示す図である。第１４図においては「折り返し
ビット線」構成のメモリのビット線構造が一例として示
される。 第１４図において、情報が伝達されるビット線は、互い
に相補なデータが伝達されるビット線対ＢＬ、ＢＬを備
える。ワード線ＷＬＩとビット線ＢＬとの交点にメモリ
セルＭ１が配置され、ワード線ＷＬ２と相補ビット線
【
ｒとの交点にメモリセルＭ２か配置される。メモリセル
Ｍ１は、情報を電荷の形態で記憶するキャパシタＣ１と
、ワード線ＷＬＩ上の信号電位に応答してキャパシタＣ
１をビット線ＢＬに接続するトランスファゲートトラン
ジスタＴ１とを含む。メモリＭ２は、情報を電荷の形態
で記憶するキャパシタＣ２と、ワード線ＷＬ２上の信号
電位に応答してキャパシタＣ２を相補ビット線ＢＬへ接
続するトランスファゲートトランジスタＴ２を備える。 １対のビット線ＢＬ、ＢＬに対して、センスアンプ活性
化信号φに応答してこのビット線対ＢＬ。 「１上の信号電位を差動的に検知し増幅するセンスアン
プＳＡが設けられる。 ビット線ＢＬ、ＢＬ、、！：ｌ１０ｉｉＩ１０．Ｉｌｏ
との間に、列選択信号（コラムデコード信号）Ｙに応答
して選択的にオン状態となるＩ１０ゲートトランジスタ
ＩＧ１．ＩＯ２がそれぞれ設けられる。 メモリ動作時においては、外部から与えられる行アドレ
ス信号に応答してワード線（たとえばＷＬＬ）が選択さ
れる。ワード線ＷＬＩが選択されると、メモリセルＭ１
のトランスファゲートトランジスタＴ１がオン状態とな
り、キャパシタＣ１がビット線ＢＬへ接続される。 この後、所定のタイミングでセンスアンプＳＡがセンス
アンプ活性化信号φに応答して活性化され、ビット線Ｂ
Ｌ、ＢＬの電位差を差動的に検知し増幅する。このセン
スアンプＳＡによるセンス動作が完了し、ビット線ＢＬ
、ＢＬ上の電位が十分に展開された後列選択信号Ｙに応
答してＩ１０ゲートトランジスタＩＧＩ、ＩＯ２が導通
状態となり、ビット線ＢＬ、ＢＬがＩ１０線Ｉ１０．
Ｉｌｏに接続される。データ書込時においては、この
選択されたメモリセルＭ１へ■０線Ｉ１０を介して伝達
されたデータが書き込まれる。データ続出時においては
、このＩ１０線Ｉ１０．Ｉ１０上の信号電位が図示しな
いプリアンプ、８カバツフア等を介して出力データとし
て読出される。 上述のようにＤＲＡＭにおいては、その情報がキャパシ
タに記憶されているため、リーク電流によりこのキャパ
シタの蓄積電荷が徐々に放電される。このキャパシタの
蓄積電荷の放電による記憶情報の破壊を防止するために
、定期的にこのメモリセルの内容を再嘗込（リストア）
し、このリーク電流による蓄積電荷の放電を補償する必
要がある。この動作はリフレッシュと呼ばれている。Ｄ
ＲＡＭにおいては、通常このリフレッシュ動作はワード
線単位で周期的に実行されている。 このリフレッシュ動作は、上述のような携帯型パーソナ
ルコンピュータにおけるバッテリバックアップ動作時に
おいてもそのメモリ内容を保持するために行なう必要が
ある。 ＤＲＡＭのリフレッシュモードとしては、ＲＡＳオンリ
リフレッシュ、ＣＡＳビフォＲＡＳリフレッシュモード
等がある。 第１５図はＲＡＳオンリリフレッシュモード時の信号波
形図を示す図である。第１５図を参照して以下に簡単に
ＲＡＳオンリリフレッシュ動作について簡単に説明する
。 まず、外部からリフレッシュアドレスカウンタ（メモリ
外部に設けられており、たとえばＣＰＵ等からの指示に
より制御される）からのリフレッシュアドレスがＤＲＡ
Ｍへ与えられる。次いでロウ・アドレス・ストローブ信
号ＲＡＳが“Ｌ”へ降下するエツジでこのリフレッシュ
用アドレスＱＯ〜Ｑｎがメモリ内へ取り込まれる。この
とき、コラム・アドレスストローブ信号ＣＡＳおよびメ
モリの書込／読ａを制御する信号であるリード／ライト
信号Ｗの状態はともに任意であるか、第１５図において
は両者が“Ｈ”に設定されている場合が一例として示さ
れる。このリフレッシュ用アドレスＱＯ−Ｑｎにより、
メモリ内部で対応のワード線が選択され、この選択され
たワード線に接続されるメモリセルの情報が関連のビッ
ト線上へ読８される。その後、ロウ・アドレス・ストロ
ーブ信号ＲＡＳの降下エツジから所定の時間経過した後
センスアンプ活性化信号φが立上り、センスアンプＳＡ
が活性化される。これにより、メモリセルから読出され
た情報が増幅され、再びもとのメモリセルへこの増幅さ
れたデータが書き込まれる。このリフレッシュモード時
においてはコラムアドレスデコード信号は発生されない
ため、１／○ケートトランジスタＩＧｌ、ＩＧ２ （第
１４図参照）はオフ状態にある。このように、センスア
ンプＳＡで増幅されたデータかもとのメモリセルへ書き
込まれることによりメモリセル（この場合１本のワード
線に接続されるメモリセル）の情報のリフレッシュが行
なわれる。 この「Ｘ】オンリリフレッシュモードにおいては、リフ
レッシュ指示後コラム・アドレスストローブ信号５口を
“Ｌ“の活性状態に設定し、かつリード・ライト信号Ｗ
を読出指示または書込指示のいずれかの状態に設定すれ
ば、ただちにリフレッシュモードから通常の読出動作ま
たは書込動作へと移行することができる。 ＤＲＡＭのリフレッシュとして、このリフレッシュ機能
を内蔵したオートリフレッシュ機能およびセルフリフレ
ッシュ機能と呼ばれるものがある。 第１６図はリフレッシュアドレスを内部で発生するリフ
レッシュ機能を内蔵したＤ ＲＡ Ｍのりフレッシュ回
路の構成例を示すブロック図である。 この第１６図に示すリフレッシュ回路は、電子通信学会
論文誌（Ｃ）、第１Ｏ−６６Ｃ巻、第１号、昭和５８年
１月発行の第６２頁ないし第６９頁の「オート／セルフ
リフレッシュ機能内蔵６４にビットＭＯＳダイナミック
ＲＡ Ｍ Ｊと題されたヤマダ等の論文に開示されてい
る。 第１６図において、リフレッシュ回路は、外部から与え
られるリフレッシュ指示信号ＲＥＦに応答して各種制御
信号を発生するリフレッシュ制御回路１０１と、リフレ
ッシュ制御回路１０１からの起動信号に応答して所定時
間ごとにリフレッシュ要求信号ＲＥＦＲＥＱを発生する
タイマ１０２と、リフレッシュされるべき行を指定する
リフレッシュアドレス信号を発生するリフレッシュアド
レスカウンタ１０３と、リフレッシュ制御回路１０１か
らの切換制御信号ＭＵＸ、ＭＵＸに応答して外部からの
アドレス信号ＡＯ〜Ａｎとリフレッシュアドレス信号Ｑ
Ｏ−Ｑｎのいずれかを通過させるマルチプレクサ１０４
を含む。リフレッシュアドレスカウンタ１０３は、後述
のＲＡＳ制御回路１０５からのワード線クロック信号φ
Ｗに応答してそのカウント値を“１″だけインクリメン
トする。ワード線クロック信号φＷは、ワード線を選択
状態にするタイミングを与える信号であり、このワード
線クロック信号φＷのタイミングで、選択されたワード
線の電位か立ち上がる。 リフレッシュ回路は、さらに、行選択系の動作を規定す
るための内部ロウ・アドレス・ストローブ信号Ｉｎｔ、
ＲＡＳを発生するＲ Ａ、 Ｓ制御回路１０５と、列選
択系の動作を制御するための内部コラムアドレスストロ
ーブ信号Ｉｎｔ、ＣＡＳを発生するＣＡＳ制御回路１０
６を含む。ＲＡＳ制御回路１０５の入力部には、リフレ
ッシュ制御回路１０１からの制御信号Ｍ Ｕ Ｘ ’
と外部から与えられるロウアドレスストローブ信号ＲＡ
Ｓを受けるＮ Ａ、 Ｎ Ｄゲート１０７が設けられる
。ＣＡＳ制御回路１０６の入力部には、リフレッシュ制
御回路１０１からの列選択動作禁止指示信号ＣＡＳ Ｉ
ＨＴと外部からのコラム・アドレス・ストローブ信号Ｃ
Ａ Ｓを受けるＮＯＲゲート１０８か設けられる。ＲＡ
、 Ｓ制御回路１０５は、外部からのロウ・アドレス・
ストローブ信号ＲＡＳに応答してＣＡＳ制御回路１０６
を活性化する信号も発生する。 マルチプレクサ１０４からのアドレス信号はアドレス・
バッファ１０９へ与えられる。アドレス・バッファ１０
９はＲＡ、 Ｓ制御回路１０５からの内部ロウ・アドレ
ス・ストローブ信号Ｉｎｔ、ＲＡ、 Ｓに応答して、与
えられたアドレス信号を取り込み、内部アドレス信号を
発生してアドレスデコーダへ与える。次に第１６図に示
すリフレッシュ回路の動作をその動作波形図である第１
７図を参照して説明する。このリフレッシュ回路はオー
トリフレッシュおよびセルフリフレッシュ両方の動作を
実行することができる。第１７図にはこのオートリフレ
ッシュ時の動作波形図が示される。 まず信号ＲＡＳがＬ”から“Ｈ”に立上りメモリがスタ
ンバイ状態になった時点からＲＡＳプリチャージ時間ｔ
ａ （ＲＡＳ ＲＥＦ）が経過した後、リフレッシ
ュ指示信号ＲＥＦをＨ”から“Ｌ”に降下させることか
許される。このＲＡ Ｓプリチャージ時間は、センスア
ンプ系のプリチャージに必要とされる時間である。 オートリフレッシュは、時刻ｔｏにおいて、リフレッシ
ュ指示信号ＲＥＦを“Ｈ”から“Ｌ“に降下させること
により開始される。リフレッシュ制御回路１０１は、こ
の活性状態のリフレッシュ指示信号ＲＥＦに応答して、
時刻ｔ１まての間に、切換制御信号ＭＵＸを“Ｈ”に、
相補切換制御信号迂℃Δを“Ｌ”に設定する。この切換
制御信号ＭＵＸ９ＭＵＸに応答して、マルチプレクサ１
０４は、リフレッシュアドレスカウンタ１０３からのリ
フレッシュアドレス信号ＱＯ〜Ｑｎを選択してアドレス
バッファ１０９へ伝達する。 リフレッシュ制御回路１０１は、この切換制御信号ＭＵ
Ｘ、ＭＵＸを発生した後、所定の時間遅延した信号ＭＵ
Ｘ’ を発生しＮＡＮＤゲート１０７へ与える。この制
御信号ＭＵＸ’ は今“Ｌ”の活性状態にあるため、Ｎ
ＡＮＤゲート１０７出力が“■」”となる。ＲＡＳ制御
回路１０５はこのＮＡＮＤゲート１０７からの“Ｈ”の
信号に応答して内部ロウ・アドレス・ストローブ信号１
ｎｔ。 ＲＡＳを発生する（時刻ｔｌ）。 ここで、切換制御信号ＭＵＸ、ＭＵＸは、外部からのア
ドレス信号ＡＯ〜Ａｎとリフレッシュアドレス信号ＱＯ
〜Ｑｎが相互干渉を生じないようにするために、その“
Ｈ”レベル（切換信号が“Ｈ”となっている方のアドレ
ス信号が通過させられる）に重なりが生じないようにさ
れている。 また、信号ｈｉＵＸ’がＭ Ｕ Ｘよりも所定時間遅延
させられているのは、アドレスバッファ１０９の活性化
タイミングを、マルチプレクサ１０４におけるマルチプ
レクサ動作が完了した後の時点に確実に設定するように
するためである。 ＲＡＳ制御回路１０５から内部ロウ・アドレス・ストロ
ーブ信号１ｎｔ、ＲＡＳが発生されると、それより所定
時刻遅れた後にワード線クロック信号φＷが発生される
（時刻ｔ２）。これにより、リフレッシュアドレスＱＯ
〜Ｑｎにより指定されるワード線が選択状態とされる。 次いで、このワード線クロック信号φＷによりリフレッ
シュアドレスカウンタ１０３のカウント値か“１”イン
クリメントされる（時刻ｔ２ないしｔ３の間）。 一方において、リフレッシュ制御回路１０１は、リフレ
ッシュ指示信号が発生されると列選択動作を禁止するた
めの信号ＣＡＳＩＨＴを“Ｈ”にしＮＯＲゲート１０８
へ与える。このときＮＯＲゲート１０８出力は“Ｌ”と
なり、ＣＡＳ制御回路１０６は、内部カラム・アドレス
・ストローブ信号Ｉｎｔ、ＣＡＳを“Ｌ”に維持する。 これにより列選択動作は行なわれない。 ワード戦クロック信号φＷが“Ｈ”に立ち上がった後の
時刻ｔ３においてセンスアンプ活性化信号（第１４図信
号φ）が発生され、センスアンプが活性化されて選択さ
れたワード線に接続されるメモリセルの情報がセンスア
ンプで検知増幅されるとともに、もとのメモリセルへの
情報の再書込すなわちリフレッシュが行なわれる。 時刻ｔ４において、リフレッシュ終了信号ＲＥＦＥＮＤ
かＲＡＳ制御回路１０５から発生され、リフレッシュ制
御回路１０１へ与えられる。このリフレッシュ終了信号
ＲＥＦＥＮＤはワード線クロック信号φＷが発生された
後所定の時間経過後に発生される。リフレッシュ制御回
路１０１は、このリフレッシュ終了信号ＲＥＦＥＮＤに
応答して信号ＭＵＸ’ をＬ”から“Ｈ”へ立ちあげる
。 これに応答してＮ Ａ Ｎ Ｄゲート１０７出力は“Ｌ
”となる。応じてＲＡＳ制御回路１０５からの内部ロウ
・アドレス・ストローブ信号Ｉｎｔ、ＲＡｓがＨ”から
“Ｌ”に降下する。これにより、センスアンプ系のプリ
チャージか再び開始され、次のメモリ動作またはリフレ
ッシュ動作に備える状態となる。 リフレッシュ終了後通常のメモリサイクルに入るまでの
時間ｔ ｄ（ＲＥ Ｆ −ＲＡ Ｓ ）は、リフレッシ
ュ完了後センスアンプ系のプリチャージが完了し、メモ
リがスタンバイ状態になるまでに要する時間である。 また第１７図に示す時間ｔｓｕ （ＲＥＦ ＲＡＳ
）は、オートリフレッシュ開始から通常のメモリ動作に
戻るまでに要する時間である。 この第１６図に示すリフレッシュ回路においては、外部
からリフレッシュ指示信号ＲＥＦを与えると、自動的に
リフレッシュアドレスを内部で発生してリフレッシュを
完了している。このリフレッシュ回路はさらに、信号Ｒ
ＡＳか“Ｈ”にあり、リフレッシュ指示信号ＲＥＦが′
Ｌ”である限りリフレッシュが自動的に繰返し実行され
るセルフッフレッシュ機能を備えている。第１８図に、
このセルフリフレッシュモード時の動作波形図を示す。 以下、このセルフリフレッシュ動作について第１６図お
よび第１８図を参照して説明する。 第１７図に示すオートリフレッシュと第１８図に示すセ
ルフリフレッシュの動作タイミング図とを比較すれば、
両者は類似している。両者の異なる点はリフレッシュ指
示信号ＲＥＦを“Ｌ”に保持する保持時間Ｔｗ （ＲＥ
ＦＬ）にある。リフレッシュ指示信号１τ丁が“Ｈ”か
ら“Ｌ”に移行する時刻ＳＯからセルフリフレッシュが
開始される。時刻ＳＯから時刻Ｓ１までは内部的にはオ
ートリフレッシュ時とまったく同じ動作が行なわれる。 すなわち、時刻Ｓ１の時点まではオートリフレッシュと
セルフリフレッシュとを区別するものはない。 時刻Ｓ１になると、すなわち１回目のリフレッシュ動作
が完了すると、リフレッシュ制御回路１０１からの信号
に応答してタイマ１０２が起動される。このタイマ１０
２の予め定められたセット時間Ｔｓｅｔ（通常１２ない
し１６μｓ）を越えてリフレッシュ指示信号ＲＥＦが“
Ｌ”に保持されていると、リフレッシュリクエスト信号
ＲＥＦＲＥＱがタイマ１０２より発生されリフレッシュ
制御回路１０１へ与えられる。これに応答して再びリフ
レッシュ動作が開始され、時刻ＳＯの時点より１ビツト
インクリメントされたリフレッシュアドレスで選択され
るメモリセルに対するリフレッシュが行なわれる。時刻
Ｓ３までの間にさらにリフレッシュアドレスカウンタ１
０３のリフレッシュアドレスが１ビツトインクリメント
される。 この動作は信号ＲＡＳが“Ｈ”にあり、かつ信号ＲＥ下
か“Ｌ”に維持されている限り繰返し実行される。 ここで、第１７図および第１８図においてワード線クロ
ック信号φＷがいったん“Ｈ” レベルに立ち上がった
後さらに昇圧されているのは、ワード線を選択し、セン
スアンプを活性化した後、さらにワード線電位を昇圧し
てセンスアンプで増幅された“Ｈ”のレベルを確実にメ
モリセルへ書き込むためである。また、タイマの出力Ｎ
５Ｔ（第１８図（ｇ）参照）の出力が徐々に低下してい
るのは、タイマ１０２かキャパシタの放電電位により時
刻を示しているためである。 セルフリフレッシュ動作はリフレッシュ指示信号ＲＥＦ
の入力と非同期で行なわれる。したがって、セルフリフ
レッシュから通常のメモリ動作へ移行するためにリフレ
ッシュ指示信号ＲＥＦを“Ｌ”から“Ｈ”に戻した瞬間
において、内部のリフレッシュ動作がどこまで進行した
状態で中断されたのかは不明である。このため、リフレ
ツシュ要求信号ＲＥＦＲＥＱか発生している間はリフレ
ッシュ指示信号ＲＥＦ’の入力を禁止することか必要と
なる。この構成により、時刻Ｓ３から時刻Ｓ４の間に１
ノフレッシュ指示信号ＲＥＦか“Ｌ″から“Ｈ“に戻れ
ばその時点でセルフリフレッシュは終了するが、一方、
時刻Ｓ４から時刻Ｓ５の間にリフレッシュ指示信号ＲＥ
Ｆが“Ｌ”から“Ｈ”に戻る場合、リフレッシュ動作か
終了する時刻Ｓ６までセルフリフレッシュの終了か待機
させられる。 また時刻Ｓ５から時刻Ｓ６の間にセルフリフレッシュ指
示信号ＲＥＦが“Ｌ”から“Ｈ”に戻る場合においても
、時刻Ｓ６までセルフリフレッシュの終了が待機させら
れる。このように、セルフリフレッシュの非同期性のた
めに、リフレッシュ指示信号ＲＥ下が“Ｌ”から“Ｈ”
になってから信号ＲＡＳがＨ”から“Ｌ”になるまでの
時間ｔｄ （ＲＥＦ−ＲＡＳ）に１サイクル分の時間
を確保することが必要である。 上述のように、オートリフレッシュモードおよびセルフ
リフレッシュモードは、リフレッシュのみを実行するた
めの動作モードであり、通常のメモリの書込または続出
を行なうメモリ動作を実行するためにはリフレッシュ指
示信号ＲＥＦを“Ｈ”にした後に信号ＲＡＳを“Ｌ”に
立ち下げて外部から同時にアドレス信号を与える必要か
ある。 上述のような外部からリフレッシュ指示信号ＲＥＦを与
える構成に加えて、リフレッシュ指示信号として信号Ｒ
ＡＳ、ＣＡＳを用いたＣＡＳビフォＲＡＳリフレッシュ
と呼ばれる動作モードかある。これは、外部からの信号
ＣＡＳが外部からの信号ＲＡＳの立下がり時点において
既に活性状態の“Ｌ”とされていることによりリフレッ
シュか指定される動作モードである。 第１９図はσＡＳビフォＲＡＳリフレッシュモードを実
現するためのリフレッシュ指示信号発生回路の構成を示
す図である。第１９図において、このＣＡＳビフオＲＡ
Ｓリフレッシュ指示信号発生回路は、ＣＡＳビフォＲＡ
Ｓ検出回路１５０と、検出回路１５０出力に応答してリ
フレッシュ指示信号ＲＥＦを発生する指示信号発生回路
１６０とを含む。 ＣＡＳビアｔＲＡＳ検ｆｆ１回路１５０は、ＮＡＮＤゲ
ートＧｌ、Ｇ２と、インバータＧ３．Ｇ４およびＧ５を
含む。インバータＧ３は、外部から与えられる信号ＲＡ
Ｓを反転し、反転遅延信号φ。 を発生する。インバータＧ４は外部からの信号ＣＡＳを
反転して反転遅延信号φ。を発生する。 ＮＡＮＤゲートＧ１は、信号φＲとＮＡＮＤゲートＧ２
の出力とを受ける。ＮＡＮＤゲートＧ２は、信号φ。と
ＮＡＮＤゲートＧ１出力とを受ける。インバータＧ５は
ＮＡＮＤゲートＧ２出力を反転してＣＡＳビフォＲＡＳ
検出信号ＣＢＲを発生する。 リフレッシュ指示信号発生回路１６０は、インバータＧ
３からの信号φ、と、インバータＧ５からのＣＡＳビフ
ォＲＡＳ検出信号ＣＢＲとを受ける。次にその動作につ
いて動作波形図である第２０図および第２１図を参照し
て説明する。まず第２０図を参照して通常のデータの書
込／読出が行なわれるノーマル動作サイクルについて説
明する。 信号Ｒ，ＡＳ、ＣＡＳがともに“Ｈ“のスタンバイ状態
においては、インバータＧ３．Ｇ４からの信号φ。およ
びφ。はともに“Ｌ”である。したかって、ＮＡＮＤゲ
ー）ＧｌおよびＧ２出力はともに“Ｈ″にある。 信号ＲＡＳが立ち下がることによりメモリ動作が開始さ
れる。これに応答してインバータＧ３からの信号φ３か
“Ｈ”へ立ち上がる。今ＮＡＮＤゲー１−Ｇ２の出力信
号は“Ｈ”にあるため、ＮＡＮＤゲー１−Ｇｌ出力はこ
の信号φ、の立上りに応答して“Ｌ”へ立ち下がる。こ
のとき、まだ信号ＣＡＳは“Ｈ”にあるため、信号φ。 は“Ｌ”にあり、ＮＡＮＤゲートＧ２出力は依然“Ｈ”
である。 次いで、信号ＣＡＳが“Ｌ”へ立ち下がると、インバー
タＧ４からの信号φ。がＨ”へ立ち上がる。このとき、
ＮＡＮＤゲートＧ１出力は“Ｌ”であるためＮＡＮＤゲ
ートＧ２の出力ＣＢＲは“Ｈ”を維持している。 １つのメモリサイクルが終了し信号ＣＡＳおよび信号Ｒ
ＡＳか“Ｈ”へ立ち上がると、信号φ、およびφ。はそ
れぞれ“Ｌ”へ立ち下がる。この信号φ３の“Ｌ”への
立下がりに応答して、ノードＮｌ （ＮＡＮＤゲートＧ
１出力）の電位は“Ｈ”へ立ち上かる。 通常、信号ＲＡＳは信号ＣＡＳよりも後に“Ｈ”へ立ち
上がるため、信号φ。とノードＮ１の電位とがともに“
Ｈ”になることはなく、ＮＡＮＤゲートＧ２出力は“Ｈ
”を維持する。 したがって、インバータＧ５の出力信号ＣＢＲは、この
ノーマル動作サイクルにおいては“Ｌ”固定となる。Ｎ
ＡＮＤゲートＧ６はこの信号ＣＢＲと信号φ１とを受け
ている。信号ＣＢＲは“Ｌ”であるためリフレッシュ指
示信号ＲＥＦは“Ｈ”固定となり、リフレッシュ指示信
号は発生されない。 次に、第２１図を参照してリフレッシュ動作について説
明する。ＣＡＳビフｔＲＡｓリフレッシュ構成において
は、信号ｒＫ）よりも先に信号Ｃ■否か“Ｌ”に立ち下
げられる。初期状態すなわちスタンバイ状態においては
、Ｎ Ａ Ｎ ＤケートＧ１およびＧ２の出力は“Ｈ”
にある。信号ＣＡ Ｓか“Ｌ”に立ち下がると、信号φ
。か“Ｈ”に立ち上がる。これにより、ＮＡＮＤゲート
Ｇ２出力が“Ｌ”に立下かり、インバータＧ５からの信
号ＣＢＲが“Ｈ”に立ち上がる。このときまた、信号φ
、は“Ｌ”にあるため、ＮＡＮＤゲーｈＧ６の出力信号
ＲＥＦはまだ“Ｈ”にある。 この状態で、信号ＲＡＳか“Ｌ”に立ち下かると、信号
φ、が“Ｈ”に立ち上がる。信号φＲの“Ｈ”への立上
りに応答して、Ｎ Ａ Ｎ ＤゲートＧ６の出力信号Ｒ
ＥＦか“Ｌ”に立ち下がる。この信号ＲＥＦの“Ｌ”へ
の立下がりによりリフレッシュ指示か行なわれる。 信号ＣＡＳが“Ｈ″に立ち上がると、信号φＣが“Ｌ”
に立ち下がる。これに応答して、ＮＡＮＤゲートＧ２の
出力信号ＣＢＲも“Ｈ”に立ち上がる。信号φ、はこの
ときまだ信号ＲＡＳが“Ｌ”にあるため“Ｈ”の状態に
ある。 インバータＧ５からの信号ＣＢＲはＮＡＮＤゲートＧ２
からの出力信号のＨ”への立上りに応答して“Ｌ″に立
ち下がる。したがって、ＮＡＮＤゲートＧ６の出力信号
ＲＥＦは、信号ＣＢＲの“Ｌ”への立下がりに応答して
、“Ｈ”へ立ち上がる。これによりリフレッシュの終了
が指定される。 この後信号ＲＡＳが“Ｈ″に立上り、信号φ、がＬ″に
立下がり、１つのリフレッシュ動作か終了する。 このσＡＳビフォＲＡＳリフレッシュモードにおいては
、リフレッシュサイクル期間は、信号ＣＡＳの“Ｌ”レ
ベルにある期間により設定される。 したがって、セルフリフレッシュが実行される期間は、
信号ＣＡＳが“Ｌ”レベルにある期間により設定される
。 このＣＡＳビフォＲＡＳリフレッシュモードのリフレッ
シュ回路の構成は第１６図のものと若干具なり、第１６
図のＮＡＮＤゲート１０７が除去され、ＲＡＳ制御回路
１０５へ直接ＲＡＳ信号が伝達される。 このＣＡＳビフｔＲＡｓモードにおいても、その動作サ
イクルはリフレッシュに対してのみ実行される動作モー
ドであり、再び通常の動作サイクルを行なうためには、
スタンバイ状態へ移行後信号ＲＡＳおよびＣＡＳを所定
の順序で順次“Ｌ”に立ち下げ、アドレスを与える必要
かある。 一方、半導体記憶装置の低消費電力化という観点から、
メモリセルアレイを複数のブロックに分割し、この複数
のメモリセルブロックのうち、与えられたアドレス信号
に関連するブロックのみを選択的に駆動する構成のブロ
ック分割方式の半導体記憶装置を用いることが一般に行
なわれている。 この構成は、センスアンプ動作時におけるビット線の充
放電に伴う電流がＤＲＡＭ （半導体記憶装置）の総消
費電流に占める割合がかなり高い点に注目したものであ
る。すなわち、通常の動作時において、外部から与えら
れるアドレス信号に関係するブロックのメモリセルアレ
イに関連して設けられたセンスアンプのみを活性化し、
残りのブロツクに関連するセンスアンプを非活性状態の
待機状態に維持することによりビット線充放電電流の低
減を図り、その結果としてＤ ＲＡ Ｍの総消費電流の
低減を図っているっ 第２２図は、従来の１〜１ビツトの記憶容量を有するメ
モリセルアレイを８個のブロックに分割した半導体記憶
装置の構成を概略的に示す図である。 第２２図を参照して、メモリセルアレイ１は、８個のメ
モリセルアレイブロックＭＡＬ〜ＭＡ８に分割される。 各メモリセルブロックＮｌＡ１〜ＭＡ８は２５６行５１
２列に配列されたメモリセルを備える。このメモリセル
ブロックＭＡＬ〜ＭＡ８は、行アドレス信号の最上位ビ
ットＲＡ８により２つのグループに分割される。すなわ
ち最上位アドレス信号ビットＲＡＳが“０”であるメモ
リセルブロックＭＡＬ、ＭＡ２．ＭＡ５およびＭＡ６と
、最上位行アドレス信号ビットＲＡＳが“ｌ”であるメ
モリセルブロックＭＡ３． ＭＡ４．ＭＡ７およびＭＡ
８である。 各メモリセルブロックＭＡＬ〜ＭＡ８に対応して、セン
スアンプ群ＳＡＩ〜Ｓ Ａ、 ８かそれぞれ設けられる
。このセンスアンプ群ＳＡＩ〜ＳＡ８はそれぞれ、対応
のメモリセルブロックの各ビット線対に対応して設けら
れており、各ビット線対上の信号電位差を差動的に検知
し増幅する。 隣接する２つのメモリセルブロックに対応して、各メモ
リセルブロックから列を選択するためのコラムデコーダ
ＣＤ１〜ＣＤ４か設けられる。コラムデコーダＣＤＩは
メモリセルブロック＞ｉＡ１〜ＩＡ２からそれぞれ１列
を選択する。コラムデコーダＣＤ２はメモリセルブロッ
ク）ｖＩＡ３およびＭＡ４からそれぞれ１列を選択する
。コラムデコーダＣＤ３はメモリセルブロックＭ Ａ
’ＤおよびＭＡ６からそれぞれ１列を選択する。コラム
デコーダＣＤ４はメモリセルブロックＭＡ７．ＭＡ８か
らそれぞれ１列を選択する。 このメモリセルアレイ１から行を選択するためにロウデ
コーダ２が設けられる。ロウデコーダ２は、この８個の
メモリセルブロックＭ Ａ １〜ＭＡ８のうち最上位行
アドレス信号ビットＲＡＳに従って２分割されたグルー
プの一方のグループのメモリセルブロックからそれぞれ
１行を選択する。 このロウデコーダ２およびコラムデコーダＣＤ１〜ＣＤ
４へそれぞれ行アドレス信号および列アドレス信号を与
えるためにアドレスバッファ３か設けられる。アドレス
バッファ３は外部から与えられるアドレス信号ＡＯ〜Ａ
８を受け、内部行アドレス信号ＲＡＯ−ＲＡ８および内
部列アドレス信号ＣＡＯ−ＣＡ８を発生する。このアド
レスバッファ３へは行アドレス信号と列アドレス信号と
か時分割的に多重化されて与えられ、この行アドレス信
号および列アドレス信号の取り込むタイミングは外部か
らの制御信号ＲＡ、ＳおよびＣＡＳにより与えられる。 このロウデコーダ２により選択されたワード線か属する
メモリセルブロック対応に設けられたセンスアンプ群の
みを活性化するためにセンスアンプ活性化信号発生回路
４か設けられる。センスアンプ活性化信号発生回路４は
、制御信号発生回路５から発生される内部制御信号Ｉｎ
ｔ、ＲＡ、Ｓとアドレスバッファ３からの最上位アドレ
ス信号ビットＲＡＳとに応答してセンスアンプ活性化信
号φ０およびφ１のいずれか一方を活性化する。すなわ
ち行アドレス信号ＲＡＳか“０”の場合には、センスア
ンプＳＡＬ、ＳＡ２．ＳＡ５およびＳＡ６に対する活性
化信号φＯか活性状態とされる。 最上位アドレス信号ビットＲＡ８が“１”の場合にはセ
ンスアンプ群ＳＡ３．ＳＡ４．ＳＡ、７およびＳＡ８を
活性化する活性化信号φ１が活性状態とされる。 この構成においてはコラムデコーダＣＤ１〜ＣＤ４によ
り４列すなわち４ビツトのデータか選択されるため、さ
らにこの４ビツトのデータから１ビツトを選択する機能
を備える人出力バッフ７回路６が設けられる。人出力バ
ッファ回路６は、最上位行および列アドレス信号ビット
ＲＡＳおよびＣＡＳに応答して、選択された４ビツトデ
ータのうち１ビツトのみを選択し、装置外部とそのデー
タを授受する。 制御信号発生回路５は、外部から与えられる信号ＲＡＳ
、ＣＡＳおよびＷに応答して各種必要な内部制御信号を
発生する。たたし第２２図に示す構成においては、セン
スアンプ活性化に関連する内部信号Ｉｎｔ、ＲＡＳのみ
が代表的に示される。 信号Ｗが“Ｌ”のデータ書込を示している場合、入出力
回路６は、外部から与えられたデータを選択されたメモ
リセルへ伝達する。信号Ｗが“Ｈ”のデータ読６を示し
ている場合にはこの選択された４ビツトのうちの１ビツ
トか出力データとして出力される。ただしこの４ビツト
のうちから１ピツトのみを選択する構成は半導体記憶装
置か×１ビット構成の場合であり、×４ビット構成の場
合には、入出力回路６は、与えられた４ビツトのメモリ
セルデータをそのまま装置外部と授受することになる。 第２３図は第２２図に示すセンスアンプ活性化信号発生
回路４の具体的構成の１例を示す図である。第２３図に
おいて、センスアンプ活性化信号発生回路４は、内部信
号Ｉｎｔ、ＲＡＳを所定時間遅延させセンスアンプ駆動
信号φＸを発生する遅延回路］０と、遅延回路１０から
のセンスアンプ駆動信号φＸを最上位行アドレス信号ヒ
ｙトＲＡ８によりその伝達経路を切り換えて出力するマ
ルチプレクサ回路１１とを含む。 マルチプレクサ回路１１は、その偽入力に最上位行アド
レス信号ビットＲＡＳを受け、その真人力にセンスアン
プ駆動信号φＸを受けるゲート回路ＧＩＯと、その一方
入力に最上位アドレス信号ビットＲＡＳを受け、その他
方入力にセンスアンプ駆動信号φＸを受けるゲート回路
Ｇｌｌとを含む。最上位行アドレス信号ビットＲＡ、８
か“０”の場合、すなわちその電位か“Ｌ”の場合、ゲ
ート回路ＧＩＯかイネーブルされ、センスアンプ駆動信
号φＸに応答してセンスアンプ活性化信号φ０が発生さ
れる。最上位行アドレス信号ビットＲＡＳか“１”の場
合、ゲート回路Ｇｌｌかイネーブルされ、センスアンプ
駆動信号φＸに応答してセンスアンプ活性化信号φ１が
発生される。次にこの第２３図に示す半導体記憶装置の
動作についてその動作波形図である第２４図を参照して
簡単に説明する。 ノーマルサイクルにおいては、すなわちデータの書込ま
たは読出が行なわれる場合、まず外部からの信号ＲＡＳ
が“Ｌ”に立ち下がる。これにより、メモリサイクルが
開始されるとともに、アドレスバッファ３は外部から与
えられるアドレス信号ＡＯ−Ａ８を行アドレス信号とし
て取り込みロウデコーダ２へ与える。この外部信号ＲＡ
Ｓに応答して制御信号発生回路５からは内部信号Ｉｎｔ
。 ＲＡＳが発生される。この内部制御信号Ｉｎｔ。 ＲＡＳにより、行選択系の動作が起動され、ロウデコー
ダ２は与えられた内部行アドレス信号ＲＡＯ−ＲＡＳを
デコードし、この行アドレス信号に対応する行を選択す
る。この第２２図に示す構成においては、４つのブロッ
クから各１行が選択される。この選択されたワード線に
接続されるメモリセルのデータがビット線へ伝達され、
ビット線上の電位差が所望の大きさになると、ついでセ
ンスアンプ活性化信号発生回路４から、センスアンプ活
性化信号φ０またはφ１が発生され、このビット線上の
微小な電位差かさらに差動的に増幅される。このビット
線上の電位差かそれぞれ“Ｈ”および“Ｌ”に確定する
と、次いてコラムデコーダｃＤ１〜ＣＤ４によりアドレ
スバッファ３から与えられた内部列アドレスＣＡＯ−Ｃ
Ａ８に応答して各ブロックから１列すなわち４列か選択
され、入出力回路６に接続される。入出力回路６は、こ
の選択された４列から１列を選択し、装置外部と接続す
る。ここで、コラムデコーダＣＤＩ〜ＣＤ４のうち活性
化されるのは、選択行を含むメモリセルブロックに関連
して設けられたものだけである。 上述のように、８個のメモリセルブロックを２つのグル
ープに分割し、この１つのグループのメモリセルブロッ
クに対応するセンスアンプ群のみを駆動することにより
、全ブロックのセンスアンプ群を駆動する場合に比べ、
センス動作時における充放電電流を半減することができ
、消費電流量の低減、ピーク電流の低減をもたらすこと
ができる。このピーク電流の低減は、またセンス動作時
に基板へ流れ込む電流量を半減することかでき、基板電
位の変動、基板電流（電源線から基板へ流れ込む電流）
に起因するインパクトイオン化現象によるホールの発生
等によるメモリセルデータの破壊の防止などを行なうこ
とかでき、より安定な半導体記憶装置の動作を保証する
ことかできる。 ［発明か解決しようとする課題］ 従来のＣＡＳビフォＲＡ Ｓリフレッシュサイクル等の
リフレッシュモードを備える半導体記憶装置においては
、１サイクルのリフレッシュ動作時においては通常動作
時とまったく同一レベルのビット線充放電電流をもたら
すため、ピーク電流および消費電流という観点からはリ
フレッシュ動作と通常の動作とではほぼ同様である。 第２５図に示すように、コンピュータのメモリシステム
においては、−メモリボード５０上に多数の半導体記憶
装置（メモＩＪＩｃ）が配設される。 ここで、第２５図においてメモリボード５０上に１２個
の半導体記憶装置（メモリＩＣ）が配設された場合が１
例として示される。このようにメモリボード５０上に複
数の半導体記憶装置を配設することにより小容量の半導
体記憶装置を用いて大容量のメモリシステムすなわちア
ドレス空間を実現している。このメモリホード５０はコ
ネクタ５〕を介してコンピュータのデータバスと接続さ
れる。 このようなメモリシステムにおいては、そのメモリシス
テムの構成にもよるか、１つの半導体記憶装置が×１ビ
ット構成の場合、複数のメモリから同時にデータを読出
すことにより、複数ビットで１ワードの構成を実現した
りしている。 また、このようなメモリシステムにおいては、メモリバ
ンク構成がとられ、所定の構成の半導体記憶装置を１つ
のバンクとし、各バンクごとに第２６図に示すようにア
ドレス空間Ａ、ＢおよびＣを割り当て、各アドレス空間
に対応してバンクを選択して実質的に小容量の半導体記
憶装置を用いて大容量のアドレス空間を実現している。 ここで、第２６図においては、半導体記憶装置ＭＩＣＩ
〜ＭＩＣ４が第２６図に示すアドレス空間Ａのために用
いられ、半導体記憶装置〜ｉｆ Ｃ５ないしＭ ｒＣ８
がアドレス空間Ｂに対応して用いられ、半導体記憶装置
ＭＩＣ９ないしＭＩＣ１２かアドレス空間Ｃに関連して
用いられる場合が一例として示される。 このようなメモリシステムにおいては、大部分の半導体
記憶装置はデータ保持状態にあり、その一部の半導体記
憶装置のみがアクセスされ、データの書込／読出が行な
われているだけである。したがって、通常動作時におけ
るピーク電流としては実際にアクセスされている半導体
記憶装置におけるピーク電流のみを考慮すればよい。し
か１．なから一方、リフレッシュ動作時においては、こ
のすべてのデータ記憶用のメモリが同時にリフレッシュ
されるため、このリフレッシュ時におけるピーク電流の
方が通常動作時よりも遥かに大きな値となり、特に低消
費電流化が要求されるバッテリバックアップ型のパーソ
ナルコンピュータにおいてはこのリフレッシュ時におけ
る消費電流量、特にピーク電流が大きな問題となる。 バッテリバックアップ機能を備えるパーソナルコンピュ
ータにおいてバッテリバックアップ時にリフレッシュを
行なう場合、特にリフレッシュ機能を内蔵する半導体記
憶装置が用いられている場合、そのシステムの半導体記
憶装置はすべてのものが同時にリフレッシュ動作か実行
されるため、リフレッシュ時におけるピーク電流が大き
くなり、バッテリの消費電流が大きくなり、バッテリバ
ックアップ時におけるバッテリの消耗が激しく、バッテ
リバックアップ機能を十分に果たすことができないとい
う問題が生じる。 それゆえ、この発明の目的はメモリシステムのための電
源に対する負担を軽減することのできるダイナミック型
半導体記憶装置を提供することである。 この発明の他の目的はリフレッシュ動作時における消費
電流、特にピーク電流を低減することのできる半導体記
憶装置を提供することである。 「課題を解決するための手段］ この発明にかかるダイナミック型半導体記憶装置は、各
々が複数のメモリセルを有するｍ個のメモリセルブロッ
クと、各メモリセルブロックに関連して設けられ、関連
のメモリセルブロック内の選択されたメモリセルの情報
を検知し増幅する複数のセンスアンプ群と、リフレッシ
ュ指示検出信号とブロック選択信号とに応答して、この
ブロック選択信号により選択されたメモリセルブロック
に関連して設けられたセンスアンプ群を活性化するセン
スアンプ活性化手段とを含む。 このブロック選択信号は、上記ｍ個のメモリセルブロッ
クのうちｎ個のメモリセルブロックを同時に指定する。 ここでｍ、ｎはともに整数であり、かつｎ５ｍである。 センスアンプ活性化手段は、リフレッシュ指示検出信号
が活性状態にありリフレッシュを指示している場合にあ
るときのみ、ブロック選択信号により選択されたｎ個の
メモリセルブロックに関連して設けられたセンスアンプ
群を各々異なるタイミングで活性化する手段を含む。 Ｕ作用］ この発明においては、リフレッシュ指示検出信号か活性
状態にあり半導体記憶装置かりフレッシュサイクルを指
定されたときのみ、センスアンプ群か各メモリセルブロ
ックごとに異なるタイミングで活性化される。これによ
り、リフレッシュ動作時におけるヒツト線充放電に伴う
電流を分散させることかでき、ピーク電流を通常動作サ
イクル時よりも低減することかできる。 ［発明の実施例］ 第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成の一例を概略的に示す図である
。第１図に示すダイナミック型半導体記憶装置は記憶容
量１Ｍビットのメモリセルアレイ１を有し、このメモリ
セルアレイ１は８個のメモリセルブロックＭ Ａ １〜
ＭＡ８に分割される。各メモリセルブロックＭＡＬ〜Ｍ
Ａ８は、２５６行５１２列のマトリクス状に配列された
メモリセルを含む。 このメモリセルアレイ１から行および列を選択するため
にロウデコーダ２およびコラムデコーダＣＤＩ〜ＣＤ４
が設けられる。ロウデコーダ２は、アドレスバッファ３
から与えられる内部行アドレスＲＡＯ〜ＲＡＳを受け、
この最上位アドレス信号ビットＲＡＳにより４ブロツク
のワード線のみを選択する。ここで、メモリセルブロッ
クＭ Ａ １〜’ｖＩＡ８は、その最上位行アドレス信
号ビットＲＡＳにより２つのグループに分割される。メ
モリセルブロックＭＡ １ 、 ＭＡ ２ 、 ＭＡ、
５およびＭＡ６は、最上位行アドレス信号ビットＲＡ
Ｓか“０“のワード線を含み、メモリセルブロックＭＡ
３゜ＭＡ４．ＭＡ７およびＭＡ８は最上位行アドレス信
号ビットＲＡ、 ８が“１″のワード線を含む。 コラムデコーダＣＤＩ〜ＣＤ４は、２つのメモリセルブ
ロックに対して１つずつ設けられる。すなわちコラムデ
コーダＣＤＩはメモリセルブロックＭＡＬ、ＭＡ２に対
して設けられ、コラムデコーダＣＤ２はメモリセルブロ
ックＭＡ３およびＭＡ４に対して共通に設けられ、コラ
ムデコーダＣＤ３はメモリセルブロックＭＡ５およびＭ
Ａ６に対して共通に設けられ、コラムデコーダＣＤ４は
メモリセルブロックＭＡ７およびＭＡ８に対して共通に
設けられる。 メモリセルブロックＭＡＩ〜ＡＭ８の各々に対応して、
センスアンプ群ＳＡＩ〜ＳＡ８か設けられる。このセン
スアンプ群ＳＡＩ〜Ｓ Ａ ８はそれぞれ対応のメモリ
セルブロックの選択されたメモリセルの情報を検知し増
幅する。 センスアンプ群Ｓ Ａ １〜Ｓ Ａ ８を駆動するため
に、リフレッシュ指示検出信号φＲＥＦを発生するＣＡ
ＳビフォＲＡＳ検出回路３０と、制御信号発生回路５か
らの内部信号Ｉｎｔ、ＲＡＳに応答してセンスアンプ活
性化信号φ０．φ１を発生するセンスアンプ活性化信号
発生回路４と、信号φＲＥＦ％ φＯ２φ１に応答して
センストリガ信号φＳ１〜φＳ８を発生するセンストリ
ガ発生回路２０とが設けられる。 στゑビフォＲＡＳ検出回路３０は、外部からの信号Ｒ
ＡＳおよびＣＡＳのタイミングに応答してリフレッシュ
指示検出信号φＲＥＦを発生する。 このＣＡＳビフオＲＡＳ検出回路３０の構成は第１４図
に示す回路構成と同様であり、リフレッシュ指示信号Ｒ
ＥＦを反転した信号かりフレソンユ指示検圧信号φＲ０
・に対応する。 センスアンプ活性化信号発生回路４は、最上位行アドレ
ス信号ビットＲＡＳに応答して、内部信号Ｊｎｔ、Ｒ，
ＡＳか与えるタイミングでセンスアンプ活性化信号φ０
．φ１のいずれか一方を活性化する。 センストリガ発生回路２０は、このセンストリガ信号φ
Ｓ１〜φＳ８をそれぞれ対応のセンスアンプ群ＳＡＩ〜
ＳＡ８へ与える。センストリガ発生回路２０は、リフレ
ッシュ指示検出信号φＲＥ２が不活性状態にあり、半導
体記憶装置かノーマル動作状態にある場合には、センス
アンプ活性化信号φ０またはφ１に応答して４つのブロ
ックに対応して設けられたセンスアンプ群を同時に活性
化する。センストリガ発生回路２０は、このセンスリフ
レッシュ指示検出信号φＲＥＦが活性状態にあり、半導
体記憶装置がリフレッシュモードにあることを検出した
場合には、最上位行アドレス信号ピッ’ｐ Ｒ、Ａ ８
か指定するメモリセルブロックこ対応するセンスアンプ
トリガ信号を順次具なるタイミングで活性化する。 この半導体記憶装置はさらに周辺回路として、ノフレッ
シュ指示検出信号φ３５．に応答して起動されリフレッ
シュに必要な各種信号を発生するリフレッシュ回路５０
と、このリフレッシュ回路５０からの切換信号ＭＵＸに
応答して、外部アドレス信号ＡＯ〜Ａ８およびリフレッ
シュ回路５０からのリフレッシュアドレスＱＯ〜Ｑ８の
いずれか一方を選択的に通過させてアドレスバッファ３
へ与えるマルチプレクサ５２を含む。リフレッシュ回路
５０は、リフレッンユ時においてワード線が選択された
場合にその内容を１ビツトインクリメントするリフレッ
シュアドレスカウンタ５１を含む。リフレッシュアドレ
スカウンタ５１は、ワード線駆動信号φＷに応答してカ
ウント動作を実行する。このリフレッシュ回路５０の構
成は、第１６図に示す従来のリフレッシュ回路とほぼ同
様である。 入出力回路６は、この半導体記憶装置がノーマルモート
にある場合に、同時に選択された４ビツトのデータから
１ビツトを選択しく半導体記憶装置が×１−ビット構成
の場合）、装置外部とその選択されたメモリセルとの間
でデータを授受する。 入出力回路６は、この４対王の選択を最上位アドレス信
号ビットＲＡＳおよびＣＡ８に応じて実行する。 第２図は第１図に示すダイナミック型半導体記憶装置の
動作を示す信号波形図である。以下、第１図および第２
図を参照してこの発明の一実施例であるダイナミック型
半導体記憶装置の動作について説明する。まず、リフレ
ッシュサイクル時の動作について説明する。 このダイナミック型半導体記憶装置においては、リフレ
ッシュの指示は信号ＲＡＳと信号ＣＡ、 Ｓとのタイミ
ング関係により設定される。すなわち、時刻ｔ１におい
て信号ＲＡＳか立ち下がる時点において、信号でτ１が
すでに“Ｌ”に立ち下がっていることによりリフレッシ
ュサイクルが設定される。ＣＡＳビフォＲＡＳ検出回路
３０は、この信号ＲＡＳ、ＣＡＳのタイミング関係によ
りリフレッシュ指示か与えられたと判断し、リフレッシ
ュ指示検出信号φＲＥＦを活性状態の“Ｈ”に立ち上げ
、センストリガ発生回路２０へ与える。 制御信号発生回路５からは、この外部信号ＲＡＳの立下
がりに応答して内部信号１ｎｔ、ＲＡ、Ｓを発生し、セ
ンスアンプ活性化信号発生回路４へ与える。リフレッシ
ュ回路５０は、ＣＡＳビフォＲＡＳ検出回路３０からの
リフレッシュ指示検出信号φＲ１１：Ｆに応答して、切
換信号Ｍ Ｕ Ｘを発生し、マルチプレクサ５２へ与え
る。マルチプレクサ５２はこのリフレッシュ回路５０に
含まれるリフレッシュアドレスカウンタ５１からのリフ
レッシュアドレスＱＯ〜Ｑ８を選択してアドレスバッフ
ァ３へ与える。アト１／スバツフア３は、この外部信号
ＲＡＳの立下がりに応答して、与えられた信号を取り込
み、内部行アドレス信号ＲＡＯ−ＲＡＳを発生しロウデ
コーダ２に与える。ロウデコーダ２はこの与えられた行
アドレス信号ＲＡＯ〜ＲＡＳをデコードし、その８個の
メモリセルブロックＭＡ、１〜ＭＡ８のうち４個のメモ
リセルブロックに含まれるワード線を各ブロックから１
本ずつ選択する。 選択ワード線に接続されるメモリセルデータか各ビット
線上に伝達された後、センスアンプ活性化信号発生回路
４からセンスアンプ活性化信号φ０またはφ１が発生さ
れる。このセンスアンプ活性化信号φＯまたはφ１が発
生されるのは、アドレスバッファ３からの内部行アドレ
ス信号ビットＲＡ、 ８の“０”１”により決定される
。アドレス信号ビットＲＡＳが“０”の場合センスアン
プ活性化信号φ０が発生され、“１”の場合にはセンス
アンプ活性化信号φ１が発生される。 センストリガ発生回路２０は、このリフレッシュ指示検
出信号φＲＥＦに応答して、与えられたセンスアンプ活
性化信号φ０（φ１）を順次子め定められた時間だけ遅
延させてセンストリガ信号φｓ１〜φｓ８として出力す
る。各選択されたメモリセルブロックに対応するセンス
アンプ群はこのセンストリガ信号φＳ１〜φＳ８に応答
してセンス動作を実行する。すなわち、時刻［１におい
てセンスアンプ活性化信号φ０か発生されると、これに
応答してますセンストリカ信号φＳ］ （φｓ３）か発
生され、時刻ｔ２においてセンストリカ信号φｓ２（φ
ｓ４）か発生され、時刻ｔ３においてセンストリガ信号
φｓ５（φｓ７）か発生され、時刻ｔ４においてセンス
トリカ信号φＳ６（φｓ８）か発生される。各センスア
ンプ群に含まれるセンスアンプはこのセンストリガ信号
に応してセンス動作をし、関連のビット線の充放電を実
行する。したかって、このリフレッシュモート時におけ
るピーク電流１ｃは、第２図（］）に示すごとくその充
放電電流が分散されるため、小さくなる。 次いで通常のデータの書込または読呂を行なう通常サイ
クル（ノーマルサイクル）時の動作について説明する。 通常サイクル時においては、信号Ｌ にＴＬちｉかる。 この信号ＲＡＳ、Ｕ八５リタへミング関係により、ＣＡ
Ｓビフｔ Ｒ，Ａ Ｓ検出回路３０は、リフレッシュ指
示が与えられていないと判断し、リフレッシュ指示検出
信号φ３．。 を不活性状態の“Ｌ”に維持する。マルチプレクサ回路
５２は、リフレッシュ回路５０が起動されていないため
、このリフレッシュ回路５０からの切換信号Ｍ Ｕ Ｘ
に応答して外部からのアドレス信号ＡＯ〜Ａ８を選択し
てアドレスバッファ３へ与える。アドレスバッファ３は
、外部信号ＲＡＳの立下がりに応答して、与えられたア
ドレス信号を選択し内部行アドレス信号ＲＡＯ〜ＲＡ、
８を選択する。リフレッシュサイクル時と同様にして
、制御信号発生回路５からの内部信号Ｉｎｔ、ＲＡＳに
応答してセンスアンプ活性化信号発生回路４からはセン
スアンプ活性化信号φ０またはφ１が発生される。 センストリガ発生回路２０はこのリフレッシュ指示検出
信号φＲＥＦが“Ｌ”にあるため、センスアンプ活性化
信号φＯまたはφ１に応答して、行アドレス信号ビット
ＲＡＳが指定するメモリセルブロックに対応するセンス
アンプ群に対しセンストリガ信号を与える。このとき、
４つのメモリセルブロックに対応して設けられたセンス
アンプ群か時刻Ｔにおいて同時に活性化されてセンス動
作か行われるため、そのピーク電流Ｉｃはリフレッシュ
サイクル時におけるそれと比へると大きくなっている。 このセンス動作完了後、続いて信号ＣＡＳの立下がりに
より、コラムデコーダＣＤＩ〜ＣＤ４により４列か選択
され、データの書込／′読出か入出力回路６を介して実
行される。 なお、上述の構成において、非選択メモリセルブロック
においては、各ビット線はプリチャージ状態に保持され
ている。 第３図は第１図に示すセンストリガ発生回路の具体的構
成の一例を示す図である。第３図においてセンストリガ
発生回路３０は、リフレッシュ指示検出信号φＲＥＦを
それぞれ遅延させるためのインバータＧ４１〜Ｇ４７と
、センストリガ信号φＳ１〜φｓ８を発生するためのＮ
ＡＮＤゲートＧ２１〜Ｇ２８とインバータＧ３１〜Ｇ３
８を含む。 ＮＡＮＤゲートＧ２１はセンスアンプ活性化信号φＯと
インバータＧ４ ］［力とを受ける。インバータＧ３１
はＮＡＮＤゲートＧ２１出力を受け、センストリカ信号
φＳ１を発生する。 ＮＡＮＤゲートＧ２２は、センスアンプ活性化信号φ０
とインバータ６４３８力とを受ける。インバータＧ３２
はＮＡＮＤゲートＧ２２比力を受けてセンストリガ信号
φＳ２を発生する。 ＮＡＮＤゲートＧ２５は、センスアンプ活性化信号φ０
とインバータＧ４５出力とを受ける。インバータＧ３５
はＮＡＮＤゲートＧ２５ａｌ力を受けてセンストリガ信
号φＳ５を発生する。 ＮＡＮＤゲートＧ２６はセンスアンプ活性化信号φ０と
インバータＧ４７出力とを受ける。インバータＧ３６は
ＮＡＮＤゲートＧ２６ａ力を受け、センストリガ信号φ
Ｓ６を発生する。 ＮＡＮＤゲートＧ２３はセンスアンプ活性化信号φ１と
インバータＧ４１出力とを受ける。インバータＧ３３は
ＮＡＮＤゲートＧ２３出力を受け、センストリカ信号φ
Ｓ３を発生する。 ＮＡＮＤゲートＧ２４はインバータＧ４３の出力とセン
スアンプ活性化信号φ１とを受ける。インバータＧ３４
はＮＡＮＤゲートＧ２４の出力を受け、センストリガ信
号φＳ４を発生する。 ＮＡＮＤゲートＧ２７はインバータＧ４５の出力とセン
スアンプ活性化信号φ１とを受ける。インバータＧ３７
はＮＡＮＤゲートＧ２７の圧力を受け、センストリガ信
号φＳ７を発生する。 ＮＡＮＤゲートＧ２８は、インバータＧ４７の８力とセ
ンスアンプ活性化信号φ１とを受ける。 インバータＧ ３．８は、ＮＡＮＤゲートＧ２８の圧力
を受けて、センストリガ信号φＳ８を発生ずる。 リフレッシュモード時とノーマルモード時とてセンスア
ンプトリガ信号φＳ１〜φＳ８の発生タイミングを異な
らせるために、タイミング信号発生回路７０が設けられ
る。 タイミング信号発生回路７０は、Ｄ型フリップフロップ
７０１と、ＣＭＯＳトランスミッションゲート７０３，
７０４と、インバータ７０２および７０５を含む。Ｄ型
フリップフロップ７０１は、外部信号ＲＡＳを受けるＤ
入力と、ＣＡＳビフオＹτ］検出信号ＣＢＲを受けるク
ロック人力ＣＬＫと、切換信号φＡを発生するＱ出力端
子と、リセット人力Ｒとを有する。リセット人力Ｒは、
内部信号１ｎｔ、ＲＡＳの立下がりに応答して出力Ｑを
“Ｌ”にリセットする。 ＣＭＯＳトランスミッションゲート７０３は、インバー
タ７０２を介してリフレッシュ指示検出信号φ。０．を
受ける。ＣＭＯＳトランスミッションゲート７０４は、
リフレッシュ指示検出信号φＲＥＦを直接受ける。この
トランスミッションゲート７０３および７０４の制御入
力へはＤ型フリップフロップ７０１からの切換制御信号
φＡおよびインバータ７０５を介した信号がそれぞれ与
えられる。このＣＭＯＳトランスミッションゲート７０
３および７０４は互いに相補に動作し、その導通状態に
応じて制御信号φＴを発生する。 ＮＡＮＤゲートは、その与えられた入力がすべて“Ｈ”
のとき“Ｌ”の信号を発生する。インノく一タは与えら
れた信号を反転して出力する。Ｄ型フリップフロップ７
０１は、このクロ・ツク入力ＣＬＫに与えられた信号の
立上りに応答してＤ入力へ与えられる信号を取り込みそ
のＱ出力より出力する。次にその動作について動作波形
図である第４図および第５図を参照して説明する。 まずノーマル動作時におけるセンス動作について第４図
を参照して説明する。ノーマル動作モード時においては
、信号ＲＡＳが立ち下がった後に信号ＣＡＳが立ち下が
る。したがって、この場合σＸ１ビフオＲＡＳ検出信号
ＣＢＲは発生されないため、Ｄ型フリップフロップ７０
１はそのリセット状態を維持し、そのＱ出力からの信号
φＡは“Ｌ“となる。これにより、トランスミッション
ゲート７０４が導通状態となっており、リフレッシュ指
示検ａ信号φＲＥＰが制御信号φＴとしてインバータＧ
４１へ与えられる。このノーマル動作時においては、リ
フレッシュ指示検出信号信号φＲＥＦは発生されず“Ｌ
”に固定されるため、制御信号φＴは“Ｌ“レベル固定
となり、インバータＧ４１の出力φＴ′はＨ” レベル
に固定される。 次いで、信号ＲＡＳの立下がりにより各メモリセルブロ
ックにおいてワード線選択動作が行なわれたのち、セン
スアンプ活性化信号φＯ（またはφ１）が発生される。 すでにＮＡＮＤゲートＧ２１〜Ｇ２８の一方入力へは“
Ｈ”の信号か与えられている。したがって、発生された
センスアンプ活性化信号φ０（またはφ１）に応答して
、センストリガ信号φｓｌ、 φｓ２． φＳ５お
よびφＳ６（またはφＳ３、φｓ４． φＳ７および
φｓ８）が同時に立ち上げられる。 次いで第５図を参照して、リフレッシュサイクル時の動
作について説明するリフレッシュサイクルは信号ＲＡＳ
の降下よりも先に信号ＣＡＳを立ち下げることにより設
定される。この信号σＸ３の立下がりに応答してＣＡＳ
ビフォＲＡＳ検出信号ＣＢＲが発生される。この信号Ｃ
ＢＲが発生された時点においては信号ＲＡＳはまだ“Ｈ
”にあるため、Ｄ−フリップフロップ７０１のＱ出力か
らの信号φＡは“Ｈ”に立ち上がる。これにより、ＣＮ
１０Ｓトランスミツシヨンゲート７０３が導通状態とな
る。このときまだ、リフレッシュ指示検出信号φＲＥＦ
は発生されていないため、インバータ７０２８力は“Ｈ
”にあり、応じて制御信号φＴか“Ｈ”、制御信号φＴ
′か“Ｌ”となる。 したがって、この状態においてＮＡＮＤゲート０２１〜
Ｇ２８の出力はＨ”にあり、センストリガ信号φＳ１〜
φＳ８はすべてまだ“Ｌ”にある。 次いで、信号ＲＡＳか立下がり、リフレッシュ用アドレ
スの取り込みおよびワード線の選択が行なわれたのち、
センスアンプ活性化信号φＯ（またはφＳＪ、）が発生
される。インバータＧ４１は予め定められた遅延時間を
有しており、制御信号φＴを所定時間遅延させかつ反転
した後信号φＴ′を出力している。このインバータ７０
２およびインバータＧ４１か与える遅延時間を適当に設
定すれば、リフレッシュ指示検出信号φＲ０゜か“Ｈ”
に立ち上かり、かつセンスアンプ活性化信号φ０（また
はφ１）が発生された後に（時間Ｔｈ経過後）制御信号
φＴ′を“Ｌ”から“Ｈ”へ移行させることができる。 この信号φＴ′が“Ｈ“に立ち上がることにより、まず
初段のゲートにより、センストリガ信号φｓｌ（または
φｓ３）が発生され、対応のメモリセルブロックＭＡ１
（またはＭＡ３）におけるセンス動作が行なわれる。 続いて、インバータＧ４２．Ｇ４３が与える遅延時間を
経過した後センストリガ信号φｓ２（またはφｓ４）が
発生され、続いてインバータＧ４４゜Ｇ４５の遅延をさ
らに経た後にセンストリガ信号φｓ５（またはφｓ７）
が発生され、さらにインバータＧ４．６．Ｇ４７の遅延
を経た後センストリガ信号φｓ６． （φｓ８）が発生
される。したがって、このリフレッシュサイクルにおい
ては、センスアンプ開始タイミングは４種類設けられる
ことになる。 ここで、制御信号φＴ′が“Ｌ”に立ち下がった後にセ
ンスアンプ活性化信号φＯ（またはφ１）が立ち上がる
までに要する時間Ｔｄに関して、この制御信号φＴのパ
ルス幅すなわち信号σＡＳが立ち下がってσＸ１ビフォ
ＲＡ、Ｓ検出信号ＣＢＲが発生されてからリフレッシュ
指示検出信号φ３゜２が発生されるまでの時間を適当に
設定するためには、インバータＧ４１の与える遅延時間
を適当な値に設定すればよい。また、このリフレッシュ
サイクルにおいてセンストリガ信号か活性状態となって
いる時間の最小の時間Ｔｅは、ノーマルサイクル時にお
けるセンスアンプ活性化維持時間よりも短くなるが、こ
のリフレッシュサイクルにおいてはデータの書込または
読出が何ら行なわれないため、単にセンスアンプにより
検出および増幅されたデータかメモリセルへ書き込まれ
る時間的余裕が確保されていれば十分である。 上記実施例においては、στ１ビフォＲＡＳ検出回路に
よりリフレッシュ指示検出信号を導出している。しかし
ながら、このダイナミック型半導体記憶装置が外部から
与えられるリフレッシュ指示信号ＲＥＦに応答してリフ
レッシュ動作をするオートリフレッシュまたはセルフリ
フレッシュ機能を備えている場合、第６図に示すような
回路を用いることによりリフレッシュ指示検出信号を発
生することかできる。 第６図はこの発明の他の実施例であるリフレッシュ指示
信号検出回路の発生回路の構成を示す図である。この構
成では、リフレッシュ指示時に発生される信号Ｍ Ｕ
Ｘをその一方入力に受け、内部信号φＷをその他方人力
に受けるゲート回路８０か設けられる。このゲート回路
８０からリフレッシュ指示検圧信号φＲ，ｌ： Ｆ′が
発生される。この信号φＲ１！Ｆ′かセンストリガ発生
回路３０へ与えられる。この第６図に示す信号ＭＵＸ、
φＷは、第１６図に示す従来のリフレッシュ回路に
おいて発生される信号である。このときフリップフロッ
プ７０１のクロック人力ＣＬＫへは信号ＭＵＸが与えら
れる。 この上記実施例においては、てＷ１ビフォｈＳ検出回路
としては、ＮＡＮＤゲートを用いたフリップフロップ回
路を用いてリフレッシュ指示検出信号を発生しているか
、第７図に示すようにＤ型フリップフロップ８５を用い
てもリフレッシュ指示検圧信号φＲＥＦを発生すること
かできる。 この第７図においてＤ型フリップフロップ８５は、内部
信号Ｉｎｔ、ＣＡＳを受けるＤ入力と、内部Ｉｎｔ、Ｒ
ＡＳを受けるクロック人力ＣＬＫと、リフレッシュ指示
検出信号φＲＥＦを発生するＱａ力と、内部制御信号Ｉ
ｎｔ、ＲＡＳを受けるリセット人力Ｒとを有する。リセ
ット入力Ｒはその与えられた信号の立下がりに応答して
このＤフリップフロップ８５をリセットし、そのＱ出力
の信号電位を“Ｌ”に設定する。次に第７図に示すＤ型
フリップフロップの動作をその動作波形図である第８図
および第９図を参照して説明する。ます通常動作時サイ
クル時の動作について第８図を参照して説明する。 通常動作サイクルにおいては内部信号ｒｎｔ。 ＲＡＳが立ち上がった後に信号１ｎｔ、ＣＡＳが立ち上
がる。Ｄ型フリップフロップ８５は、クロック人力ＣＬ
Ｋに与えられた信号の立上りに応答してそのＤ入力へ与
えられた信号をラッチしそのＱ出力から持続的に出力す
る。したかって、この場合そのＱ出力からは”Ｌ”固定
の信号φ、。２が発生される。次にリフレッシュサイク
ル時の動作について第９図を参照して説明する。 リフレッシュサイクルは、内部信号Ｉｎｔ、ＣＡＳか内
部信号１ｎｔ、ＲＡＳよりも先に立ち上がる。したかっ
て、信号１ｎｔ、ＲＡＳの立上りに応答してこのＤ型フ
リップフロップ８５のＱ出力は“Ｈ“に立上り、内部信
号１ｎｔ、ＲＡＳの立下がりに応答してそのＱ出力の信
号電位が“Ｌ”に立ち下がる信号が８カされる。これに
より、信号Ｉｎｔ、ＲＡＳが“Ｈ“の開店性状態となる
リフレッシュ指示検出信号φＲＥＦを発生することがで
きる。 第１０図はこの発明のさらに他の実施例であるリフレッ
シュ指示検出信号発生回路の構成を示す図である。第１
０図に示す構成において、Ｄ型フリップフロップ８６は
、このリセット人力Ｒに内部信号１ｎｔ、ＣＡＳを受け
る点が第７図に示すＤ型フリップフロップ８５と異なっ
ているだけである。 したかってこの第１０図に示す回路構成の場合、そのリ
フレッシュサイクル時の動作波形図を第１１図に示すよ
うに、リフレッシュ指示検出信号φＲＥＦは内部信号Ｉ
ｎｔ、ＣＡ、Ｓの立下がりに応答して“Ｌ”に立ち下が
る。 なお第３図に示すセンストリガ発生回路においてセンス
トリガ信号を発生するタイミングはインバータからなる
遅延回路により与えられている。 しかしながら、この構成は、このような縦続接続された
インバータによる遅延に限定されず、センストリガ信号
φｓ１〜φｓ８を所定の時間間隔をおいて発生させるた
とえばカウンタ回路のような回路であっても同様の効果
を得ることができる。 なお上記実施例においては、リフレッシュサイクルにお
いてもノーマルサイクル時と同様のタイミングで発生さ
れるセンスアンプ活性化信号φ０゜φ１を用いてセンス
トリガ信号を発生している。 これに代えて、リフレッシュアドレスの最上位ビットＲ
ＡＳを用いてセンストリガ信号を発生することもてきる
。 第１２図はこの発明のさらに他の実施例である回路の構
成を示す図である。第１２図において、このセンスアン
プ活性化信号発生回路は、アドレスバッファ３からの最
上位アドレスビット信号ＲＡＳ、ＲＡＳを受けるラッチ
回路９０と、ラッチ回路の出力を所定時間遅延させる遅
延回路９１と、リフレッシュ指示検出信号φＲＥＦに応
答して遅延回路９１８力およびセンスアンプ活性化信号
φ０、φ１のいずれか一方を選択的に通過させるマルチ
プレクサ回路９２とを含む。ラッチ回路９０は、この内
部信号Ｉｎｔ、ＲＡＳに応答してアドレスバッファ３か
ら入力ＩＮＩ、ＩＮ２に与えられた相補アドレス信号ビ
ットＲＡＳ、ＲＡＳをラッチするとともに、内部信号Ｉ
ｎｔ、ＲＡＳの立下がりに応答してリセットされ、与え
られた信号をそのまま通過させる状態となる。遅延回路
９１はラッチ回路９０からの信号を所定時間遅延させる
。マルチプレクサ回路９２は、リフレッシュ指示検出信
号φＲＥＦが発生された場合遅延回路９１の８カを選択
し、ノーマルサイクル時においては、センスアンプ活性
化信号φＯ２φ丁を通過させる。このマルチプレクサ回
路９２からの出力はセンストリガ発生回路２０ヘセンス
アンプ活性化信号として伝達される。 この第１２図に示す構成においては、最上位アドレス信
号ビットＲＡＳ、ＲＡＳを遅延させた信号をそのままセ
ンスアンプ活性化信号として用いることかでき、リフレ
ッシュ時においてセンスアンプ活性化信号発生系の消費
電力を低減することかできる。 さらに、上記第１図に示す半導体記憶装置においては、
各メモリセルブロックにセンスアンプ群が設けられてい
る。しかしながら、第１３図に示す２つのメモリセルブ
ロックにセンスアンプが共有されるいわゆる「シェアド
センス」構成のダイナミック型半導体記憶装置であって
も上記実施例と同様の効果が得られる。ここで第１３図
においてメモリセルアレイ１は１６個のブロックＭ Ａ
１〜ＭＡ１６に分割されており、メモリセルブロック
の２つに共有されるようにセンスアンプ群ＳＡ１〜ＳＡ
８か設けられる。このセンスアンプ群ＳＡ１〜ＳＡ８の
各々へはセンストリガ発生回路２０からセンストリガ信
号φｓ１〜φｓ８がそれぞれ与えられる。このシェアド
センス構成の半導体記憶装置においては、最上位アドレ
ス信号ビットＲＡ９（ここでメモリセルアレイ１は１６
Ｍビットの場合を想定している）によりメモリセルアレ
イ１は、２つの領域に分割され、さらに次のアドレス信
号ビットＲＡＳにより各ブロックグループが２つのグル
ープに分割される。このシェアドセンス構成の半導体記
憶装置においては、アドレス信号ヒツトＲＡ９により選
択されたセルブロックに対しセンス動作が行なわれ、非
選択ブロック群は待機状態に維持される。この選択され
たセルブロック群においてアドレス信号ビットＲＡＳに
より指定されたメモリセルブロックがセンスアンプに接
続され、他方の非選択メモリセルブロックはセンスアン
プ群から切り離される。この状態でセンスアンプ群によ
りセンス動作が実行される。したがってこの場合におい
ても、複数のセンスアンプ群か活性化されるため、リフ
レッシュにおいてこのセンストリガ信号を順次活性化す
る構成とすることによりリフレッシュ時のピーク電流を
低減することが可能となる。 ［発明の効果］ 以上のように、この発明においてはリフレッシュサイク
ル動作時においてのみセンスアンプの活性化タイミング
を各メモリセルブロックごとに異ならせるように構成し
たため、通常動作サイクル時におけるデータの書込／読
出時に発生するピーク電流に比べより少ないピーク電流
によりリフレッシュ動作が可能となり、そのシステム電
源に対する負担を軽減することができる半導体記憶装置
を得ることができる。 また、この発明によれば、通常動作時においてセンスア
ンプはすべて同一のタイミングで活性化されており、リ
フレッシュ動作時においてのみその活性化タイミングが
異なっているため、通常動作時におけるアクセス時間に
悪影響を及ぼすことなくリフレッシュサイクル時におけ
るピーク電流を低減することが可能となる。 したかって、この発明によれば、携帯型パーソナルコン
ピュータなどのようなバッテリバックアップ機能を備え
るコンピュータにおいてそのバッテリバックアップ機能
を十全に機能させることのできるメモリシステムを提供
する半導体記憶装置を得ることができる。
ｒとの交点にメモリセルＭ２か配置される。メモリセル
Ｍ１は、情報を電荷の形態で記憶するキャパシタＣ１と
、ワード線ＷＬＩ上の信号電位に応答してキャパシタＣ
１をビット線ＢＬに接続するトランスファゲートトラン
ジスタＴ１とを含む。メモリＭ２は、情報を電荷の形態
で記憶するキャパシタＣ２と、ワード線ＷＬ２上の信号
電位に応答してキャパシタＣ２を相補ビット線ＢＬへ接
続するトランスファゲートトランジスタＴ２を備える。 １対のビット線ＢＬ、ＢＬに対して、センスアンプ活性
化信号φに応答してこのビット線対ＢＬ。 「１上の信号電位を差動的に検知し増幅するセンスアン
プＳＡが設けられる。 ビット線ＢＬ、ＢＬ、、！：ｌ１０ｉｉＩ１０．Ｉｌｏ
との間に、列選択信号（コラムデコード信号）Ｙに応答
して選択的にオン状態となるＩ１０ゲートトランジスタ
ＩＧ１．ＩＯ２がそれぞれ設けられる。 メモリ動作時においては、外部から与えられる行アドレ
ス信号に応答してワード線（たとえばＷＬＬ）が選択さ
れる。ワード線ＷＬＩが選択されると、メモリセルＭ１
のトランスファゲートトランジスタＴ１がオン状態とな
り、キャパシタＣ１がビット線ＢＬへ接続される。 この後、所定のタイミングでセンスアンプＳＡがセンス
アンプ活性化信号φに応答して活性化され、ビット線Ｂ
Ｌ、ＢＬの電位差を差動的に検知し増幅する。このセン
スアンプＳＡによるセンス動作が完了し、ビット線ＢＬ
、ＢＬ上の電位が十分に展開された後列選択信号Ｙに応
答してＩ１０ゲートトランジスタＩＧＩ、ＩＯ２が導通
状態となり、ビット線ＢＬ、ＢＬがＩ１０線Ｉ１０．
Ｉｌｏに接続される。データ書込時においては、この
選択されたメモリセルＭ１へ■０線Ｉ１０を介して伝達
されたデータが書き込まれる。データ続出時においては
、このＩ１０線Ｉ１０．Ｉ１０上の信号電位が図示しな
いプリアンプ、８カバツフア等を介して出力データとし
て読出される。 上述のようにＤＲＡＭにおいては、その情報がキャパシ
タに記憶されているため、リーク電流によりこのキャパ
シタの蓄積電荷が徐々に放電される。このキャパシタの
蓄積電荷の放電による記憶情報の破壊を防止するために
、定期的にこのメモリセルの内容を再嘗込（リストア）
し、このリーク電流による蓄積電荷の放電を補償する必
要がある。この動作はリフレッシュと呼ばれている。Ｄ
ＲＡＭにおいては、通常このリフレッシュ動作はワード
線単位で周期的に実行されている。 このリフレッシュ動作は、上述のような携帯型パーソナ
ルコンピュータにおけるバッテリバックアップ動作時に
おいてもそのメモリ内容を保持するために行なう必要が
ある。 ＤＲＡＭのリフレッシュモードとしては、ＲＡＳオンリ
リフレッシュ、ＣＡＳビフォＲＡＳリフレッシュモード
等がある。 第１５図はＲＡＳオンリリフレッシュモード時の信号波
形図を示す図である。第１５図を参照して以下に簡単に
ＲＡＳオンリリフレッシュ動作について簡単に説明する
。 まず、外部からリフレッシュアドレスカウンタ（メモリ
外部に設けられており、たとえばＣＰＵ等からの指示に
より制御される）からのリフレッシュアドレスがＤＲＡ
Ｍへ与えられる。次いでロウ・アドレス・ストローブ信
号ＲＡＳが“Ｌ”へ降下するエツジでこのリフレッシュ
用アドレスＱＯ〜Ｑｎがメモリ内へ取り込まれる。この
とき、コラム・アドレスストローブ信号ＣＡＳおよびメ
モリの書込／読ａを制御する信号であるリード／ライト
信号Ｗの状態はともに任意であるか、第１５図において
は両者が“Ｈ”に設定されている場合が一例として示さ
れる。このリフレッシュ用アドレスＱＯ−Ｑｎにより、
メモリ内部で対応のワード線が選択され、この選択され
たワード線に接続されるメモリセルの情報が関連のビッ
ト線上へ読８される。その後、ロウ・アドレス・ストロ
ーブ信号ＲＡＳの降下エツジから所定の時間経過した後
センスアンプ活性化信号φが立上り、センスアンプＳＡ
が活性化される。これにより、メモリセルから読出され
た情報が増幅され、再びもとのメモリセルへこの増幅さ
れたデータが書き込まれる。このリフレッシュモード時
においてはコラムアドレスデコード信号は発生されない
ため、１／○ケートトランジスタＩＧｌ、ＩＧ２ （第
１４図参照）はオフ状態にある。このように、センスア
ンプＳＡで増幅されたデータかもとのメモリセルへ書き
込まれることによりメモリセル（この場合１本のワード
線に接続されるメモリセル）の情報のリフレッシュが行
なわれる。 この「Ｘ】オンリリフレッシュモードにおいては、リフ
レッシュ指示後コラム・アドレスストローブ信号５口を
“Ｌ“の活性状態に設定し、かつリード・ライト信号Ｗ
を読出指示または書込指示のいずれかの状態に設定すれ
ば、ただちにリフレッシュモードから通常の読出動作ま
たは書込動作へと移行することができる。 ＤＲＡＭのリフレッシュとして、このリフレッシュ機能
を内蔵したオートリフレッシュ機能およびセルフリフレ
ッシュ機能と呼ばれるものがある。 第１６図はリフレッシュアドレスを内部で発生するリフ
レッシュ機能を内蔵したＤ ＲＡ Ｍのりフレッシュ回
路の構成例を示すブロック図である。 この第１６図に示すリフレッシュ回路は、電子通信学会
論文誌（Ｃ）、第１Ｏ−６６Ｃ巻、第１号、昭和５８年
１月発行の第６２頁ないし第６９頁の「オート／セルフ
リフレッシュ機能内蔵６４にビットＭＯＳダイナミック
ＲＡ Ｍ Ｊと題されたヤマダ等の論文に開示されてい
る。 第１６図において、リフレッシュ回路は、外部から与え
られるリフレッシュ指示信号ＲＥＦに応答して各種制御
信号を発生するリフレッシュ制御回路１０１と、リフレ
ッシュ制御回路１０１からの起動信号に応答して所定時
間ごとにリフレッシュ要求信号ＲＥＦＲＥＱを発生する
タイマ１０２と、リフレッシュされるべき行を指定する
リフレッシュアドレス信号を発生するリフレッシュアド
レスカウンタ１０３と、リフレッシュ制御回路１０１か
らの切換制御信号ＭＵＸ、ＭＵＸに応答して外部からの
アドレス信号ＡＯ〜Ａｎとリフレッシュアドレス信号Ｑ
Ｏ−Ｑｎのいずれかを通過させるマルチプレクサ１０４
を含む。リフレッシュアドレスカウンタ１０３は、後述
のＲＡＳ制御回路１０５からのワード線クロック信号φ
Ｗに応答してそのカウント値を“１″だけインクリメン
トする。ワード線クロック信号φＷは、ワード線を選択
状態にするタイミングを与える信号であり、このワード
線クロック信号φＷのタイミングで、選択されたワード
線の電位か立ち上がる。 リフレッシュ回路は、さらに、行選択系の動作を規定す
るための内部ロウ・アドレス・ストローブ信号Ｉｎｔ、
ＲＡＳを発生するＲ Ａ、 Ｓ制御回路１０５と、列選
択系の動作を制御するための内部コラムアドレスストロ
ーブ信号Ｉｎｔ、ＣＡＳを発生するＣＡＳ制御回路１０
６を含む。ＲＡＳ制御回路１０５の入力部には、リフレ
ッシュ制御回路１０１からの制御信号Ｍ Ｕ Ｘ ’
と外部から与えられるロウアドレスストローブ信号ＲＡ
Ｓを受けるＮ Ａ、 Ｎ Ｄゲート１０７が設けられる
。ＣＡＳ制御回路１０６の入力部には、リフレッシュ制
御回路１０１からの列選択動作禁止指示信号ＣＡＳ Ｉ
ＨＴと外部からのコラム・アドレス・ストローブ信号Ｃ
Ａ Ｓを受けるＮＯＲゲート１０８か設けられる。ＲＡ
、 Ｓ制御回路１０５は、外部からのロウ・アドレス・
ストローブ信号ＲＡＳに応答してＣＡＳ制御回路１０６
を活性化する信号も発生する。 マルチプレクサ１０４からのアドレス信号はアドレス・
バッファ１０９へ与えられる。アドレス・バッファ１０
９はＲＡ、 Ｓ制御回路１０５からの内部ロウ・アドレ
ス・ストローブ信号Ｉｎｔ、ＲＡ、 Ｓに応答して、与
えられたアドレス信号を取り込み、内部アドレス信号を
発生してアドレスデコーダへ与える。次に第１６図に示
すリフレッシュ回路の動作をその動作波形図である第１
７図を参照して説明する。このリフレッシュ回路はオー
トリフレッシュおよびセルフリフレッシュ両方の動作を
実行することができる。第１７図にはこのオートリフレ
ッシュ時の動作波形図が示される。 まず信号ＲＡＳがＬ”から“Ｈ”に立上りメモリがスタ
ンバイ状態になった時点からＲＡＳプリチャージ時間ｔ
ａ （ＲＡＳ ＲＥＦ）が経過した後、リフレッシ
ュ指示信号ＲＥＦをＨ”から“Ｌ”に降下させることか
許される。このＲＡ Ｓプリチャージ時間は、センスア
ンプ系のプリチャージに必要とされる時間である。 オートリフレッシュは、時刻ｔｏにおいて、リフレッシ
ュ指示信号ＲＥＦを“Ｈ”から“Ｌ“に降下させること
により開始される。リフレッシュ制御回路１０１は、こ
の活性状態のリフレッシュ指示信号ＲＥＦに応答して、
時刻ｔ１まての間に、切換制御信号ＭＵＸを“Ｈ”に、
相補切換制御信号迂℃Δを“Ｌ”に設定する。この切換
制御信号ＭＵＸ９ＭＵＸに応答して、マルチプレクサ１
０４は、リフレッシュアドレスカウンタ１０３からのリ
フレッシュアドレス信号ＱＯ〜Ｑｎを選択してアドレス
バッファ１０９へ伝達する。 リフレッシュ制御回路１０１は、この切換制御信号ＭＵ
Ｘ、ＭＵＸを発生した後、所定の時間遅延した信号ＭＵ
Ｘ’ を発生しＮＡＮＤゲート１０７へ与える。この制
御信号ＭＵＸ’ は今“Ｌ”の活性状態にあるため、Ｎ
ＡＮＤゲート１０７出力が“■」”となる。ＲＡＳ制御
回路１０５はこのＮＡＮＤゲート１０７からの“Ｈ”の
信号に応答して内部ロウ・アドレス・ストローブ信号１
ｎｔ。 ＲＡＳを発生する（時刻ｔｌ）。 ここで、切換制御信号ＭＵＸ、ＭＵＸは、外部からのア
ドレス信号ＡＯ〜Ａｎとリフレッシュアドレス信号ＱＯ
〜Ｑｎが相互干渉を生じないようにするために、その“
Ｈ”レベル（切換信号が“Ｈ”となっている方のアドレ
ス信号が通過させられる）に重なりが生じないようにさ
れている。 また、信号ｈｉＵＸ’がＭ Ｕ Ｘよりも所定時間遅延
させられているのは、アドレスバッファ１０９の活性化
タイミングを、マルチプレクサ１０４におけるマルチプ
レクサ動作が完了した後の時点に確実に設定するように
するためである。 ＲＡＳ制御回路１０５から内部ロウ・アドレス・ストロ
ーブ信号１ｎｔ、ＲＡＳが発生されると、それより所定
時刻遅れた後にワード線クロック信号φＷが発生される
（時刻ｔ２）。これにより、リフレッシュアドレスＱＯ
〜Ｑｎにより指定されるワード線が選択状態とされる。 次いで、このワード線クロック信号φＷによりリフレッ
シュアドレスカウンタ１０３のカウント値か“１”イン
クリメントされる（時刻ｔ２ないしｔ３の間）。 一方において、リフレッシュ制御回路１０１は、リフレ
ッシュ指示信号が発生されると列選択動作を禁止するた
めの信号ＣＡＳＩＨＴを“Ｈ”にしＮＯＲゲート１０８
へ与える。このときＮＯＲゲート１０８出力は“Ｌ”と
なり、ＣＡＳ制御回路１０６は、内部カラム・アドレス
・ストローブ信号Ｉｎｔ、ＣＡＳを“Ｌ”に維持する。 これにより列選択動作は行なわれない。 ワード戦クロック信号φＷが“Ｈ”に立ち上がった後の
時刻ｔ３においてセンスアンプ活性化信号（第１４図信
号φ）が発生され、センスアンプが活性化されて選択さ
れたワード線に接続されるメモリセルの情報がセンスア
ンプで検知増幅されるとともに、もとのメモリセルへの
情報の再書込すなわちリフレッシュが行なわれる。 時刻ｔ４において、リフレッシュ終了信号ＲＥＦＥＮＤ
かＲＡＳ制御回路１０５から発生され、リフレッシュ制
御回路１０１へ与えられる。このリフレッシュ終了信号
ＲＥＦＥＮＤはワード線クロック信号φＷが発生された
後所定の時間経過後に発生される。リフレッシュ制御回
路１０１は、このリフレッシュ終了信号ＲＥＦＥＮＤに
応答して信号ＭＵＸ’ をＬ”から“Ｈ”へ立ちあげる
。 これに応答してＮ Ａ Ｎ Ｄゲート１０７出力は“Ｌ
”となる。応じてＲＡＳ制御回路１０５からの内部ロウ
・アドレス・ストローブ信号Ｉｎｔ、ＲＡｓがＨ”から
“Ｌ”に降下する。これにより、センスアンプ系のプリ
チャージか再び開始され、次のメモリ動作またはリフレ
ッシュ動作に備える状態となる。 リフレッシュ終了後通常のメモリサイクルに入るまでの
時間ｔ ｄ（ＲＥ Ｆ −ＲＡ Ｓ ）は、リフレッシ
ュ完了後センスアンプ系のプリチャージが完了し、メモ
リがスタンバイ状態になるまでに要する時間である。 また第１７図に示す時間ｔｓｕ （ＲＥＦ ＲＡＳ
）は、オートリフレッシュ開始から通常のメモリ動作に
戻るまでに要する時間である。 この第１６図に示すリフレッシュ回路においては、外部
からリフレッシュ指示信号ＲＥＦを与えると、自動的に
リフレッシュアドレスを内部で発生してリフレッシュを
完了している。このリフレッシュ回路はさらに、信号Ｒ
ＡＳか“Ｈ”にあり、リフレッシュ指示信号ＲＥＦが′
Ｌ”である限りリフレッシュが自動的に繰返し実行され
るセルフッフレッシュ機能を備えている。第１８図に、
このセルフリフレッシュモード時の動作波形図を示す。 以下、このセルフリフレッシュ動作について第１６図お
よび第１８図を参照して説明する。 第１７図に示すオートリフレッシュと第１８図に示すセ
ルフリフレッシュの動作タイミング図とを比較すれば、
両者は類似している。両者の異なる点はリフレッシュ指
示信号ＲＥＦを“Ｌ”に保持する保持時間Ｔｗ （ＲＥ
ＦＬ）にある。リフレッシュ指示信号１τ丁が“Ｈ”か
ら“Ｌ”に移行する時刻ＳＯからセルフリフレッシュが
開始される。時刻ＳＯから時刻Ｓ１までは内部的にはオ
ートリフレッシュ時とまったく同じ動作が行なわれる。 すなわち、時刻Ｓ１の時点まではオートリフレッシュと
セルフリフレッシュとを区別するものはない。 時刻Ｓ１になると、すなわち１回目のリフレッシュ動作
が完了すると、リフレッシュ制御回路１０１からの信号
に応答してタイマ１０２が起動される。このタイマ１０
２の予め定められたセット時間Ｔｓｅｔ（通常１２ない
し１６μｓ）を越えてリフレッシュ指示信号ＲＥＦが“
Ｌ”に保持されていると、リフレッシュリクエスト信号
ＲＥＦＲＥＱがタイマ１０２より発生されリフレッシュ
制御回路１０１へ与えられる。これに応答して再びリフ
レッシュ動作が開始され、時刻ＳＯの時点より１ビツト
インクリメントされたリフレッシュアドレスで選択され
るメモリセルに対するリフレッシュが行なわれる。時刻
Ｓ３までの間にさらにリフレッシュアドレスカウンタ１
０３のリフレッシュアドレスが１ビツトインクリメント
される。 この動作は信号ＲＡＳが“Ｈ”にあり、かつ信号ＲＥ下
か“Ｌ”に維持されている限り繰返し実行される。 ここで、第１７図および第１８図においてワード線クロ
ック信号φＷがいったん“Ｈ” レベルに立ち上がった
後さらに昇圧されているのは、ワード線を選択し、セン
スアンプを活性化した後、さらにワード線電位を昇圧し
てセンスアンプで増幅された“Ｈ”のレベルを確実にメ
モリセルへ書き込むためである。また、タイマの出力Ｎ
５Ｔ（第１８図（ｇ）参照）の出力が徐々に低下してい
るのは、タイマ１０２かキャパシタの放電電位により時
刻を示しているためである。 セルフリフレッシュ動作はリフレッシュ指示信号ＲＥＦ
の入力と非同期で行なわれる。したがって、セルフリフ
レッシュから通常のメモリ動作へ移行するためにリフレ
ッシュ指示信号ＲＥＦを“Ｌ”から“Ｈ”に戻した瞬間
において、内部のリフレッシュ動作がどこまで進行した
状態で中断されたのかは不明である。このため、リフレ
ツシュ要求信号ＲＥＦＲＥＱか発生している間はリフレ
ッシュ指示信号ＲＥＦ’の入力を禁止することか必要と
なる。この構成により、時刻Ｓ３から時刻Ｓ４の間に１
ノフレッシュ指示信号ＲＥＦか“Ｌ″から“Ｈ“に戻れ
ばその時点でセルフリフレッシュは終了するが、一方、
時刻Ｓ４から時刻Ｓ５の間にリフレッシュ指示信号ＲＥ
Ｆが“Ｌ”から“Ｈ”に戻る場合、リフレッシュ動作か
終了する時刻Ｓ６までセルフリフレッシュの終了か待機
させられる。 また時刻Ｓ５から時刻Ｓ６の間にセルフリフレッシュ指
示信号ＲＥＦが“Ｌ”から“Ｈ”に戻る場合においても
、時刻Ｓ６までセルフリフレッシュの終了が待機させら
れる。このように、セルフリフレッシュの非同期性のた
めに、リフレッシュ指示信号ＲＥ下が“Ｌ”から“Ｈ”
になってから信号ＲＡＳがＨ”から“Ｌ”になるまでの
時間ｔｄ （ＲＥＦ−ＲＡＳ）に１サイクル分の時間
を確保することが必要である。 上述のように、オートリフレッシュモードおよびセルフ
リフレッシュモードは、リフレッシュのみを実行するた
めの動作モードであり、通常のメモリの書込または続出
を行なうメモリ動作を実行するためにはリフレッシュ指
示信号ＲＥＦを“Ｈ”にした後に信号ＲＡＳを“Ｌ”に
立ち下げて外部から同時にアドレス信号を与える必要か
ある。 上述のような外部からリフレッシュ指示信号ＲＥＦを与
える構成に加えて、リフレッシュ指示信号として信号Ｒ
ＡＳ、ＣＡＳを用いたＣＡＳビフォＲＡＳリフレッシュ
と呼ばれる動作モードかある。これは、外部からの信号
ＣＡＳが外部からの信号ＲＡＳの立下がり時点において
既に活性状態の“Ｌ”とされていることによりリフレッ
シュか指定される動作モードである。 第１９図はσＡＳビフォＲＡＳリフレッシュモードを実
現するためのリフレッシュ指示信号発生回路の構成を示
す図である。第１９図において、このＣＡＳビフオＲＡ
Ｓリフレッシュ指示信号発生回路は、ＣＡＳビフォＲＡ
Ｓ検出回路１５０と、検出回路１５０出力に応答してリ
フレッシュ指示信号ＲＥＦを発生する指示信号発生回路
１６０とを含む。 ＣＡＳビアｔＲＡＳ検ｆｆ１回路１５０は、ＮＡＮＤゲ
ートＧｌ、Ｇ２と、インバータＧ３．Ｇ４およびＧ５を
含む。インバータＧ３は、外部から与えられる信号ＲＡ
Ｓを反転し、反転遅延信号φ。 を発生する。インバータＧ４は外部からの信号ＣＡＳを
反転して反転遅延信号φ。を発生する。 ＮＡＮＤゲートＧ１は、信号φＲとＮＡＮＤゲートＧ２
の出力とを受ける。ＮＡＮＤゲートＧ２は、信号φ。と
ＮＡＮＤゲートＧ１出力とを受ける。インバータＧ５は
ＮＡＮＤゲートＧ２出力を反転してＣＡＳビフォＲＡＳ
検出信号ＣＢＲを発生する。 リフレッシュ指示信号発生回路１６０は、インバータＧ
３からの信号φ、と、インバータＧ５からのＣＡＳビフ
ォＲＡＳ検出信号ＣＢＲとを受ける。次にその動作につ
いて動作波形図である第２０図および第２１図を参照し
て説明する。まず第２０図を参照して通常のデータの書
込／読出が行なわれるノーマル動作サイクルについて説
明する。 信号Ｒ，ＡＳ、ＣＡＳがともに“Ｈ“のスタンバイ状態
においては、インバータＧ３．Ｇ４からの信号φ。およ
びφ。はともに“Ｌ”である。したかって、ＮＡＮＤゲ
ー）ＧｌおよびＧ２出力はともに“Ｈ″にある。 信号ＲＡＳが立ち下がることによりメモリ動作が開始さ
れる。これに応答してインバータＧ３からの信号φ３か
“Ｈ”へ立ち上がる。今ＮＡＮＤゲー１−Ｇ２の出力信
号は“Ｈ”にあるため、ＮＡＮＤゲー１−Ｇｌ出力はこ
の信号φ、の立上りに応答して“Ｌ”へ立ち下がる。こ
のとき、まだ信号ＣＡＳは“Ｈ”にあるため、信号φ。 は“Ｌ”にあり、ＮＡＮＤゲートＧ２出力は依然“Ｈ”
である。 次いで、信号ＣＡＳが“Ｌ”へ立ち下がると、インバー
タＧ４からの信号φ。がＨ”へ立ち上がる。このとき、
ＮＡＮＤゲートＧ１出力は“Ｌ”であるためＮＡＮＤゲ
ートＧ２の出力ＣＢＲは“Ｈ”を維持している。 １つのメモリサイクルが終了し信号ＣＡＳおよび信号Ｒ
ＡＳか“Ｈ”へ立ち上がると、信号φ、およびφ。はそ
れぞれ“Ｌ”へ立ち下がる。この信号φ３の“Ｌ”への
立下がりに応答して、ノードＮｌ （ＮＡＮＤゲートＧ
１出力）の電位は“Ｈ”へ立ち上かる。 通常、信号ＲＡＳは信号ＣＡＳよりも後に“Ｈ”へ立ち
上がるため、信号φ。とノードＮ１の電位とがともに“
Ｈ”になることはなく、ＮＡＮＤゲートＧ２出力は“Ｈ
”を維持する。 したがって、インバータＧ５の出力信号ＣＢＲは、この
ノーマル動作サイクルにおいては“Ｌ”固定となる。Ｎ
ＡＮＤゲートＧ６はこの信号ＣＢＲと信号φ１とを受け
ている。信号ＣＢＲは“Ｌ”であるためリフレッシュ指
示信号ＲＥＦは“Ｈ”固定となり、リフレッシュ指示信
号は発生されない。 次に、第２１図を参照してリフレッシュ動作について説
明する。ＣＡＳビフｔＲＡｓリフレッシュ構成において
は、信号ｒＫ）よりも先に信号Ｃ■否か“Ｌ”に立ち下
げられる。初期状態すなわちスタンバイ状態においては
、Ｎ Ａ Ｎ ＤケートＧ１およびＧ２の出力は“Ｈ”
にある。信号ＣＡ Ｓか“Ｌ”に立ち下がると、信号φ
。か“Ｈ”に立ち上がる。これにより、ＮＡＮＤゲート
Ｇ２出力が“Ｌ”に立下かり、インバータＧ５からの信
号ＣＢＲが“Ｈ”に立ち上がる。このときまた、信号φ
、は“Ｌ”にあるため、ＮＡＮＤゲーｈＧ６の出力信号
ＲＥＦはまだ“Ｈ”にある。 この状態で、信号ＲＡＳか“Ｌ”に立ち下かると、信号
φ、が“Ｈ”に立ち上がる。信号φＲの“Ｈ”への立上
りに応答して、Ｎ Ａ Ｎ ＤゲートＧ６の出力信号Ｒ
ＥＦか“Ｌ”に立ち下がる。この信号ＲＥＦの“Ｌ”へ
の立下がりによりリフレッシュ指示か行なわれる。 信号ＣＡＳが“Ｈ″に立ち上がると、信号φＣが“Ｌ”
に立ち下がる。これに応答して、ＮＡＮＤゲートＧ２の
出力信号ＣＢＲも“Ｈ”に立ち上がる。信号φ、はこの
ときまだ信号ＲＡＳが“Ｌ”にあるため“Ｈ”の状態に
ある。 インバータＧ５からの信号ＣＢＲはＮＡＮＤゲートＧ２
からの出力信号のＨ”への立上りに応答して“Ｌ″に立
ち下がる。したがって、ＮＡＮＤゲートＧ６の出力信号
ＲＥＦは、信号ＣＢＲの“Ｌ”への立下がりに応答して
、“Ｈ”へ立ち上がる。これによりリフレッシュの終了
が指定される。 この後信号ＲＡＳが“Ｈ″に立上り、信号φ、がＬ″に
立下がり、１つのリフレッシュ動作か終了する。 このσＡＳビフォＲＡＳリフレッシュモードにおいては
、リフレッシュサイクル期間は、信号ＣＡＳの“Ｌ”レ
ベルにある期間により設定される。 したがって、セルフリフレッシュが実行される期間は、
信号ＣＡＳが“Ｌ”レベルにある期間により設定される
。 このＣＡＳビフォＲＡＳリフレッシュモードのリフレッ
シュ回路の構成は第１６図のものと若干具なり、第１６
図のＮＡＮＤゲート１０７が除去され、ＲＡＳ制御回路
１０５へ直接ＲＡＳ信号が伝達される。 このＣＡＳビフｔＲＡｓモードにおいても、その動作サ
イクルはリフレッシュに対してのみ実行される動作モー
ドであり、再び通常の動作サイクルを行なうためには、
スタンバイ状態へ移行後信号ＲＡＳおよびＣＡＳを所定
の順序で順次“Ｌ”に立ち下げ、アドレスを与える必要
かある。 一方、半導体記憶装置の低消費電力化という観点から、
メモリセルアレイを複数のブロックに分割し、この複数
のメモリセルブロックのうち、与えられたアドレス信号
に関連するブロックのみを選択的に駆動する構成のブロ
ック分割方式の半導体記憶装置を用いることが一般に行
なわれている。 この構成は、センスアンプ動作時におけるビット線の充
放電に伴う電流がＤＲＡＭ （半導体記憶装置）の総消
費電流に占める割合がかなり高い点に注目したものであ
る。すなわち、通常の動作時において、外部から与えら
れるアドレス信号に関係するブロックのメモリセルアレ
イに関連して設けられたセンスアンプのみを活性化し、
残りのブロツクに関連するセンスアンプを非活性状態の
待機状態に維持することによりビット線充放電電流の低
減を図り、その結果としてＤ ＲＡ Ｍの総消費電流の
低減を図っているっ 第２２図は、従来の１〜１ビツトの記憶容量を有するメ
モリセルアレイを８個のブロックに分割した半導体記憶
装置の構成を概略的に示す図である。 第２２図を参照して、メモリセルアレイ１は、８個のメ
モリセルアレイブロックＭＡＬ〜ＭＡ８に分割される。 各メモリセルブロックＮｌＡ１〜ＭＡ８は２５６行５１
２列に配列されたメモリセルを備える。このメモリセル
ブロックＭＡＬ〜ＭＡ８は、行アドレス信号の最上位ビ
ットＲＡ８により２つのグループに分割される。すなわ
ち最上位アドレス信号ビットＲＡＳが“０”であるメモ
リセルブロックＭＡＬ、ＭＡ２．ＭＡ５およびＭＡ６と
、最上位行アドレス信号ビットＲＡＳが“ｌ”であるメ
モリセルブロックＭＡ３． ＭＡ４．ＭＡ７およびＭＡ
８である。 各メモリセルブロックＭＡＬ〜ＭＡ８に対応して、セン
スアンプ群ＳＡＩ〜Ｓ Ａ、 ８かそれぞれ設けられる
。このセンスアンプ群ＳＡＩ〜ＳＡ８はそれぞれ、対応
のメモリセルブロックの各ビット線対に対応して設けら
れており、各ビット線対上の信号電位差を差動的に検知
し増幅する。 隣接する２つのメモリセルブロックに対応して、各メモ
リセルブロックから列を選択するためのコラムデコーダ
ＣＤ１〜ＣＤ４か設けられる。コラムデコーダＣＤＩは
メモリセルブロック＞ｉＡ１〜ＩＡ２からそれぞれ１列
を選択する。コラムデコーダＣＤ２はメモリセルブロッ
ク）ｖＩＡ３およびＭＡ４からそれぞれ１列を選択する
。コラムデコーダＣＤ３はメモリセルブロックＭ Ａ
’ＤおよびＭＡ６からそれぞれ１列を選択する。コラム
デコーダＣＤ４はメモリセルブロックＭＡ７．ＭＡ８か
らそれぞれ１列を選択する。 このメモリセルアレイ１から行を選択するためにロウデ
コーダ２が設けられる。ロウデコーダ２は、この８個の
メモリセルブロックＭ Ａ １〜ＭＡ８のうち最上位行
アドレス信号ビットＲＡＳに従って２分割されたグルー
プの一方のグループのメモリセルブロックからそれぞれ
１行を選択する。 このロウデコーダ２およびコラムデコーダＣＤ１〜ＣＤ
４へそれぞれ行アドレス信号および列アドレス信号を与
えるためにアドレスバッファ３か設けられる。アドレス
バッファ３は外部から与えられるアドレス信号ＡＯ〜Ａ
８を受け、内部行アドレス信号ＲＡＯ−ＲＡ８および内
部列アドレス信号ＣＡＯ−ＣＡ８を発生する。このアド
レスバッファ３へは行アドレス信号と列アドレス信号と
か時分割的に多重化されて与えられ、この行アドレス信
号および列アドレス信号の取り込むタイミングは外部か
らの制御信号ＲＡ、ＳおよびＣＡＳにより与えられる。 このロウデコーダ２により選択されたワード線か属する
メモリセルブロック対応に設けられたセンスアンプ群の
みを活性化するためにセンスアンプ活性化信号発生回路
４か設けられる。センスアンプ活性化信号発生回路４は
、制御信号発生回路５から発生される内部制御信号Ｉｎ
ｔ、ＲＡ、Ｓとアドレスバッファ３からの最上位アドレ
ス信号ビットＲＡＳとに応答してセンスアンプ活性化信
号φ０およびφ１のいずれか一方を活性化する。すなわ
ち行アドレス信号ＲＡＳか“０”の場合には、センスア
ンプＳＡＬ、ＳＡ２．ＳＡ５およびＳＡ６に対する活性
化信号φＯか活性状態とされる。 最上位アドレス信号ビットＲＡ８が“１”の場合にはセ
ンスアンプ群ＳＡ３．ＳＡ４．ＳＡ、７およびＳＡ８を
活性化する活性化信号φ１が活性状態とされる。 この構成においてはコラムデコーダＣＤ１〜ＣＤ４によ
り４列すなわち４ビツトのデータか選択されるため、さ
らにこの４ビツトのデータから１ビツトを選択する機能
を備える人出力バッフ７回路６が設けられる。人出力バ
ッファ回路６は、最上位行および列アドレス信号ビット
ＲＡＳおよびＣＡＳに応答して、選択された４ビツトデ
ータのうち１ビツトのみを選択し、装置外部とそのデー
タを授受する。 制御信号発生回路５は、外部から与えられる信号ＲＡＳ
、ＣＡＳおよびＷに応答して各種必要な内部制御信号を
発生する。たたし第２２図に示す構成においては、セン
スアンプ活性化に関連する内部信号Ｉｎｔ、ＲＡＳのみ
が代表的に示される。 信号Ｗが“Ｌ”のデータ書込を示している場合、入出力
回路６は、外部から与えられたデータを選択されたメモ
リセルへ伝達する。信号Ｗが“Ｈ”のデータ読６を示し
ている場合にはこの選択された４ビツトのうちの１ビツ
トか出力データとして出力される。ただしこの４ビツト
のうちから１ピツトのみを選択する構成は半導体記憶装
置か×１ビット構成の場合であり、×４ビット構成の場
合には、入出力回路６は、与えられた４ビツトのメモリ
セルデータをそのまま装置外部と授受することになる。 第２３図は第２２図に示すセンスアンプ活性化信号発生
回路４の具体的構成の１例を示す図である。第２３図に
おいて、センスアンプ活性化信号発生回路４は、内部信
号Ｉｎｔ、ＲＡＳを所定時間遅延させセンスアンプ駆動
信号φＸを発生する遅延回路］０と、遅延回路１０から
のセンスアンプ駆動信号φＸを最上位行アドレス信号ヒ
ｙトＲＡ８によりその伝達経路を切り換えて出力するマ
ルチプレクサ回路１１とを含む。 マルチプレクサ回路１１は、その偽入力に最上位行アド
レス信号ビットＲＡＳを受け、その真人力にセンスアン
プ駆動信号φＸを受けるゲート回路ＧＩＯと、その一方
入力に最上位アドレス信号ビットＲＡＳを受け、その他
方入力にセンスアンプ駆動信号φＸを受けるゲート回路
Ｇｌｌとを含む。最上位行アドレス信号ビットＲＡ、８
か“０”の場合、すなわちその電位か“Ｌ”の場合、ゲ
ート回路ＧＩＯかイネーブルされ、センスアンプ駆動信
号φＸに応答してセンスアンプ活性化信号φ０が発生さ
れる。最上位行アドレス信号ビットＲＡＳか“１”の場
合、ゲート回路Ｇｌｌかイネーブルされ、センスアンプ
駆動信号φＸに応答してセンスアンプ活性化信号φ１が
発生される。次にこの第２３図に示す半導体記憶装置の
動作についてその動作波形図である第２４図を参照して
簡単に説明する。 ノーマルサイクルにおいては、すなわちデータの書込ま
たは読出が行なわれる場合、まず外部からの信号ＲＡＳ
が“Ｌ”に立ち下がる。これにより、メモリサイクルが
開始されるとともに、アドレスバッファ３は外部から与
えられるアドレス信号ＡＯ−Ａ８を行アドレス信号とし
て取り込みロウデコーダ２へ与える。この外部信号ＲＡ
Ｓに応答して制御信号発生回路５からは内部信号Ｉｎｔ
。 ＲＡＳが発生される。この内部制御信号Ｉｎｔ。 ＲＡＳにより、行選択系の動作が起動され、ロウデコー
ダ２は与えられた内部行アドレス信号ＲＡＯ−ＲＡＳを
デコードし、この行アドレス信号に対応する行を選択す
る。この第２２図に示す構成においては、４つのブロッ
クから各１行が選択される。この選択されたワード線に
接続されるメモリセルのデータがビット線へ伝達され、
ビット線上の電位差が所望の大きさになると、ついでセ
ンスアンプ活性化信号発生回路４から、センスアンプ活
性化信号φ０またはφ１が発生され、このビット線上の
微小な電位差かさらに差動的に増幅される。このビット
線上の電位差かそれぞれ“Ｈ”および“Ｌ”に確定する
と、次いてコラムデコーダｃＤ１〜ＣＤ４によりアドレ
スバッファ３から与えられた内部列アドレスＣＡＯ−Ｃ
Ａ８に応答して各ブロックから１列すなわち４列か選択
され、入出力回路６に接続される。入出力回路６は、こ
の選択された４列から１列を選択し、装置外部と接続す
る。ここで、コラムデコーダＣＤＩ〜ＣＤ４のうち活性
化されるのは、選択行を含むメモリセルブロックに関連
して設けられたものだけである。 上述のように、８個のメモリセルブロックを２つのグル
ープに分割し、この１つのグループのメモリセルブロッ
クに対応するセンスアンプ群のみを駆動することにより
、全ブロックのセンスアンプ群を駆動する場合に比べ、
センス動作時における充放電電流を半減することができ
、消費電流量の低減、ピーク電流の低減をもたらすこと
ができる。このピーク電流の低減は、またセンス動作時
に基板へ流れ込む電流量を半減することかでき、基板電
位の変動、基板電流（電源線から基板へ流れ込む電流）
に起因するインパクトイオン化現象によるホールの発生
等によるメモリセルデータの破壊の防止などを行なうこ
とかでき、より安定な半導体記憶装置の動作を保証する
ことかできる。 ［発明か解決しようとする課題］ 従来のＣＡＳビフォＲＡ Ｓリフレッシュサイクル等の
リフレッシュモードを備える半導体記憶装置においては
、１サイクルのリフレッシュ動作時においては通常動作
時とまったく同一レベルのビット線充放電電流をもたら
すため、ピーク電流および消費電流という観点からはリ
フレッシュ動作と通常の動作とではほぼ同様である。 第２５図に示すように、コンピュータのメモリシステム
においては、−メモリボード５０上に多数の半導体記憶
装置（メモＩＪＩｃ）が配設される。 ここで、第２５図においてメモリボード５０上に１２個
の半導体記憶装置（メモリＩＣ）が配設された場合が１
例として示される。このようにメモリボード５０上に複
数の半導体記憶装置を配設することにより小容量の半導
体記憶装置を用いて大容量のメモリシステムすなわちア
ドレス空間を実現している。このメモリホード５０はコ
ネクタ５〕を介してコンピュータのデータバスと接続さ
れる。 このようなメモリシステムにおいては、そのメモリシス
テムの構成にもよるか、１つの半導体記憶装置が×１ビ
ット構成の場合、複数のメモリから同時にデータを読出
すことにより、複数ビットで１ワードの構成を実現した
りしている。 また、このようなメモリシステムにおいては、メモリバ
ンク構成がとられ、所定の構成の半導体記憶装置を１つ
のバンクとし、各バンクごとに第２６図に示すようにア
ドレス空間Ａ、ＢおよびＣを割り当て、各アドレス空間
に対応してバンクを選択して実質的に小容量の半導体記
憶装置を用いて大容量のアドレス空間を実現している。 ここで、第２６図においては、半導体記憶装置ＭＩＣＩ
〜ＭＩＣ４が第２６図に示すアドレス空間Ａのために用
いられ、半導体記憶装置〜ｉｆ Ｃ５ないしＭ ｒＣ８
がアドレス空間Ｂに対応して用いられ、半導体記憶装置
ＭＩＣ９ないしＭＩＣ１２かアドレス空間Ｃに関連して
用いられる場合が一例として示される。 このようなメモリシステムにおいては、大部分の半導体
記憶装置はデータ保持状態にあり、その一部の半導体記
憶装置のみがアクセスされ、データの書込／読出が行な
われているだけである。したがって、通常動作時におけ
るピーク電流としては実際にアクセスされている半導体
記憶装置におけるピーク電流のみを考慮すればよい。し
か１．なから一方、リフレッシュ動作時においては、こ
のすべてのデータ記憶用のメモリが同時にリフレッシュ
されるため、このリフレッシュ時におけるピーク電流の
方が通常動作時よりも遥かに大きな値となり、特に低消
費電流化が要求されるバッテリバックアップ型のパーソ
ナルコンピュータにおいてはこのリフレッシュ時におけ
る消費電流量、特にピーク電流が大きな問題となる。 バッテリバックアップ機能を備えるパーソナルコンピュ
ータにおいてバッテリバックアップ時にリフレッシュを
行なう場合、特にリフレッシュ機能を内蔵する半導体記
憶装置が用いられている場合、そのシステムの半導体記
憶装置はすべてのものが同時にリフレッシュ動作か実行
されるため、リフレッシュ時におけるピーク電流が大き
くなり、バッテリの消費電流が大きくなり、バッテリバ
ックアップ時におけるバッテリの消耗が激しく、バッテ
リバックアップ機能を十分に果たすことができないとい
う問題が生じる。 それゆえ、この発明の目的はメモリシステムのための電
源に対する負担を軽減することのできるダイナミック型
半導体記憶装置を提供することである。 この発明の他の目的はリフレッシュ動作時における消費
電流、特にピーク電流を低減することのできる半導体記
憶装置を提供することである。 「課題を解決するための手段］ この発明にかかるダイナミック型半導体記憶装置は、各
々が複数のメモリセルを有するｍ個のメモリセルブロッ
クと、各メモリセルブロックに関連して設けられ、関連
のメモリセルブロック内の選択されたメモリセルの情報
を検知し増幅する複数のセンスアンプ群と、リフレッシ
ュ指示検出信号とブロック選択信号とに応答して、この
ブロック選択信号により選択されたメモリセルブロック
に関連して設けられたセンスアンプ群を活性化するセン
スアンプ活性化手段とを含む。 このブロック選択信号は、上記ｍ個のメモリセルブロッ
クのうちｎ個のメモリセルブロックを同時に指定する。 ここでｍ、ｎはともに整数であり、かつｎ５ｍである。 センスアンプ活性化手段は、リフレッシュ指示検出信号
が活性状態にありリフレッシュを指示している場合にあ
るときのみ、ブロック選択信号により選択されたｎ個の
メモリセルブロックに関連して設けられたセンスアンプ
群を各々異なるタイミングで活性化する手段を含む。 Ｕ作用］ この発明においては、リフレッシュ指示検出信号か活性
状態にあり半導体記憶装置かりフレッシュサイクルを指
定されたときのみ、センスアンプ群か各メモリセルブロ
ックごとに異なるタイミングで活性化される。これによ
り、リフレッシュ動作時におけるヒツト線充放電に伴う
電流を分散させることかでき、ピーク電流を通常動作サ
イクル時よりも低減することかできる。 ［発明の実施例］ 第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成の一例を概略的に示す図である
。第１図に示すダイナミック型半導体記憶装置は記憶容
量１Ｍビットのメモリセルアレイ１を有し、このメモリ
セルアレイ１は８個のメモリセルブロックＭ Ａ １〜
ＭＡ８に分割される。各メモリセルブロックＭＡＬ〜Ｍ
Ａ８は、２５６行５１２列のマトリクス状に配列された
メモリセルを含む。 このメモリセルアレイ１から行および列を選択するため
にロウデコーダ２およびコラムデコーダＣＤＩ〜ＣＤ４
が設けられる。ロウデコーダ２は、アドレスバッファ３
から与えられる内部行アドレスＲＡＯ〜ＲＡＳを受け、
この最上位アドレス信号ビットＲＡＳにより４ブロツク
のワード線のみを選択する。ここで、メモリセルブロッ
クＭ Ａ １〜’ｖＩＡ８は、その最上位行アドレス信
号ビットＲＡＳにより２つのグループに分割される。メ
モリセルブロックＭＡ １ 、 ＭＡ ２ 、 ＭＡ、
５およびＭＡ６は、最上位行アドレス信号ビットＲＡ
Ｓか“０“のワード線を含み、メモリセルブロックＭＡ
３゜ＭＡ４．ＭＡ７およびＭＡ８は最上位行アドレス信
号ビットＲＡ、 ８が“１″のワード線を含む。 コラムデコーダＣＤＩ〜ＣＤ４は、２つのメモリセルブ
ロックに対して１つずつ設けられる。すなわちコラムデ
コーダＣＤＩはメモリセルブロックＭＡＬ、ＭＡ２に対
して設けられ、コラムデコーダＣＤ２はメモリセルブロ
ックＭＡ３およびＭＡ４に対して共通に設けられ、コラ
ムデコーダＣＤ３はメモリセルブロックＭＡ５およびＭ
Ａ６に対して共通に設けられ、コラムデコーダＣＤ４は
メモリセルブロックＭＡ７およびＭＡ８に対して共通に
設けられる。 メモリセルブロックＭＡＩ〜ＡＭ８の各々に対応して、
センスアンプ群ＳＡＩ〜ＳＡ８か設けられる。このセン
スアンプ群ＳＡＩ〜Ｓ Ａ ８はそれぞれ対応のメモリ
セルブロックの選択されたメモリセルの情報を検知し増
幅する。 センスアンプ群Ｓ Ａ １〜Ｓ Ａ ８を駆動するため
に、リフレッシュ指示検出信号φＲＥＦを発生するＣＡ
ＳビフォＲＡＳ検出回路３０と、制御信号発生回路５か
らの内部信号Ｉｎｔ、ＲＡＳに応答してセンスアンプ活
性化信号φ０．φ１を発生するセンスアンプ活性化信号
発生回路４と、信号φＲＥＦ％ φＯ２φ１に応答して
センストリガ信号φＳ１〜φＳ８を発生するセンストリ
ガ発生回路２０とが設けられる。 στゑビフォＲＡＳ検出回路３０は、外部からの信号Ｒ
ＡＳおよびＣＡＳのタイミングに応答してリフレッシュ
指示検出信号φＲＥＦを発生する。 このＣＡＳビフオＲＡＳ検出回路３０の構成は第１４図
に示す回路構成と同様であり、リフレッシュ指示信号Ｒ
ＥＦを反転した信号かりフレソンユ指示検圧信号φＲ０
・に対応する。 センスアンプ活性化信号発生回路４は、最上位行アドレ
ス信号ビットＲＡＳに応答して、内部信号Ｊｎｔ、Ｒ，
ＡＳか与えるタイミングでセンスアンプ活性化信号φ０
．φ１のいずれか一方を活性化する。 センストリガ発生回路２０は、このセンストリガ信号φ
Ｓ１〜φＳ８をそれぞれ対応のセンスアンプ群ＳＡＩ〜
ＳＡ８へ与える。センストリガ発生回路２０は、リフレ
ッシュ指示検出信号φＲＥ２が不活性状態にあり、半導
体記憶装置かノーマル動作状態にある場合には、センス
アンプ活性化信号φ０またはφ１に応答して４つのブロ
ックに対応して設けられたセンスアンプ群を同時に活性
化する。センストリガ発生回路２０は、このセンスリフ
レッシュ指示検出信号φＲＥＦが活性状態にあり、半導
体記憶装置がリフレッシュモードにあることを検出した
場合には、最上位行アドレス信号ピッ’ｐ Ｒ、Ａ ８
か指定するメモリセルブロックこ対応するセンスアンプ
トリガ信号を順次具なるタイミングで活性化する。 この半導体記憶装置はさらに周辺回路として、ノフレッ
シュ指示検出信号φ３５．に応答して起動されリフレッ
シュに必要な各種信号を発生するリフレッシュ回路５０
と、このリフレッシュ回路５０からの切換信号ＭＵＸに
応答して、外部アドレス信号ＡＯ〜Ａ８およびリフレッ
シュ回路５０からのリフレッシュアドレスＱＯ〜Ｑ８の
いずれか一方を選択的に通過させてアドレスバッファ３
へ与えるマルチプレクサ５２を含む。リフレッシュ回路
５０は、リフレッンユ時においてワード線が選択された
場合にその内容を１ビツトインクリメントするリフレッ
シュアドレスカウンタ５１を含む。リフレッシュアドレ
スカウンタ５１は、ワード線駆動信号φＷに応答してカ
ウント動作を実行する。このリフレッシュ回路５０の構
成は、第１６図に示す従来のリフレッシュ回路とほぼ同
様である。 入出力回路６は、この半導体記憶装置がノーマルモート
にある場合に、同時に選択された４ビツトのデータから
１ビツトを選択しく半導体記憶装置が×１−ビット構成
の場合）、装置外部とその選択されたメモリセルとの間
でデータを授受する。 入出力回路６は、この４対王の選択を最上位アドレス信
号ビットＲＡＳおよびＣＡ８に応じて実行する。 第２図は第１図に示すダイナミック型半導体記憶装置の
動作を示す信号波形図である。以下、第１図および第２
図を参照してこの発明の一実施例であるダイナミック型
半導体記憶装置の動作について説明する。まず、リフレ
ッシュサイクル時の動作について説明する。 このダイナミック型半導体記憶装置においては、リフレ
ッシュの指示は信号ＲＡＳと信号ＣＡ、 Ｓとのタイミ
ング関係により設定される。すなわち、時刻ｔ１におい
て信号ＲＡＳか立ち下がる時点において、信号でτ１が
すでに“Ｌ”に立ち下がっていることによりリフレッシ
ュサイクルが設定される。ＣＡＳビフォＲＡＳ検出回路
３０は、この信号ＲＡＳ、ＣＡＳのタイミング関係によ
りリフレッシュ指示か与えられたと判断し、リフレッシ
ュ指示検出信号φＲＥＦを活性状態の“Ｈ”に立ち上げ
、センストリガ発生回路２０へ与える。 制御信号発生回路５からは、この外部信号ＲＡＳの立下
がりに応答して内部信号１ｎｔ、ＲＡ、Ｓを発生し、セ
ンスアンプ活性化信号発生回路４へ与える。リフレッシ
ュ回路５０は、ＣＡＳビフォＲＡＳ検出回路３０からの
リフレッシュ指示検出信号φＲ１１：Ｆに応答して、切
換信号Ｍ Ｕ Ｘを発生し、マルチプレクサ５２へ与え
る。マルチプレクサ５２はこのリフレッシュ回路５０に
含まれるリフレッシュアドレスカウンタ５１からのリフ
レッシュアドレスＱＯ〜Ｑ８を選択してアドレスバッフ
ァ３へ与える。アト１／スバツフア３は、この外部信号
ＲＡＳの立下がりに応答して、与えられた信号を取り込
み、内部行アドレス信号ＲＡＯ−ＲＡＳを発生しロウデ
コーダ２に与える。ロウデコーダ２はこの与えられた行
アドレス信号ＲＡＯ〜ＲＡＳをデコードし、その８個の
メモリセルブロックＭＡ、１〜ＭＡ８のうち４個のメモ
リセルブロックに含まれるワード線を各ブロックから１
本ずつ選択する。 選択ワード線に接続されるメモリセルデータか各ビット
線上に伝達された後、センスアンプ活性化信号発生回路
４からセンスアンプ活性化信号φ０またはφ１が発生さ
れる。このセンスアンプ活性化信号φＯまたはφ１が発
生されるのは、アドレスバッファ３からの内部行アドレ
ス信号ビットＲＡ、 ８の“０”１”により決定される
。アドレス信号ビットＲＡＳが“０”の場合センスアン
プ活性化信号φ０が発生され、“１”の場合にはセンス
アンプ活性化信号φ１が発生される。 センストリガ発生回路２０は、このリフレッシュ指示検
出信号φＲＥＦに応答して、与えられたセンスアンプ活
性化信号φ０（φ１）を順次子め定められた時間だけ遅
延させてセンストリガ信号φｓ１〜φｓ８として出力す
る。各選択されたメモリセルブロックに対応するセンス
アンプ群はこのセンストリガ信号φＳ１〜φＳ８に応答
してセンス動作を実行する。すなわち、時刻［１におい
てセンスアンプ活性化信号φ０か発生されると、これに
応答してますセンストリカ信号φＳ］ （φｓ３）か発
生され、時刻ｔ２においてセンストリカ信号φｓ２（φ
ｓ４）か発生され、時刻ｔ３においてセンストリガ信号
φｓ５（φｓ７）か発生され、時刻ｔ４においてセンス
トリカ信号φＳ６（φｓ８）か発生される。各センスア
ンプ群に含まれるセンスアンプはこのセンストリガ信号
に応してセンス動作をし、関連のビット線の充放電を実
行する。したかって、このリフレッシュモート時におけ
るピーク電流１ｃは、第２図（］）に示すごとくその充
放電電流が分散されるため、小さくなる。 次いで通常のデータの書込または読呂を行なう通常サイ
クル（ノーマルサイクル）時の動作について説明する。 通常サイクル時においては、信号Ｌ にＴＬちｉかる。 この信号ＲＡＳ、Ｕ八５リタへミング関係により、ＣＡ
Ｓビフｔ Ｒ，Ａ Ｓ検出回路３０は、リフレッシュ指
示が与えられていないと判断し、リフレッシュ指示検出
信号φ３．。 を不活性状態の“Ｌ”に維持する。マルチプレクサ回路
５２は、リフレッシュ回路５０が起動されていないため
、このリフレッシュ回路５０からの切換信号Ｍ Ｕ Ｘ
に応答して外部からのアドレス信号ＡＯ〜Ａ８を選択し
てアドレスバッファ３へ与える。アドレスバッファ３は
、外部信号ＲＡＳの立下がりに応答して、与えられたア
ドレス信号を選択し内部行アドレス信号ＲＡＯ〜ＲＡ、
８を選択する。リフレッシュサイクル時と同様にして
、制御信号発生回路５からの内部信号Ｉｎｔ、ＲＡＳに
応答してセンスアンプ活性化信号発生回路４からはセン
スアンプ活性化信号φ０またはφ１が発生される。 センストリガ発生回路２０はこのリフレッシュ指示検出
信号φＲＥＦが“Ｌ”にあるため、センスアンプ活性化
信号φＯまたはφ１に応答して、行アドレス信号ビット
ＲＡＳが指定するメモリセルブロックに対応するセンス
アンプ群に対しセンストリガ信号を与える。このとき、
４つのメモリセルブロックに対応して設けられたセンス
アンプ群か時刻Ｔにおいて同時に活性化されてセンス動
作か行われるため、そのピーク電流Ｉｃはリフレッシュ
サイクル時におけるそれと比へると大きくなっている。 このセンス動作完了後、続いて信号ＣＡＳの立下がりに
より、コラムデコーダＣＤＩ〜ＣＤ４により４列か選択
され、データの書込／′読出か入出力回路６を介して実
行される。 なお、上述の構成において、非選択メモリセルブロック
においては、各ビット線はプリチャージ状態に保持され
ている。 第３図は第１図に示すセンストリガ発生回路の具体的構
成の一例を示す図である。第３図においてセンストリガ
発生回路３０は、リフレッシュ指示検出信号φＲＥＦを
それぞれ遅延させるためのインバータＧ４１〜Ｇ４７と
、センストリガ信号φＳ１〜φｓ８を発生するためのＮ
ＡＮＤゲートＧ２１〜Ｇ２８とインバータＧ３１〜Ｇ３
８を含む。 ＮＡＮＤゲートＧ２１はセンスアンプ活性化信号φＯと
インバータＧ４ ］［力とを受ける。インバータＧ３１
はＮＡＮＤゲートＧ２１出力を受け、センストリカ信号
φＳ１を発生する。 ＮＡＮＤゲートＧ２２は、センスアンプ活性化信号φ０
とインバータ６４３８力とを受ける。インバータＧ３２
はＮＡＮＤゲートＧ２２比力を受けてセンストリガ信号
φＳ２を発生する。 ＮＡＮＤゲートＧ２５は、センスアンプ活性化信号φ０
とインバータＧ４５出力とを受ける。インバータＧ３５
はＮＡＮＤゲートＧ２５ａｌ力を受けてセンストリガ信
号φＳ５を発生する。 ＮＡＮＤゲートＧ２６はセンスアンプ活性化信号φ０と
インバータＧ４７出力とを受ける。インバータＧ３６は
ＮＡＮＤゲートＧ２６ａ力を受け、センストリガ信号φ
Ｓ６を発生する。 ＮＡＮＤゲートＧ２３はセンスアンプ活性化信号φ１と
インバータＧ４１出力とを受ける。インバータＧ３３は
ＮＡＮＤゲートＧ２３出力を受け、センストリカ信号φ
Ｓ３を発生する。 ＮＡＮＤゲートＧ２４はインバータＧ４３の出力とセン
スアンプ活性化信号φ１とを受ける。インバータＧ３４
はＮＡＮＤゲートＧ２４の出力を受け、センストリガ信
号φＳ４を発生する。 ＮＡＮＤゲートＧ２７はインバータＧ４５の出力とセン
スアンプ活性化信号φ１とを受ける。インバータＧ３７
はＮＡＮＤゲートＧ２７の圧力を受け、センストリガ信
号φＳ７を発生する。 ＮＡＮＤゲートＧ２８は、インバータＧ４７の８力とセ
ンスアンプ活性化信号φ１とを受ける。 インバータＧ ３．８は、ＮＡＮＤゲートＧ２８の圧力
を受けて、センストリガ信号φＳ８を発生ずる。 リフレッシュモード時とノーマルモード時とてセンスア
ンプトリガ信号φＳ１〜φＳ８の発生タイミングを異な
らせるために、タイミング信号発生回路７０が設けられ
る。 タイミング信号発生回路７０は、Ｄ型フリップフロップ
７０１と、ＣＭＯＳトランスミッションゲート７０３，
７０４と、インバータ７０２および７０５を含む。Ｄ型
フリップフロップ７０１は、外部信号ＲＡＳを受けるＤ
入力と、ＣＡＳビフオＹτ］検出信号ＣＢＲを受けるク
ロック人力ＣＬＫと、切換信号φＡを発生するＱ出力端
子と、リセット人力Ｒとを有する。リセット人力Ｒは、
内部信号１ｎｔ、ＲＡＳの立下がりに応答して出力Ｑを
“Ｌ”にリセットする。 ＣＭＯＳトランスミッションゲート７０３は、インバー
タ７０２を介してリフレッシュ指示検出信号φ。０．を
受ける。ＣＭＯＳトランスミッションゲート７０４は、
リフレッシュ指示検出信号φＲＥＦを直接受ける。この
トランスミッションゲート７０３および７０４の制御入
力へはＤ型フリップフロップ７０１からの切換制御信号
φＡおよびインバータ７０５を介した信号がそれぞれ与
えられる。このＣＭＯＳトランスミッションゲート７０
３および７０４は互いに相補に動作し、その導通状態に
応じて制御信号φＴを発生する。 ＮＡＮＤゲートは、その与えられた入力がすべて“Ｈ”
のとき“Ｌ”の信号を発生する。インノく一タは与えら
れた信号を反転して出力する。Ｄ型フリップフロップ７
０１は、このクロ・ツク入力ＣＬＫに与えられた信号の
立上りに応答してＤ入力へ与えられる信号を取り込みそ
のＱ出力より出力する。次にその動作について動作波形
図である第４図および第５図を参照して説明する。 まずノーマル動作時におけるセンス動作について第４図
を参照して説明する。ノーマル動作モード時においては
、信号ＲＡＳが立ち下がった後に信号ＣＡＳが立ち下が
る。したがって、この場合σＸ１ビフオＲＡＳ検出信号
ＣＢＲは発生されないため、Ｄ型フリップフロップ７０
１はそのリセット状態を維持し、そのＱ出力からの信号
φＡは“Ｌ“となる。これにより、トランスミッション
ゲート７０４が導通状態となっており、リフレッシュ指
示検ａ信号φＲＥＰが制御信号φＴとしてインバータＧ
４１へ与えられる。このノーマル動作時においては、リ
フレッシュ指示検出信号信号φＲＥＦは発生されず“Ｌ
”に固定されるため、制御信号φＴは“Ｌ“レベル固定
となり、インバータＧ４１の出力φＴ′はＨ” レベル
に固定される。 次いで、信号ＲＡＳの立下がりにより各メモリセルブロ
ックにおいてワード線選択動作が行なわれたのち、セン
スアンプ活性化信号φＯ（またはφ１）が発生される。 すでにＮＡＮＤゲートＧ２１〜Ｇ２８の一方入力へは“
Ｈ”の信号か与えられている。したがって、発生された
センスアンプ活性化信号φ０（またはφ１）に応答して
、センストリガ信号φｓｌ、 φｓ２． φＳ５お
よびφＳ６（またはφＳ３、φｓ４． φＳ７および
φｓ８）が同時に立ち上げられる。 次いで第５図を参照して、リフレッシュサイクル時の動
作について説明するリフレッシュサイクルは信号ＲＡＳ
の降下よりも先に信号ＣＡＳを立ち下げることにより設
定される。この信号σＸ３の立下がりに応答してＣＡＳ
ビフォＲＡＳ検出信号ＣＢＲが発生される。この信号Ｃ
ＢＲが発生された時点においては信号ＲＡＳはまだ“Ｈ
”にあるため、Ｄ−フリップフロップ７０１のＱ出力か
らの信号φＡは“Ｈ”に立ち上がる。これにより、ＣＮ
１０Ｓトランスミツシヨンゲート７０３が導通状態とな
る。このときまだ、リフレッシュ指示検出信号φＲＥＦ
は発生されていないため、インバータ７０２８力は“Ｈ
”にあり、応じて制御信号φＴか“Ｈ”、制御信号φＴ
′か“Ｌ”となる。 したがって、この状態においてＮＡＮＤゲート０２１〜
Ｇ２８の出力はＨ”にあり、センストリガ信号φＳ１〜
φＳ８はすべてまだ“Ｌ”にある。 次いで、信号ＲＡＳか立下がり、リフレッシュ用アドレ
スの取り込みおよびワード線の選択が行なわれたのち、
センスアンプ活性化信号φＯ（またはφＳＪ、）が発生
される。インバータＧ４１は予め定められた遅延時間を
有しており、制御信号φＴを所定時間遅延させかつ反転
した後信号φＴ′を出力している。このインバータ７０
２およびインバータＧ４１か与える遅延時間を適当に設
定すれば、リフレッシュ指示検出信号φＲ０゜か“Ｈ”
に立ち上かり、かつセンスアンプ活性化信号φ０（また
はφ１）が発生された後に（時間Ｔｈ経過後）制御信号
φＴ′を“Ｌ”から“Ｈ”へ移行させることができる。 この信号φＴ′が“Ｈ“に立ち上がることにより、まず
初段のゲートにより、センストリガ信号φｓｌ（または
φｓ３）が発生され、対応のメモリセルブロックＭＡ１
（またはＭＡ３）におけるセンス動作が行なわれる。 続いて、インバータＧ４２．Ｇ４３が与える遅延時間を
経過した後センストリガ信号φｓ２（またはφｓ４）が
発生され、続いてインバータＧ４４゜Ｇ４５の遅延をさ
らに経た後にセンストリガ信号φｓ５（またはφｓ７）
が発生され、さらにインバータＧ４．６．Ｇ４７の遅延
を経た後センストリガ信号φｓ６． （φｓ８）が発生
される。したがって、このリフレッシュサイクルにおい
ては、センスアンプ開始タイミングは４種類設けられる
ことになる。 ここで、制御信号φＴ′が“Ｌ”に立ち下がった後にセ
ンスアンプ活性化信号φＯ（またはφ１）が立ち上がる
までに要する時間Ｔｄに関して、この制御信号φＴのパ
ルス幅すなわち信号σＡＳが立ち下がってσＸ１ビフォ
ＲＡ、Ｓ検出信号ＣＢＲが発生されてからリフレッシュ
指示検出信号φ３゜２が発生されるまでの時間を適当に
設定するためには、インバータＧ４１の与える遅延時間
を適当な値に設定すればよい。また、このリフレッシュ
サイクルにおいてセンストリガ信号か活性状態となって
いる時間の最小の時間Ｔｅは、ノーマルサイクル時にお
けるセンスアンプ活性化維持時間よりも短くなるが、こ
のリフレッシュサイクルにおいてはデータの書込または
読出が何ら行なわれないため、単にセンスアンプにより
検出および増幅されたデータかメモリセルへ書き込まれ
る時間的余裕が確保されていれば十分である。 上記実施例においては、στ１ビフォＲＡＳ検出回路に
よりリフレッシュ指示検出信号を導出している。しかし
ながら、このダイナミック型半導体記憶装置が外部から
与えられるリフレッシュ指示信号ＲＥＦに応答してリフ
レッシュ動作をするオートリフレッシュまたはセルフリ
フレッシュ機能を備えている場合、第６図に示すような
回路を用いることによりリフレッシュ指示検出信号を発
生することかできる。 第６図はこの発明の他の実施例であるリフレッシュ指示
信号検出回路の発生回路の構成を示す図である。この構
成では、リフレッシュ指示時に発生される信号Ｍ Ｕ
Ｘをその一方入力に受け、内部信号φＷをその他方人力
に受けるゲート回路８０か設けられる。このゲート回路
８０からリフレッシュ指示検圧信号φＲ，ｌ： Ｆ′が
発生される。この信号φＲ１！Ｆ′かセンストリガ発生
回路３０へ与えられる。この第６図に示す信号ＭＵＸ、
φＷは、第１６図に示す従来のリフレッシュ回路に
おいて発生される信号である。このときフリップフロッ
プ７０１のクロック人力ＣＬＫへは信号ＭＵＸが与えら
れる。 この上記実施例においては、てＷ１ビフォｈＳ検出回路
としては、ＮＡＮＤゲートを用いたフリップフロップ回
路を用いてリフレッシュ指示検出信号を発生しているか
、第７図に示すようにＤ型フリップフロップ８５を用い
てもリフレッシュ指示検圧信号φＲＥＦを発生すること
かできる。 この第７図においてＤ型フリップフロップ８５は、内部
信号Ｉｎｔ、ＣＡＳを受けるＤ入力と、内部Ｉｎｔ、Ｒ
ＡＳを受けるクロック人力ＣＬＫと、リフレッシュ指示
検出信号φＲＥＦを発生するＱａ力と、内部制御信号Ｉ
ｎｔ、ＲＡＳを受けるリセット人力Ｒとを有する。リセ
ット入力Ｒはその与えられた信号の立下がりに応答して
このＤフリップフロップ８５をリセットし、そのＱ出力
の信号電位を“Ｌ”に設定する。次に第７図に示すＤ型
フリップフロップの動作をその動作波形図である第８図
および第９図を参照して説明する。ます通常動作時サイ
クル時の動作について第８図を参照して説明する。 通常動作サイクルにおいては内部信号ｒｎｔ。 ＲＡＳが立ち上がった後に信号１ｎｔ、ＣＡＳが立ち上
がる。Ｄ型フリップフロップ８５は、クロック人力ＣＬ
Ｋに与えられた信号の立上りに応答してそのＤ入力へ与
えられた信号をラッチしそのＱ出力から持続的に出力す
る。したかって、この場合そのＱ出力からは”Ｌ”固定
の信号φ、。２が発生される。次にリフレッシュサイク
ル時の動作について第９図を参照して説明する。 リフレッシュサイクルは、内部信号Ｉｎｔ、ＣＡＳか内
部信号１ｎｔ、ＲＡＳよりも先に立ち上がる。したかっ
て、信号１ｎｔ、ＲＡＳの立上りに応答してこのＤ型フ
リップフロップ８５のＱ出力は“Ｈ“に立上り、内部信
号１ｎｔ、ＲＡＳの立下がりに応答してそのＱ出力の信
号電位が“Ｌ”に立ち下がる信号が８カされる。これに
より、信号Ｉｎｔ、ＲＡＳが“Ｈ“の開店性状態となる
リフレッシュ指示検出信号φＲＥＦを発生することがで
きる。 第１０図はこの発明のさらに他の実施例であるリフレッ
シュ指示検出信号発生回路の構成を示す図である。第１
０図に示す構成において、Ｄ型フリップフロップ８６は
、このリセット人力Ｒに内部信号１ｎｔ、ＣＡＳを受け
る点が第７図に示すＤ型フリップフロップ８５と異なっ
ているだけである。 したかってこの第１０図に示す回路構成の場合、そのリ
フレッシュサイクル時の動作波形図を第１１図に示すよ
うに、リフレッシュ指示検出信号φＲＥＦは内部信号Ｉ
ｎｔ、ＣＡ、Ｓの立下がりに応答して“Ｌ”に立ち下が
る。 なお第３図に示すセンストリガ発生回路においてセンス
トリガ信号を発生するタイミングはインバータからなる
遅延回路により与えられている。 しかしながら、この構成は、このような縦続接続された
インバータによる遅延に限定されず、センストリガ信号
φｓ１〜φｓ８を所定の時間間隔をおいて発生させるた
とえばカウンタ回路のような回路であっても同様の効果
を得ることができる。 なお上記実施例においては、リフレッシュサイクルにお
いてもノーマルサイクル時と同様のタイミングで発生さ
れるセンスアンプ活性化信号φ０゜φ１を用いてセンス
トリガ信号を発生している。 これに代えて、リフレッシュアドレスの最上位ビットＲ
ＡＳを用いてセンストリガ信号を発生することもてきる
。 第１２図はこの発明のさらに他の実施例である回路の構
成を示す図である。第１２図において、このセンスアン
プ活性化信号発生回路は、アドレスバッファ３からの最
上位アドレスビット信号ＲＡＳ、ＲＡＳを受けるラッチ
回路９０と、ラッチ回路の出力を所定時間遅延させる遅
延回路９１と、リフレッシュ指示検出信号φＲＥＦに応
答して遅延回路９１８力およびセンスアンプ活性化信号
φ０、φ１のいずれか一方を選択的に通過させるマルチ
プレクサ回路９２とを含む。ラッチ回路９０は、この内
部信号Ｉｎｔ、ＲＡＳに応答してアドレスバッファ３か
ら入力ＩＮＩ、ＩＮ２に与えられた相補アドレス信号ビ
ットＲＡＳ、ＲＡＳをラッチするとともに、内部信号Ｉ
ｎｔ、ＲＡＳの立下がりに応答してリセットされ、与え
られた信号をそのまま通過させる状態となる。遅延回路
９１はラッチ回路９０からの信号を所定時間遅延させる
。マルチプレクサ回路９２は、リフレッシュ指示検出信
号φＲＥＦが発生された場合遅延回路９１の８カを選択
し、ノーマルサイクル時においては、センスアンプ活性
化信号φＯ２φ丁を通過させる。このマルチプレクサ回
路９２からの出力はセンストリガ発生回路２０ヘセンス
アンプ活性化信号として伝達される。 この第１２図に示す構成においては、最上位アドレス信
号ビットＲＡＳ、ＲＡＳを遅延させた信号をそのままセ
ンスアンプ活性化信号として用いることかでき、リフレ
ッシュ時においてセンスアンプ活性化信号発生系の消費
電力を低減することかできる。 さらに、上記第１図に示す半導体記憶装置においては、
各メモリセルブロックにセンスアンプ群が設けられてい
る。しかしながら、第１３図に示す２つのメモリセルブ
ロックにセンスアンプが共有されるいわゆる「シェアド
センス」構成のダイナミック型半導体記憶装置であって
も上記実施例と同様の効果が得られる。ここで第１３図
においてメモリセルアレイ１は１６個のブロックＭ Ａ
１〜ＭＡ１６に分割されており、メモリセルブロック
の２つに共有されるようにセンスアンプ群ＳＡ１〜ＳＡ
８か設けられる。このセンスアンプ群ＳＡ１〜ＳＡ８の
各々へはセンストリガ発生回路２０からセンストリガ信
号φｓ１〜φｓ８がそれぞれ与えられる。このシェアド
センス構成の半導体記憶装置においては、最上位アドレ
ス信号ビットＲＡ９（ここでメモリセルアレイ１は１６
Ｍビットの場合を想定している）によりメモリセルアレ
イ１は、２つの領域に分割され、さらに次のアドレス信
号ビットＲＡＳにより各ブロックグループが２つのグル
ープに分割される。このシェアドセンス構成の半導体記
憶装置においては、アドレス信号ヒツトＲＡ９により選
択されたセルブロックに対しセンス動作が行なわれ、非
選択ブロック群は待機状態に維持される。この選択され
たセルブロック群においてアドレス信号ビットＲＡＳに
より指定されたメモリセルブロックがセンスアンプに接
続され、他方の非選択メモリセルブロックはセンスアン
プ群から切り離される。この状態でセンスアンプ群によ
りセンス動作が実行される。したがってこの場合におい
ても、複数のセンスアンプ群か活性化されるため、リフ
レッシュにおいてこのセンストリガ信号を順次活性化す
る構成とすることによりリフレッシュ時のピーク電流を
低減することが可能となる。 ［発明の効果］ 以上のように、この発明においてはリフレッシュサイク
ル動作時においてのみセンスアンプの活性化タイミング
を各メモリセルブロックごとに異ならせるように構成し
たため、通常動作サイクル時におけるデータの書込／読
出時に発生するピーク電流に比べより少ないピーク電流
によりリフレッシュ動作が可能となり、そのシステム電
源に対する負担を軽減することができる半導体記憶装置
を得ることができる。 また、この発明によれば、通常動作時においてセンスア
ンプはすべて同一のタイミングで活性化されており、リ
フレッシュ動作時においてのみその活性化タイミングが
異なっているため、通常動作時におけるアクセス時間に
悪影響を及ぼすことなくリフレッシュサイクル時におけ
るピーク電流を低減することが可能となる。 したかって、この発明によれば、携帯型パーソナルコン
ピュータなどのようなバッテリバックアップ機能を備え
るコンピュータにおいてそのバッテリバックアップ機能
を十全に機能させることのできるメモリシステムを提供
する半導体記憶装置を得ることができる。
第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成を概略的に示す図である。第２
図はこの発明のダイナミック型半導体記憶装置における
センスアンプ活性化時における動作を示す信号波形図で
ある。第３図は第１図に示すセンストリガ発生回路の具
体的構成の一例を示す図である。第４図および第５図は
第３図に示すセンストリガ発生回路の動作を示す信号波
形図である。第６図はリフレッシュ指示検出信号発生回
路の構成の一例を示す図である。第７図はリフレッシュ
指示検出信号発生回路の他の構成を示す図である。第８
図および第９図は第７図に示す回路の動作を示す信号波
形図である。第１０図はリフレッシュ指示検出信号発生
回路のさらに他の構成を示す図である。第１１図は第１
０図に示す回路の動作を示す信号波形図である。第１２
図はセンスアンプ活性化信号発生回路の構成の一例を示
す図である。第１３図は、この発明による半導体記憶装
置のメモリセルアレイの他の構成例を示す図である。第
１４図はダイナミック型半導体記憶装置におけるメモリ
セルおよび１対のビット線に関連する回路構成を概略的
に示す図である。 第１５図はリフレッシュサイクル時 ＡＳオンリリフレッシュ時の動作を示す信号波形図であ
る。第１６図はリフレッシュ機能を内蔵するダイナミッ
ク型半導体記憶装置におけるリフレッシュ回路の構成の
一例を示す図である。第１７図は第１６図に示す回路の
オートリフレッシュ時の動作を示す信号波形図である。 第１８図は第１６図に示すリフレッシュ回路のセルフリ
フレッシュ時の動作を示す信号波形図である。第１９図
は、ＣＡＳビフォＲＡＳリフレッシュサイクル時におけ
るリフレッシュ指示検出信号発生回路の構成の一例を示
す図である。第２０図および第２１図は第１９図に示す
回路の動作を示す信号波形図である。第２２図は、従来
のダイナミック型半導体記憶装置の全体の構成を概略的
に示す図である。第２３図は第２２図に示すセンスアン
プ活性化信号発生回路の具体的構成の一例を示す図であ
る。第２４図は従来のダイナミック型半導体記憶装置に
おけるセンス動作時の信号波形図である。第２５図は、
メモリシステムの構成の一例を示す図である。第２６図
は、第２５図に示すメモリシステムの各半導体記憶装置
とアドレス空間との対応関係を示す図である。 図において１はメモリセルアレイ、２はロウデコーダ、
３はアドレスバッファ、４はセンスアンプ活性化信号発
生回路、２０はセンストリガ発生回路、３０はστ１ビ
フォＲＡＳ検出回路、ＭＡ１〜ＭＡ８、ＭＡ９〜ＭＡ１
６はメモリセルブロック、ＳＡＩ〜ＳＡ８はセンスアン
プ群、５０はリフレッシュ回路である。 なお、図中、同一符号は同一または相当部分を示す。 特許比願人 三菱電機株式会社 （ほか２名） 第 図 つ、 ８− ＝１〜９ 第 図 第 図 第 図 第 図 ＝１〜８） 第 図 第 図 第 １に −Ｔｅ −一 図 第１４ 図 第 図 第 図 第 図 第 ２０図 （ｆ） ＢＲ ＢＲ （ｈ） ＥＦ ｕ ℃ ＱＪ”＝ 第２１ 図 （ｆ） （ｈ） 第 図 第２４ 図 第２５ 図 第２６ 図
体記憶装置の全体の構成を概略的に示す図である。第２
図はこの発明のダイナミック型半導体記憶装置における
センスアンプ活性化時における動作を示す信号波形図で
ある。第３図は第１図に示すセンストリガ発生回路の具
体的構成の一例を示す図である。第４図および第５図は
第３図に示すセンストリガ発生回路の動作を示す信号波
形図である。第６図はリフレッシュ指示検出信号発生回
路の構成の一例を示す図である。第７図はリフレッシュ
指示検出信号発生回路の他の構成を示す図である。第８
図および第９図は第７図に示す回路の動作を示す信号波
形図である。第１０図はリフレッシュ指示検出信号発生
回路のさらに他の構成を示す図である。第１１図は第１
０図に示す回路の動作を示す信号波形図である。第１２
図はセンスアンプ活性化信号発生回路の構成の一例を示
す図である。第１３図は、この発明による半導体記憶装
置のメモリセルアレイの他の構成例を示す図である。第
１４図はダイナミック型半導体記憶装置におけるメモリ
セルおよび１対のビット線に関連する回路構成を概略的
に示す図である。 第１５図はリフレッシュサイクル時 ＡＳオンリリフレッシュ時の動作を示す信号波形図であ
る。第１６図はリフレッシュ機能を内蔵するダイナミッ
ク型半導体記憶装置におけるリフレッシュ回路の構成の
一例を示す図である。第１７図は第１６図に示す回路の
オートリフレッシュ時の動作を示す信号波形図である。 第１８図は第１６図に示すリフレッシュ回路のセルフリ
フレッシュ時の動作を示す信号波形図である。第１９図
は、ＣＡＳビフォＲＡＳリフレッシュサイクル時におけ
るリフレッシュ指示検出信号発生回路の構成の一例を示
す図である。第２０図および第２１図は第１９図に示す
回路の動作を示す信号波形図である。第２２図は、従来
のダイナミック型半導体記憶装置の全体の構成を概略的
に示す図である。第２３図は第２２図に示すセンスアン
プ活性化信号発生回路の具体的構成の一例を示す図であ
る。第２４図は従来のダイナミック型半導体記憶装置に
おけるセンス動作時の信号波形図である。第２５図は、
メモリシステムの構成の一例を示す図である。第２６図
は、第２５図に示すメモリシステムの各半導体記憶装置
とアドレス空間との対応関係を示す図である。 図において１はメモリセルアレイ、２はロウデコーダ、
３はアドレスバッファ、４はセンスアンプ活性化信号発
生回路、２０はセンストリガ発生回路、３０はστ１ビ
フォＲＡＳ検出回路、ＭＡ１〜ＭＡ８、ＭＡ９〜ＭＡ１
６はメモリセルブロック、ＳＡＩ〜ＳＡ８はセンスアン
プ群、５０はリフレッシュ回路である。 なお、図中、同一符号は同一または相当部分を示す。 特許比願人 三菱電機株式会社 （ほか２名） 第 図 つ、 ８− ＝１〜９ 第 図 第 図 第 図 第 図 ＝１〜８） 第 図 第 図 第 １に −Ｔｅ −一 図 第１４ 図 第 図 第 図 第 図 第 ２０図 （ｆ） ＢＲ ＢＲ （ｈ） ＥＦ ｕ ℃ ＱＪ”＝ 第２１ 図 （ｆ） （ｈ） 第 図 第２４ 図 第２５ 図 第２６ 図
Claims (1)
- 【特許請求の範囲】 各々が複数のメモリセルを有するｍ個のメモリセルブ
ロックを備え、ただしｍは整数であり、前記メモリセル
ブロックの各々に関連して設けられ、関連のメモリセル
ブロック内の選択されたメモリセルの情報を検知し増幅
する複数のセンスアンプ群、および リフレッシュ指示検出信号とブロック選択信号とに応答
して、前記ブロック選択信号により選択されたメモリセ
ルブロックに関連して設けられたセンスアンプ群を活性
化するセンスアンプ活性化手段を備え、前記ブロック選
択信号は前記ｍ個のメモリセルブロックのうちｎ個のメ
モリセルブロックを同時に指定し、ただし、ｎはｍ以下
の整数であり、 前記センスアンプ活性化手段は前記リフレッシュ指示検
出信号が活性状態にあるときにのみ、選択されたｎ個の
メモリセルブロックに関連して設けられたセンスアンプ
群を各々互いに異なるタイミングで活性化する手段を含
む、ダイナミック型半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229085A JPH04109488A (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
| DE69126382T DE69126382T2 (de) | 1990-08-29 | 1991-08-27 | Dynamischer Typ-Halbleiterspeicher mit einer Auffrischungsfunktion und Verfahren zu seiner Auffrischung |
| US07/750,793 US5251176A (en) | 1990-08-29 | 1991-08-27 | Dynamic type semiconductor memory device with a refresh function and method for refreshing the same |
| EP91307819A EP0473388B1 (en) | 1990-08-29 | 1991-08-27 | A dynamic type semiconductor memory device with a refresh function and method for refreshing the same |
| KR1019910015036A KR920005147A (ko) | 1990-08-29 | 1991-08-29 | 다이내믹형 반도체 기억장치 |
| HK98102816A HK1003807A1 (en) | 1990-08-29 | 1998-04-03 | A dynamic type semiconductor memory device with a refresh function and method for refreshing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229085A JPH04109488A (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109488A true JPH04109488A (ja) | 1992-04-10 |
Family
ID=16886520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229085A Pending JPH04109488A (ja) | 1990-08-29 | 1990-08-29 | ダイナミック型半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5251176A (ja) |
| EP (1) | EP0473388B1 (ja) |
| JP (1) | JPH04109488A (ja) |
| KR (1) | KR920005147A (ja) |
| DE (1) | DE69126382T2 (ja) |
| HK (1) | HK1003807A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095277A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
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| JP3220586B2 (ja) * | 1993-12-28 | 2001-10-22 | 富士通株式会社 | 半導体記憶装置 |
| KR0170905B1 (ko) * | 1995-11-06 | 1999-03-30 | 김주용 | 디램 |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
| KR100234365B1 (ko) * | 1997-01-30 | 1999-12-15 | 윤종용 | 반도체 메모리장치의 리프레쉬 방법 및 회로 |
| KR100272161B1 (ko) * | 1997-02-05 | 2000-12-01 | 윤종용 | 반도체메모리장치의고립게이트제어방법및회로 |
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| KR100317195B1 (ko) * | 1998-10-28 | 2002-02-28 | 박종섭 | 반도체메모리의리프레쉬제어회로 |
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- 1990-08-29 JP JP2229085A patent/JPH04109488A/ja active Pending
-
1991
- 1991-08-27 DE DE69126382T patent/DE69126382T2/de not_active Expired - Fee Related
- 1991-08-27 US US07/750,793 patent/US5251176A/en not_active Expired - Fee Related
- 1991-08-27 EP EP91307819A patent/EP0473388B1/en not_active Expired - Lifetime
- 1991-08-29 KR KR1019910015036A patent/KR920005147A/ko not_active Application Discontinuation
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1998
- 1998-04-03 HK HK98102816A patent/HK1003807A1/xx not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| HK1003807A1 (en) | 1998-11-06 |
| EP0473388A2 (en) | 1992-03-04 |
| KR920005147A (ko) | 1992-03-28 |
| EP0473388A3 (en) | 1992-05-06 |
| US5251176A (en) | 1993-10-05 |
| EP0473388B1 (en) | 1997-06-04 |
| DE69126382D1 (de) | 1997-07-10 |
| DE69126382T2 (de) | 1997-11-06 |
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