JP2007095277A - 半導体メモリ装置 - Google Patents
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Abstract
【解決手段】複数のバンクと、前記バンク別リフレッシュ情報を含んでいるEMRS部と、前記バンク別リフレッシュ情報に応答し、少なくとも2つ以上であるバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部とを備た半導体メモリ装置。
【選択図】図3
Description
303 EMRS部
305 セルフリフレッシュイネーブル信号生成部
307 バンクリフレッシュ制御部
Claims (15)
- 複数のバンクと、
前記バンク別リフレッシュ情報を含んでいるEMRS部と、
前記バンク別リフレッシュ情報に応答し、前記複数のバンク数より少ないバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部と
を備えることを特徴とする半導体メモリ装置。 - 前記EMRS部が、バンク別リフレッシュ情報を複数の信号からなるアレイセルフリフレッシュコードとして出力することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記EMRS部が、前記アレイセルフリフレッシュコード値を表す選択されたバンク情報信号、及び前記アレイセルフリフレッシュコード値に応じてバンクを選択するバンク選択信号を共に出力することを特徴とする請求項2に記載の半導体メモリ装置。
- 前記バンクリフレッシュ制御部が、
リフレッシュコマンドに応答し、リフレッシュ周期信号を生成するリフレッシュ周期信号生成部と、
前記リフレッシュ周期信号及び前記選択されたバンク情報信号に応答し、順次にアクティブになるリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成部と、
前記バンク選択信号に応答し、リフレッシュするバンクに前記リフレッシュイネーブル信号を伝達するためのバンク選択部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置。 - 前記リフレッシュイネーブル信号生成部が、
前記リフレッシュ周期信号を受信し、順次にアクティブになる複数のパルスを生成する順次パルス生成部と、
前記複数のパルス及びアレイセルフリフレッシュコード値に対応し、リフレッシュイネーブル信号を生成する4個のデコーダと
を備えることを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第1デコーダが、
第1の選択されたバンク情報信号、第2の選択されたバンク情報信号、第3の選択されたバンク情報信号を受信する第1NORゲートと、
リフレッシュイネーブル信号を生成するためにアクティブになる第1リフレッシュアクティブ信号及び第1NORゲートの出力信号を入力とし、第1リフレッシュイネーブル信号として出力する第2NORゲートと
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第2デコーダが、
第5の選択されたバンク情報信号を反転させる第1インバータと、
前記第1リフレッシュアクティブ信号及び第1インバータの出力信号を入力とする第5NORゲートと、
前記第1の選択されたバンク情報信号及び前記第2の選択されたバンク情報信号を入力とする第3NORゲートと、
前記第1リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第2リフレッシュアクティブ信号及び第3NORゲートの出力信号を入力とする第4NORゲートと、
前記第4NORゲートの出力信号及び第5NORゲートの出力信号を入力とし、第2リフレッシュイネーブル信号として出力する第6NORゲートと
を備えることを特徴とする請求項6に記載の半導体メモリ装置。 - 前記第3デコーダが、
第6の選択されたバンク情報信号を反転させる第4インバータと、
前記第1リフレッシュアクティブ信号及び第4インバータの出力信号を入力とする第9NORゲートと、
第5の選択されたバンク情報信号を反転させる第3インバータと、
前記第2リフレッシュアクティブ信号及び前記第3インバータの出力信号を入力とする第8NORゲートと、
前記第1の選択されたバンク情報信号を反転させる第2インバータと、
前記第2リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第3リフレッシュアクティブ信号及び第2インバータの出力信号を入力とする第7NORゲートと、
前記第7NORゲート、第8NORゲート及び第9NORゲートの出力信号を入力とし、第3リフレッシュイネーブル信号として出力する第10NORゲートと
を備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記第4デコーダが、
第7の選択されたバンク情報信号を反転させる第8インバータと、
前記第1リフレッシュアクティブ信号及び第8インバータの出力信号を入力とする第14NORゲートと、
前記第6の選択されたバンク情報信号を反転させる第7インバータと、
前記第2リフレッシュアクティブ信号及び第7インバータの出力信号を入力とする第13NORゲートと、
前記第5の選択されたバンク情報信号を反転させる第6インバータと、
前記第3リフレッシュアクティブ信号及び第6インバータの出力信号を入力とする第12NORゲートと、
前記第1の選択されたバンク情報信号を反転させる第5インバータと、
前記第3リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第4リフレッシュアクティブ信号及び第5インバータの出力信号を入力とする第11NORゲートと、
前記第11NORゲート、第12NORゲート、第13NORゲート及び第14NORゲートを入力とし、第4リフレッシュイネーブル信号として出力する第15NORゲートと
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記バンクリフレッシュ制御部が、
リフレッシュコマンドに応答し、リフレッシュ周期信号を生成するリフレッシュ周期信号生成部と、
前記リフレッシュ周期信号及び前記選択されたバンク情報信号に応答し、順次にアクティブになるリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成部と、
前記バンク選択信号に応答し、リフレッシュするバンクに前記リフレッシュイネーブル信号を伝達するためのバンク選択部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記リフレッシュイネーブル信号生成部が、
前記リフレッシュ周期信号を受信し、順次にアクティブになる複数のパルスを生成する順次パルス生成部と、
前記複数のパルス及びアレイセルフリフレッシュコード値に対応し、リフレッシュイネーブル信号を生成する4個のデコーダと
を備えることを特徴とする請求項10に記載の半導体メモリ装置。 - 前記第1デコーダが、
第1の選択されたバンク情報信号、第2の選択されたバンク情報信号、第3の選択されたバンク情報信号を受信する第1NORゲートと、
リフレッシュイネーブル信号を生成するためにアクティブになる第1リフレッシュアクティブ信号及び第1NORゲートの出力信号を入力とし、第1リフレッシュイネーブル信号として出力する第2NORゲートと
を備えることを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第2デコーダが、
第5の選択されたバンク情報信号を反転させる第1インバータと、
前記第1リフレッシュアクティブ信号及び第1インバータの出力信号を入力とする第5NORゲートと、
前記第1の選択されたバンク情報信号及び前記第2の選択されたバンク情報信号を入力とする第3NORゲートと、
前記第1リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第2リフレッシュアクティブ信号及び第3NORゲートの出力信号を入力とする第4NORゲートと、
前記第4NORゲートの出力信号及び第5NORゲートの出力信号を入力とし、第2リフレッシュイネーブル信号として出力する第6NORゲートと
を備えることを特徴とする請求項12に記載の半導体メモリ装置。 - 前記第3デコーダが、
第6の選択されたバンク情報信号を反転させる第4インバータと、
前記第1リフレッシュアクティブ信号及び第4インバータの出力信号を入力とする第9NORゲートと、
第5の選択されたバンク情報信号を反転させる第3インバータと、
前記第2リフレッシュアクティブ信号及び前記第3インバータの出力信号を入力とする第8NORゲートと、
前記第1の選択されたバンク情報信号を反転させる第2インバータと、
前記第2リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第3リフレッシュアクティブ信号及び第2インバータの出力信号を入力とする第7NORゲートと、
前記第7NORゲート、第8NORゲート及び第9NORゲートの出力信号を入力とし、第3リフレッシュイネーブル信号として出力する第10NORゲートと
を備えることを特徴とする請求項13に記載の半導体メモリ装置。 - 前記第4デコーダが、
第7の選択されたバンク情報信号を反転させる第8インバータと、
前記第1リフレッシュアクティブ信号及び第8インバータの出力信号を入力とする第14NORゲートと、
前記第6の選択されたバンク情報信号を反転させる第7インバータと、
前記第2リフレッシュアクティブ信号及び第7インバータの出力信号を入力とする第13NORゲートと、
前記第5の選択されたバンク情報信号を反転させる第6インバータと、
前記第3リフレッシュアクティブ信号及び第6インバータの出力信号を入力とする第12NORゲートと、
前記第1の選択されたバンク情報信号を反転させる第5インバータと、
前記第3リフレッシュアクティブ信号のアクティブ区間が終わった後にアクティブになる第4リフレッシュアクティブ信号及び第5インバータの出力信号を入力とする第11NORゲートと、
前記第11NORゲート、第12NORゲート、第13NORゲート及び第14NORゲートを入力とし、第4リフレッシュイネーブル信号として出力する第15NORゲートと
を備えることを特徴とする請求項14に記載の半導体メモリ装置。
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