KR100924355B1 - 반도체 메모리 장치 - Google Patents

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KR100924355B1 KR1020080053043A KR20080053043A KR100924355B1 KR 100924355 B1 KR100924355 B1 KR 100924355B1 KR 1020080053043 A KR1020080053043 A KR 1020080053043A KR 20080053043 A KR20080053043 A KR 20080053043A KR 100924355 B1 KR100924355 B1 KR 100924355B1
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Abstract

본 발명은 리프레쉬 커맨드 및 외부 액티브 신호에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부; 상기 리프레쉬 신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 서브워드라인 선택신호를 생성하는 서브워드라인 선택신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
Figure R1020080053043
오토 리프레쉬, 모바일 디램

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 오토 리프레쉬 동작이 수행 중인 경우 인에이블된 서브워드라인 신호와 조합을 이루는 메인워드라인이 순차적으로 모두 인에이블되기 전에는 새로운 서브워드라인 신호가 인에이블되는 것을 방지하여 전류소모를 절감할 수 있도록 한 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM)은 고립된 셀 커패시터에 전하의 형태로 데이터가 저장되는데, 셀 커패시터가 완벽하지 않기 때문에 저장된 전하는 누설전류(leakage current)에 의해 외부로 소멸된다.
따라서, 데이터가 완전히 소멸되기 전에 리프레쉬(refresh) 동작을 수행해주어야 한다. 리프레쉬는 셀프리프레쉬와 오토 리프레쉬로 나눌 수 있는데, 오토리프레쉬는 리드 또는 라이트 등의 정상 동작을 하는 중에 주기적으로 외부에서 입력되는 커맨드에 의해 수행된다. 즉, 정상 동작을 하되, 최소 tRFC (최소 오토리프레쉬 주기) 이내에 한번씩은 오토 리프레쉬 명령이 외부로부터 들어와야 하는 것이다.
셀프 리프레쉬 명령은 진입명령(entry)이 들어오면 내부 카운터에 의해서 주기적으로 모든 뱅크에 리프레쉬 동작을 계속 수행하며 탈출명령(exit)이 들어오면 리프레쉬가 끝난다.
일반적으로 리프레쉬 명령이 들어왔을 때 워드라인의 인에이블은 하나의 메인워드라인 신호가 인에이블되었을 때 인에이블된 메인워드라인 신호와 조합을 이루는 서브워드라인 신호들을 순차적으로 인에이블시키는 방식으로 진행된다.
종래의 발명에서는 메인워드라인 신호와 서브워드라인 신호의 인에이블 순서를 바꾸어, 하나의 서브워드라인 신호가 인에이블되었을 때, 인에이블된 서브워드라인 신호와 조합을 이루는 메인워드라인 신호들을 순차적으로 인에이블시키는 방식을 사용하고, 셀프 리프레쉬 구간 동안에는 새로운 서브워드라인 신호가 인에이블되는 것을 방지하여 셀프리프레쉬에서 소모되는 전류를 줄이고 있다. 즉, 셀프 리프레쉬 동작이 수행 중에는 새로운 서브워드라인 신호가 인에이블되어, 이와 조합을 이루는 메인워드라인 신호들이 인에이블되는 현상이 발생되는 것을 방지하여 셀프리프레쉬 동작에서 전류소모를 감소시켜 왔다.
이상 설명한 바와 같이, 셀프 리프레쉬 동작에서 소모전류를 줄이기 위한 방안은 활발히 연구되어 온 반면, 오토 리프레쉬 경우에는 소모전류에 관한 스펙(spec.)에 여유가 있어 소모전류를 절감하는 방안에 관한 연구가 크게 이루어지지 않았다.
하지만, 핸드폰 등과 같이 저전력에 사용되는 모바일 기기용 디램의 경우 최 대한 전류 소모를 줄일 필요가 있으므로, 오토 리프레쉬 경우에도 소모전류를 줄일 수 있는 방법에 관한 연구가 절실히 요청되고 있다.
본 발명은 오토 리프레쉬 동작이 수행 중인 경우 인에이블된 서브워드라인 신호와 조합을 이루는 메인워드라인이 순차적으로 모두 인에이블되기 전에는 새로운 서브워드라인 신호가 인에이블되는 것을 방지하여 전류소모를 절감할 수 있도록 한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 리프레쉬 커맨드 및 외부 액티브 신호에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부; 상기 리프레쉬 신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 서브워드라인 선택신호를 생성하는 서브워드라인 선택신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 리프레쉬 신호 생성부는 상기 외부 액티브 신호가 디스에이블된 상태에서 상기 리프레쉬 커맨드가 펄스신호로 인가되는 경우 상기 리프레쉬 신호를 펄스신호로 생성하고, 상기 외부 액티브 신호가 인에이블되는 경우 디스에이블된 상기 리프레쉬 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 리프레쉬 신호 생성부는 상기 오토 리프레쉬 커맨드와 셀프 리프레쉬 커맨드를 입력받아 논리연산을 수행하는 제1 논리소자; 상기 제1 논리소자의 출력신호 및 상기 외부 액티브 신호를 래치한 신호를 입력받아 논리연산을 수행하여 내부 액티브 신호를 생성하는 제2 논리소자; 상기 내부 액티브 신호를 소정 구간 지연시켜 내부 프리차지 신호를 생성하는 지연부; 및 상기 내부 액티브 신호 및 상기 내부 프리차지 신호를 입력받아 출력노드를 구동하는 구동부를 포함한 다.
본 발명에서, 상기 구동부는 상기 내부 프리차지 신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자; 및 상기 내부 액티브 신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운소자를 포함한다.
본 발명에서, 상기 제어신호 생성부는 상기 리프레쉬 신호 및 뱅크액티브 신호에 응답하여 제1 인에이블 신호를 생성하는 제1 인에이블신호 생성부; 상기 제1 인에이블 신호, 선택신호 및 프리디코딩 신호에 응답하여 제2 인에이블 신호를 생성하는 제2 인에이블신호 생성부; 및 상기 제2 인에이블신호를 레벨 시프팅하여 상기 제어신호를 생성하는 레벨 시프터를 포함한다.
본 발명에서, 상기 제1 인에이블 신호 생성부는 상기 리프레쉬 신호가 펄스신호로 인가되는 경우 인에이블되는 제1 인에이블 신호를 생성하고, 상기 리프레쉬 신호가 디스에이블되는 경우 디스에이블되는 제1 인에이블 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 인에이블신호 생성부는 상기 리프레쉬 신호 및 상기 뱅크액티브 신호에 응답하여 제1 노드를 구동하는 구동부; 상기 출력노드의 신호를 래치하는 래치부를 포함한다.
본 발명에서, 상기 구동부는 전원전압과 제2 노드 사이에 연결되어 상기 뱅크액티브 신호에 응답하여 턴온되는 제1 MOS 트랜지스터; 상기 제2 노드와 상기 제1 노드 사이에 연결되어 상기 리프레쉬 신호에 응답하여 턴온되는 제2 MOS 트랜지스터; 및 상기 제1 노드와 접지전압 사이에 연결되어 상기 리프레쉬 신호에 응답하 여 턴온되는 제3 MOS 트랜지스터를 포함한다.
본 발명에서, 상기 제2 인에이블신호 생성부는 상기 제1 인에이블 신호가 인에이블된 상태에서 상기 선택신호 및 상기 프리디코딩 신호가 모두 인에이블되는 경우 인에이블되는 제2 인에이블 신호를 생성하고, 상기 제1 인에이블 신호가 디스에이블된 상태에서 디스에이블되는 제2 인에이블 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제2 인에이블신호 생성부는 상기 선택신호 및 상기 프리디코딩 신호를 입력받아 논리연산을 수행하는 논리부; 상기 논리부의 출력신호 및 상기 제1 인에이블 신호를 입력받아 논리연산을 수행하는 제1 논리소자; 상기 제1 논리소자의 출력신호와 리던던시 신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함한다.
본 발명에서, 상기 레벨 시프터는 상기 제2 인에이블 신호가 인에이블되는 경우 인에이블된 상기 제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 서브워드라인 선택신호 생성부는 상기 제어신호에 응답하여 턴온되어 디코딩 신호를 전달하는 스위치; 및 상기 스위치로부터 전달된 디코딩 신호를 상기 서브워드라인 선택신호로 출력하는 래치부를 포함한다.
또한, 본 발명은 인에이블 신호에 응답하여 카운팅 동작을 수행하여 다수의 어드레스 신호를 생성하는 카운터부; 상기 다수의 어드레스 신호를 디코딩하여 선택신호, 프리디코딩 신호 및 디코딩 신호를 생성하는 디코더부; 리프레쉬 커맨드 및 외부 액티브 신호에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부; 상기 리프레쉬 신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 상기 디코딩 신호로부터 서브워드라인 선택신호를 생성하는 서브워드라인 선택신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 카운터부는 상기 인에이블 신호에 응답하여 카운팅 동작을 수행하여 제1 어드레스 신호를 생성하는 제1 카운터; 및 상기 제1 어드레스 신호에 응답하여 카운팅 동작을 수행하여 제2 어드레스 신호를 생성하는 제2 카운터를 포함한다.
본 발명에서, 상기 디코더부는 상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 선택신호를 생성하는 제1 어드레스 디코더; 상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 프리디코딩 신호를 생성하는 제2 어드레스 디코더; 및 상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 디코딩 신호를 생성하는 제3 어드레스 디코더를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 카운터부(1), 디 코더부(2), 리프레쉬 신호 생성부(3), 제어신호 생성부(4) 및 서브워드라인 선택신호 생성부(5)로 구성된다.
카운터부(1)는 도 2에 도시된 바와 같이, 제1 내지 제8 카운터(10-17)로 구성되어, 오토 리프레쉬 동작 또는 셀프 리프레쉬 동작을 위해 인에이블되는 인에이블 신호(EN)에 응답하여 순차적으로 카운팅 동작을 수행하여, 제1 내지 제8 어드레스 신호(AX<0:7>)를 생성한다. 예를 들어, 오토 리프레쉬 동작 또는 셀프 리프레쉬 동작을 위해 하이레벨의 인에이블 신호(EN)가 인가되는 경우 제1 내지 제8 어드레스 신호(AX<0:7>)는 '1, 1, 1, 1, 1, 1, 1, 1'(각각의 숫자는 제8 어드레스 신호(AX<7>)부터 제1 어드레스 신호(AX<0>)까지 모두 하이레벨임을 의미), '1, 1, 1, 1, 1, 1, 1, 0'와 같이 한 비트씩 감소되어 생성된다.
디코더부(2)는 도 3에 도시된 바와 같이, 제4 및 제5 어드레스 신호(AX<3:4>)를 디코딩하여 제1 내지 제4 선택신호(LAX1<0:3>)를 생성하는 제1 어드레스 디코더(20)와, 제6 내지 제8 어드레스 신호(AX<5:7>)를 디코딩하여 제1 내지 제8 프리 디코딩신호(LAX2<0:7>)를 생성하는 제2 어드레스 디코더(21)와, 제1 내지 제3 어드레스 신호(AX<0:2>)를 디코딩하여 디코딩 신호(LAX3<0:7>)를 생성하는 제3 어드레스 디코더(22)로 구성된다.
제1 어드레스 디코더(20)는 제4 및 제5 어드레스 신호(AX<3:4>)의 조합에 따라 선택적으로 하이레벨로 인에이블되는 제1 내지 제4 선택신호(LAX1<0:3>)를 생성한다. 즉, 4가지 조합의 제4 및 제5 어드레스 신호(AX<3:4>)에 따라 제1 내지 제4 선택신호(LAX1<0:3>) 중 하나만이 하이레벨로 인에이블되어 출력된다.
제2 어드레스 디코더(21)는 제6 내지 제8 어드레스 신호(AX<5:7>)의 조합에 따라 선택적으로 하이레벨로 인에이블되는 제1 내지 제8 프리 디코딩신호(LAX2<0:7>)를 생성한다. 즉, 8가지 조합의 제6 내지 제8 어드레스 신호(AX<5:7>)에 따라 제1 내지 제8 프리 디코딩신호(LAX2<0:7>) 중 하나만이 하이레벨로 인에이블되어 출력된다.
이와 같이 생성된 제1 내지 제4 선택신호(LAX1<0:3>) 및 제1 내지 제8 프리 디코딩신호(LAX2<0:7>)의 조합에 따라 인에이블된 서브워드라인에 대응하는 제1 내지 제32 메인워드라인 신호(미도시)가 선택적으로 인에이블된다. 제1 선택신호(LAX1<0>)가 하이레벨, 제1 프리 디코딩신호(LAX2<0>)가 하이레벨일 때 제1 메인워드라인 신호가 인에이블되며, 제4 선택신호(LAX1<3>)가 하이레벨, 제8 프리 디코딩신호(LAX2<7>)가 하이레벨일 때 제32 메인워드라인 신호가 마지막으로 인에이블된다. 즉, 제4 선택신호(LAX1<3>)가 하이레벨, 제8 프리 디코딩신호(LAX2<7>)가 하이레벨인 경우 인에이블된 서브워드라인에 대응되는 제1 내지 제32 메인워드라인 신호가 모두 순차적으로 인에이블된 상태가 된다.
제3 어드레스 디코더(22)는 제1 내지 제3 어드레스 신호(AX<0:2>)의 조합에 따라 선택적으로 하이레벨로 인에이블되는 디코딩 신호(LAX3<0:7>)를 생성한다. 즉, 8가지 조합의 제1 내지 제3 어드레스 신호(AX<0:2>)에 따라 제1 내지 제8 디코딩 신호(LAX3<0:7>) 중 하나만이 하이레벨로 인에이블되어 출력된다.
리프레쉬 신호 생성부(3)는 도 4에 도시된 바와 같이, 오토 리프레쉬 커맨드(AREF_CMD)와 셀프 리프레쉬 커맨드(SREF_CMD)를 입력받아 부정 논리합 연산을 수행하는 노어게이트(NR30)와, 외부 액티브 신호(EXACT)의 반전신호를 입력받아 래치하는 래치(30)와, 노어게이트(NR30)의 출력신호 및 래치(30)의 출력신호를 입력받아 부정 논리합 연산을 수행하여 내부 액티브 신호(INTACT)를 생성하는 노어게이트(NR32)와, 내부 액티브 신호(INTACT)를 소정 구간 지연시키는 지연부(32)와, 지연부(32)의 출력신호를 반전시켜 내부 프리차지 신호(INTPCGB)를 생성하는 인버터(IV32)와, 내부 액티브 신호(INTACT)에 응답하여 노드(nd30)을 풀업구동하는 PMOS 트랜지스터(P30)와, 내부 프리차지 신호(INTPCGB)에 응답하여 노드(nd30)을 풀다운 구동하는 NMOS 트랜지스터(N30)와, 파워업 신호(PWRUP)에 응답하여 노드(nd30)을 풀업구동하는 PMOS 트랜지스터(P31)와, 노드(nd30)의 신호를 래치하는 래치(36)와, 버퍼(38)로 구성된다.
리프레쉬 신호 생성부(3)는 액티브 명령이 입력되지 않는 상태, 즉, 외부 액티브 신호(EXACT)가 로우레벨인 상태에서, 오토 리프레쉬 동작 또는 셀프 리프레쉬 동작을 위해 펄스 신호인 오토 리프레쉬 커맨드(AREF_CMD) 또는 셀프 리프레쉬 커맨드(SREF_CMD)가 입력되는 경우 리프레쉬 신호(REF)를 펄스신호로 생성한다. 이때, 리프레쉬 신호(REF)의 펄스폭은 지연부(32)의 지연구간에 의해 조절된다.
한편, 액티브 명령이 입력되면, 즉 외부 액티브 신호(EXACT)가 하이레벨이면 내부 액티브 신호(INTACT)가 로우레벨로 디스에이블된 후 지연부(32)의 지연구간 경과 후 내부 프리차지 신호(INTPCGB)가 하이레벨로 천이한다. 따라서, 리프레쉬 신호(REF)는 로우레벨로 디스에이블된다.
제어신호 생성부(4)는 제1 인에이블신호 생성부(40), 제2 인에이블신호 생성 부(42) 및 레벨 시프터(44) 및 버퍼(46)로 구성된다.
제1 인에이블신호 생성부(40)는 리프레쉬 신호(REF) 및 뱅크액티브 신호(BANK_ACT)에 응답하여 노드(nd40)를 구동하는 구동부(400)와, 파워업 신호(PWRUP)에 응답하여 노드(nd40)를 풀업구동하는 PMOS 트랜지스터(P42)와, 노드(nd40)의 신호를 래치하여 제1 인에이블 신호(EN1)를 출력하는 래치(404)로 구성된다. 구동부(400)는 뱅크액티브 신호(BANK_ACT)에 응답하여 턴온되는 PMOS 트랜지스터(P40)와, 리프레쉬 신호(REF)에 응답하여 턴온되는 PMOS 트랜지스터(P41)와, 리프레쉬 신호(REF)에 응답하여 턴온되는 NMOS 트랜지스터(N40)로 구성된다.
제1 인에이블신호 생성부(40)는 오토 리프레쉬 동작 또는 셀프 리프레쉬 동작을 위해 펄스신호인 리프레쉬 신호(REF)가 입력되는 경우 하이레벨의 제1 인에이블 신호(EN1)를 생성한다. 이는 도 7에 도시된 바와 같이, 리프레쉬 신호(REF)의 펄스폭이 지연부(32)에 의해 조절되어 뱅크액티브 신호(BANK_ACT)의 펄스폭보다 크게 형성되므로, PMOS 트랜지스터(P40) 및 PMOS 트랜지스터(P41)가 동시에 턴온되지 않기 때문이다.
한편, 제1 인에이블신호 생성부(40)는 액티브 동작을 위해 로우레벨의 리프레쉬 신호(REF)가 입력되는 경우 PMOS 트랜지스터(P40) 및 PMOS 트랜지스터(P41)가 동시에 턴온되어, 로우레벨의 제1 인에이블 신호(EN1)를 생성한다.
제2 인에이블신호 생성부(42)는 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)를 입력받아 부정 논리합 연산을 수행하는 논리부(420)와, 논리부(420)의 출력신호 및 제1 인에이블 신호(EN1)를 입력받아 부정 논리곱 연산을 수 행하는 낸드게이트(ND41)와, 낸드게이트(ND41)의 출력신호와 불량 셀을 리던던시 셀로 교체 시 하이레벨로 인에이블되는 리던던시 신호(RED)를 입력받아 부정 논리합 연산을 수행하여 제2 인에이블 신호(EN2)를 생성하는 노어게이트(NR41)로 구성된다.
제2 인에이블신호 생성부(42)는 하이레벨의 제1 인에이블 신호(EN1)가 입력되는 상태에서, 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)가 모두 하이레벨로 입력되는 경우 하이레벨로 인에이블되는 제2 인에이블 신호(EN2)를 생성한다.
힌편, 제2 인에이블신호 생성부(42)는 로우레벨의 제1 인에이블 신호(EN1)가 입력되는 경우에는 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)에 관계없이 로우레벨로 디스에이블되는 제2 인에이블 신호(EN2)를 생성한다.
레벨 시프터(44)는 일반적인 레벨시프터 회로로 구성되며, 제2 인에이블 신호(EN2)를 입력받아 레벨 시프팅하여 버퍼(46)를 통해 제어신호(FXB_N)를 출력한다. 제어신호(FXB_N)의 레벨은 레벨 시프터(44)의 구동전압에 따라 결정되며 실시예에 따라 다양한 레벨로 설정될 수 있다.
서브워드라인 선택신호 생성부(5)는 도 6에 도시된 바와 같이, 제어신호(FXB_N)에 응답하여 턴온되어 제1 내지 제8 디코딩 신호(LAX3<0:7>)를 전달하는 PMOS 트랜지스터(P50-P52)와, PMOS 트랜지스터(P50-P52)로부터 전달된 신호를 래치하는 래치(50-52)와, 래치(50-52)의 출력신호를 반전시켜 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)로 출력하는 인버터(IN52, IV55, IV58)로 구성된다.
서브워드라인 선택신호 생성부(5)는 제어신호(FXB_N)가 로우레벨일 때만 턴온되는 PMOS 트랜지스터(P50-P52)를 통해 제1 내지 제8 디코딩 신호(LAX3<0:7>)를 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)로 출력한다. 즉, 제어신호(FXB_N)가 로우레벨일 때 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 순차적으로 인에이블된다. 여기서, 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)는 각각 대응되는 서브워드라인 신호(미도시)의 인에이블 여부를 결정한다. 즉, 서브워드라인 선택신호가 인에이블되는 경우 대응되는 서브워드라인 신호도 인에이블된다.
한편, 제어신호(FXB_N)가 하이레벨인 경우 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)는 토글링되지 않고, 기존 레벨을 유지한다.
이와 같은 구성의 반도체 메모리 장치의 동작을 리프레쉬 동작을 수행하는 경우와 리프레쉬 동작 중 액티브 동작이 수행되는 경우로 나누어 설명하면 다음과 같다.
우선, 리프레쉬 동작이 수행되는 경우 본 실시예의 반도체 메모리 장치의 동작을 설명한다.
오토리프레쉬 동작이 수행되는 경우 오토리프레쉬 커맨드(AREF_CMD)는 펄스신호로 입력되고, 셀프 리프레쉬 커맨드(SREF_CMD) 및 외부 액티브 신호(EXACT)는 로우레벨이 된다. 따라서, 내부 액티브 신호(INTACT)는 오토리프레쉬 커맨드(AREF_CMD)가 전달되어 생성되므로 펄스신호로 생성되고, 내부 프리차지 신호(INTPCGB)는 내부 액티브 신호(INTACT)가 지연부(32)의 지연구간만큼 지연되고 반전되어 생성된 펄스신호가 된다. 따라서, 도 4에 도시된 리프레쉬 신호 생성 부(3)에서 생성되는 리프레쉬 신호(REF)는 지연부(32)의 지연구간에 따라 결정되는 펄스폭을 갖는 펄스신호이다.
도 5에 도시된 제어신호 생성부(4)는 펄스신호로 생성된 리프레쉬 신호(REF)를 입력받아 제어신호(FXB_N)를 생성한다. 도 7에 도시된 바와 같이, 제어신호(FXB_N)의 펄스폭은 뱅크액티브 신호(BANK_ACT)의 펄스폭보다 크므로 PMOS 트랜지스터(P40) 및 PMOS 트랜지스터(P41)가 동시에 턴온되지 않아 제1 인에이블 신호(EN1)는 하이레벨이 된다. 따라서, 제2 인에이블신호 생성부(42)는 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)가 모두 하이레벨일 때, 즉, 인에이블된 서브워드라인에 대응되는 제1 내지 제32 메인워드라인 신호가 모두 순차적으로 인에이블된 상태에서 하이레벨로 인에이블되는 제2 인에이블 신호(EN2)를 생성한다.
따라서, 제어신호 생성부(4)는 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)가 모두 하이레벨인 경우를 제외하고는 하이레벨의 제어신호(FXB_N)를 생성한다. 서브워드라인 선택신호 생성부(5)에 포함된 PMOS 트랜지스터(P50-P52)는 하이레벨의 제어신호(FXB_N)에 의해 턴오프되므로, 순차적으로 인에이블되는 제1 내지 제8 디코딩 신호(LAX3<0:7>)가 전달되지 않아 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)의 인에이블 상태는 계속 유지된다. 즉, 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 토글링(toggling)되지 않아, 새로운 서브워드라인이 인에이블되지 않는다. 이와 같이, 인에이블된 서브워드라인에 대응되는 제1 내지 제32 메인워드라인 신호가 모두 순차적으로 인에이블된 경우에만 제1 내지 제8 서브워드 라인 선택신호(FXB<0:7>)를 토글링 시켜 새로운 서브워드라인 신호를 인에이블 시켜 오토리프 레쉬 동작 중 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 토글링되어 발생되는 전류소모를 절감할 수 있다.
셀프리프레쉬 동작이 수행되는 경우에는 셀프 리프레쉬 커맨드(SREF_CMD)가 펄스신호로 입력되고, 앞서 설명한 오토리프레쉬 동작에서와 마찬가지로 제어신호 생성부(4)는 제4 선택신호(LAX1<3>) 및 제8 프리 디코딩신호(LAX2<7>)가 모두 하이레벨인 경우를 제외하고는 하이레벨의 제어신호(FXB_N)를 생성한다. 따라서, 셀프리프 레쉬 동작 중 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 토글링되어 발생되는 전류소모를 절감한다.
이상 설명한 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 셀프리프레쉬 동작뿐만 아니라 오토리프레쉬 동작에서도 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>) 중 인에이블된 서브워드라인 신호와 조합을 이루는 메인워드라인 신호가 모두 순차적으로 인에이블되기 전까지는 새로운 서브워드라인 신호가 인에이블되는 것을 방지하여, 전류소모를 절감시키고 있다.
다음으로, 리프레쉬 동작 중 액티브 동작이 수행되는 경우 본 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
도 4를 참고하면, 리프레쉬 동작 중 액티브 동작을 위해 하이레벨의 외부 액티브 신호(EXACT)가 입력되면 내부 액티브 신호(INTACT)가 로우레벨로 디스에이블되고, 내부 프리차지 신호(INTPCGB)는 지연부(32)의 지연구간 경과 후 하이레벨로 천이하므로, 리프레쉬 신호(REF)는 로우레벨로 생성된다.
도 5를 참고하면, 로우레벨의 리프레쉬 신호(REF)에 제1 인에이블 신호(EN1) 및 제2 인에이블 신호(EN2)는 로우레벨로 생성되므로, 제어신호(FXB_N)는 로우레벨로 생성된다.
도 6을 참고하면, 서브워드라인 선택신호 생성부(5)에 포함된 PMOS 트랜지스터(P50-P52)는 로우레벨의 제어신호(FXB_N)에 의해 턴온되므로, 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 전달된 제1 내지 제8 디코딩 신호(LAX3<0:7>)에 의해 토글링될 수 있도록 한다. 즉, 제1 내지 제3 어드레스 신호(AX<0:2>)의 조합에 따라 인에이블이 조절되는 제1 내지 제8 디코딩 신호(LAX3<0:7>)를 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)로 전달되도록 한다. 이와 같이, 리프레쉬 동작 중 액티브 동작이 개시되는 경우 제1 내지 제8 서브워드라인 선택신호(FXB<0:7>)가 토글링될 수 있도록 하여 메모리 엑세스 동작이 이루어 지게 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 카운터부의 블럭도이다.
도 3은 도 1에 도시된 디코더부의 블럭도이다.
도 4는 도 1에 도시된 리프레쉬 신호 생성부의 회로도이다.
도 5는 도 1에 도시된 제어신호 생성부의 회로도이다.
도 6은 도 1에 도시된 서브워드라인 선택신호 생성부의 회로도이다.
도 7은 리프레쉬 신호와 뱅크 액티브 신호의 파형을 보여주는 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 카운터부 2: 디코더부
3: 리프레쉬 신호 생성부 4: 제어신호 생성부
40: 제1 인에이블 신호 생성부 42: 제2 인에이블 신호 생성부
44: 레벨시프터 5: 서브워드라인 선택신호 생성부

Claims (26)

  1. 리프레쉬 커맨드 및 외부 액티브 신호에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부;
    상기 리프레쉬 신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및
    상기 제어신호에 응답하여 서브워드라인 선택신호를 생성하는 서브워드라인 선택신호 생성부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 리프레쉬 신호 생성부는 상기 외부 액티브 신호가 디스에이블된 상태에서 상기 리프레쉬 커맨드가 펄스신호로 인가되는 경우 상기 리프레쉬 신호를 펄스신호로 생성하고, 상기 외부 액티브 신호가 인에이블되는 경우 디스에이블된 상기 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 리프레쉬 신호 생성부는
    오토 리프레쉬 커맨드와 셀프 리프레쉬 커맨드를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호 및 상기 외부 액티브 신호를 래치한 신호를 입력받아 논리연산을 수행하여 내부 액티브 신호를 생성하는 제2 논리소자;
    상기 내부 액티브 신호를 소정 구간 지연시켜 내부 프리차지 신호를 생성하는 지연부; 및
    상기 내부 액티브 신호 및 상기 내부 프리차지 신호를 입력받아 출력노드를 구동하는 구동부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 구동부는
    상기 내부 프리차지 신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자; 및
    상기 내부 액티브 신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제어신호 생성부는
    상기 리프레쉬 신호 및 뱅크액티브 신호에 응답하여 제1 인에이블 신호를 생성하는 제1 인에이블신호 생성부;
    상기 제1 인에이블 신호, 선택신호 및 프리디코딩 신호에 응답하여 제2 인에이블 신호를 생성하는 제2 인에이블신호 생성부; 및
    상기 제2 인에이블신호를 레벨 시프팅하여 상기 제어신호를 생성하는 레벨 시프터를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제1 인에이블 신호 생성부는 상기 리프레쉬 신호가 펄스신호로 인가되는 경우 인에이블되는 제1 인에이블 신호를 생성하고, 상기 리프레쉬 신호가 디스에이블되는 경우 디스에이블되는 제1 인에이블 신호를 생성하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제1 인에이블신호 생성부는
    상기 리프레쉬 신호 및 상기 뱅크액티브 신호에 응답하여 제1 노드를 구동하는 구동부;
    상기 제1 노드의 신호를 래치하는 래치부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 구동부는
    전원전압과 제2 노드 사이에 연결되어 상기 뱅크액티브 신호에 응답하여 턴온되는 제1 MOS 트랜지스터;
    상기 제2 노드와 상기 제1 노드 사이에 연결되어 상기 리프레쉬 신호에 응답하여 턴온되는 제2 MOS 트랜지스터; 및
    상기 제1 노드와 접지전압 사이에 연결되어 상기 리프레쉬 신호에 응답하여 턴온되는 제3 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 제2 인에이블신호 생성부는 상기 제1 인에이블 신호가 인에이블된 상태에서 상기 선택신호 및 상기 프리디코딩 신호가 모두 인에이블되는 경우 인에이블되는 제2 인에이블 신호를 생성하고, 상기 제1 인에이블 신호가 디스에이블된 상태에서 디스에이블되는 제2 인에이블 신호를 생성하는 반도체 메모리 장치.
  10. 제 5 항에 있어서, 상기 제2 인에이블신호 생성부는
    상기 선택신호 및 상기 프리디코딩 신호를 입력받아 논리연산을 수행하는 논리부;
    상기 논리부의 출력신호 및 상기 제1 인에이블 신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호와 리던던시 신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 반도체 메모리 장치.
  11. 제 5 항에 있어서, 상기 레벨 시프터는 상기 제2 인에이블 신호가 인에이블 되는 경우 인에이블된 상기 제어신호를 생성하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 서브워드라인 선택신호 생성부는
    상기 제어신호에 응답하여 턴온되어 디코딩 신호를 전달하는 스위치; 및
    상기 스위치로부터 전달된 디코딩 신호를 상기 서브워드라인 선택신호로 출력하는 래치부를 포함하는 반도체 메모리 장치.
  13. 인에이블 신호에 응답하여 카운팅 동작을 수행하여 다수의 어드레스 신호를 생성하는 카운터부;
    상기 다수의 어드레스 신호를 디코딩하여 선택신호, 프리디코딩 신호 및 디코딩 신호를 생성하는 디코더부;
    리프레쉬 커맨드 및 외부 액티브 신호에 응답하여 리프레쉬 신호를 생성하는 리프레쉬 신호 생성부;
    상기 리프레쉬 신호에 응답하여 제어신호를 생성하는 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 디코딩 신호로부터 서브워드라인 선택신호를 생성하는 서브워드라인 선택신호 생성부를 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 카운터부는
    상기 인에이블 신호에 응답하여 카운팅 동작을 수행하여 제1 어드레스 신호를 생성하는 제1 카운터; 및
    상기 제1 어드레스 신호에 응답하여 카운팅 동작을 수행하여 제2 어드레스 신호를 생성하는 제2 카운터를 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 디코더부는
    상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 선택신호를 생성하는 제1 어드레스 디코더;
    상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 프리디코딩 신호를 생성하는 제2 어드레스 디코더; 및
    상기 다수의 어드레스 신호 중 일부 어드레스 신호를 디코딩하여 상기 디코딩 신호를 생성하는 제3 어드레스 디코더를 포함하는 반도체 메모리 장치.
  16. 제 13 항에 있어서, 상기 리프레쉬 신호 생성부는 상기 외부 액티브 신호가 디스에이블된 상태에서 상기 리프레쉬 커맨드가 펄스신호로 인가되는 경우 상기 리프레쉬 신호를 펄스신호로 생성하고, 상기 외부 액티브 신호가 인에이블되는 경우 디스에이블된 상기 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  17. 제 13 항에 있어서, 상기 리프레쉬 신호 생성부는
    오토 리프레쉬 커맨드와 셀프 리프레쉬 커맨드를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호 및 상기 외부 액티브 신호를 래치한 신호를 입력받아 논리연산을 수행하여 내부 액티브 신호를 생성하는 제2 논리소자;
    상기 내부 액티브 신호를 소정 구간 지연시켜 내부 프리차지 신호를 생성하는 지연부; 및
    상기 내부 액티브 신호 및 상기 내부 프리차지 신호를 입력받아 출력노드를 구동하는 구동부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 구동부는
    상기 내부 프리차지 신호에 응답하여 상기 출력노드를 풀업구동하는 풀업소자; 및
    상기 내부 액티브 신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  19. 제 13 항에 있어서, 상기 제어신호 생성부는
    상기 리프레쉬 신호 및 뱅크액티브 신호에 응답하여 제1 인에이블 신호를 생성하는 제1 인에이블신호 생성부;
    상기 제1 인에이블 신호, 상기 선택신호 및 상기 프리디코딩 신호에 응답하여 제2 인에이블 신호를 생성하는 제2 인에이블신호 생성부; 및
    상기 제2 인에이블신호를 레벨 시프팅하여 상기 제어신호를 생성하는 레벨 시프터를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 제1 인에이블 신호 생성부는 상기 리프레쉬 신호가 펄스신호로 인가되는 경우 인에이블되는 제1 인에이블 신호를 생성하고, 상기 리프레쉬 신호가 디스에이블되는 경우 디스에이블되는 제1 인에이블 신호를 생성하는 반도체 메모리 장치.
  21. 제 19 항에 있어서, 상기 제1 인에이블신호 생성부는
    상기 리프레쉬 신호 및 상기 뱅크액티브 신호에 응답하여 제1 노드를 구동하는 구동부;
    상기 제1 노드의 신호를 래치하는 래치부를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 구동부는
    전원전압과 제2 노드 사이에 연결되어 상기 뱅크액티브 신호에 응답하여 턴온되는 제1 MOS 트랜지스터;
    상기 제2 노드와 상기 제1 노드 사이에 연결되어 상기 리프레쉬 신호에 응답하여 턴온되는 제2 MOS 트랜지스터; 및
    상기 제1 노드와 접지전압 사이에 연결되어 상기 리프레쉬 신호에 응답하여 턴온되는 제3 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
  23. 제 19 항에 있어서, 상기 제2 인에이블신호 생성부는 상기 제1 인에이블 신호가 인에이블된 상태에서 상기 선택신호 및 상기 프리디코딩 신호가 모두 인에이블되는 경우 인에이블되는 제2 인에이블 신호를 생성하고, 상기 제1 인에이블 신호가 디스에이블된 상태에서 디스에이블되는 제2 인에이블 신호를 생성하는 반도체 메모리 장치.
  24. 제 19 항에 있어서, 상기 제2 인에이블신호 생성부는
    상기 선택신호 및 상기 프리디코딩 신호를 입력받아 논리연산을 수행하는 논리부;
    상기 논리부의 출력신호 및 상기 제1 인에이블 신호를 입력받아 논리연산을 수행하는 제1 논리소자;
    상기 제1 논리소자의 출력신호와 리던던시 신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 반도체 메모리 장치.
  25. 제 19 항에 있어서, 상기 레벨 시프터는 상기 제2 인에이블 신호가 인에이블되는 경우 인에이블된 상기 제어신호를 생성하는 반도체 메모리 장치.
  26. 제 13 항에 있어서, 상기 서브워드라인 선택신호 생성부는
    상기 제어신호에 응답하여 턴온되어 디코딩 신호를 전달하는 스위치; 및
    상기 스위치로부터 전달된 디코딩 신호를 상기 서브워드라인 선택신호로 출력하는 래치부를 포함하는 반도체 메모리 장치.
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