JP2003338177A

JP2003338177A - 半導体記憶装置

Info

Publication number: JP2003338177A
Application number: JP2002147969A
Authority: JP
Inventors: Takeo Okamoto; 武郎岡本; Tetsuichiro Ichiguchi; 哲一郎市口; Hideki Yonetani; 英樹米谷; Tsutomu Nagasawa; 勉長澤; Tadaaki Yamauchi; 忠昭山内; Masato Suwa; 真人諏訪; Junko Matsumoto; 淳子松本; Masunari Den; 増成田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-22
Filing date: 2002-05-22
Publication date: 2003-11-28
Also published as: KR100523100B1; CN1459798A; TW582037B; DE10300948A1; KR20030091657A; US20030218931A1; US6813210B2; TW200307290A

Abstract

(57)【要約】【課題】温度変化に応じてリフレッシュ周期を変化さ
せ、適切なリフレッシュ周期でリフレッシュ動作を実行
する半導体記憶装置を提供する。【解決手段】半導体記憶装置はセルフリフレッシュ時
のリフレッシュ周期を決定するリフレッシュタイマ３８
を含み、リフレッシュタイマ３８は、電圧調整回路５１
と、リングオシレータ５２と、カウンタ５３とからな
る。電圧調整回路５１は、正の温度特性を有するバイア
ス電圧ＢＩＡＳＳを発生する。リングオシレータ５２
は、バイアス電圧ＢＩＡＳＳに応じてパルス信号ＰＨＹ
０の発振周期を変化させる。カウンタ５３は、パルス信
号ＰＨＹ０を所定数カウントし、リフレッシュ動作を実
行するためのリフレッシュ信号ＰＨＹＳを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、リフレッシュ動作が必要な半導体記憶装
置に関する。

【０００２】

【従来の技術】電子機器の小型化および低消費電力化に
伴い、これら電子機器に搭載される半導体記憶装置に対
する低消費電力化の要求が厳しくなっている。特に、半
導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic
Random Access Memory）においては、データ保持のため
のリフレッシュ動作が常時必要であるため、リフレッシ
ュ動作を適切な周期で行なうことによって、消費電力を
大幅に低減することも可能である。

【０００３】ＤＲＡＭにおけるリフレッシュ動作では、
リフレッシュ対象となるメモリセルの各々において、デ
ータの読出、増幅および再書込が周期的に実行され、記
憶データが保持される。一般的に、リフレッシュ動作に
おいては、行アドレスで選択されたワード線に接続され
るメモリセル全てが同時にリフレッシュされる。

【０００４】また、従来のＤＲＡＭにおいては、電池バ
ックアップ期間などに対応するスタンバイモードとし
て、記憶データを保持するためのいわゆるセルフリフレ
ッシュモードが備えられている。このセルフリフレッシ
ュモードでは、リフレッシュ対象となる行アドレスが内
部で自動発生され、ワード線の切替がＤＲＡＭ内部で自
動的に行なわれる。さらに、内部のリフレッシュタイマ
によって周期的に発生されるリフレッシュ信号に応じ
て、リフレッシュ動作が所定のリフレッシュ周期ごとに
順次実行される。

【０００５】

【発明が解決しようとする課題】リフレッシュ動作が実
行されるリフレッシュ周期は、メモリセルがデータを保
持することができる時間によって定められ、このデータ
保持時間は、メモリセルのリーク電流に依存する。メモ
リセルのリーク電流は、温度変化に敏感なメモリセルで
は、１００℃の温度増加で３桁弱も増加する。したがっ
て、リフレッシュ周期は、温度に応じて適切に設定され
る必要がある。

【０００６】従来のＤＲＡＭにおけるセルフリフレッシ
ュでは、温度変化に応じてリフレッシュ周期を適切に内
部調整することができず、高温でメモリセルのデータ保
持を保証するため、高温時の実力に合わせてリフレッシ
ュ周期が設定されていた。このため、低温時において不
必要な頻度でリフレッシュ動作が実行され、リフレッシ
ュ動作時の消費電力が必要以上に大きくなっていた。ま
た、温度依存性を有する回路を備えるＤＲＡＭであって
も、高温時および低温時の双方において、リフレッシュ
周期を所望の周期に内部調整することは困難であった。
なお、ここで「高温」とは、一般的に７０〜８０℃ある
いはそれ以上の温度を表わし、これに対応して「低温」
とは、室温あるいはそれ以下の温度を表わしている。

【０００７】また、上述したように、セルフリフレッシ
ュ時のリフレッシュ周期は、メモリセルにおけるデータ
保持を保証し、かつ、不必要に電力を消費しないように
適切に定められる必要があり、半導体記憶装置の実力に
合わせて調整回路によって調整される。そして、リフレ
ッシュ周期を調整するあたっては、リフレッシュ周期を
測定する必要がある。

【０００８】しかしながら、従来のＤＲＡＭにおいて
は、セルフリフレッシュ時にリフレッシュ周期を測定す
るための回路を備えていても、たとえば、オシロスコー
プ等の波形測定装置を通常使用していない端子に接続し
て測定する必要があったり、あるいは、適切な波形測定
装置が無い、もしくは、その接続に手間がかかるなど、
リフレッシュ周期を容易に測定することができなかっ
た。

【０００９】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、温度変化に
応じてリフレッシュ周期を変化させ、適切なリフレッシ
ュ周期でリフレッシュ動作を実行する半導体記憶装置を
提供することである。

【００１０】また、この発明の別の目的は、セルフリフ
レッシュ時のリフレッシュ周期を容易に測定することが
できる半導体記憶装置を提供することである。

【００１１】

【課題を解決するための手段】この発明によれば、半導
体記憶装置は、行列状に配列された複数のメモリセルを
含むメモリセルアレイと、複数のメモリセルに記憶され
る記憶情報を保持するために周期的にリフレッシュ動作
を実行するリフレッシュ制御回路とを備え、リフレッシ
ュ制御回路は、リフレッシュ周期を決定し、リフレッシ
ュ周期ごとにリフレッシュ信号を発生するリフレッシュ
タイマと、リフレッシュ動作の対象となるメモリセル行
を指定するためのリフレッシュ行アドレスをリフレッシ
ュ信号に応じて順次発生するリフレッシュアドレス発生
回路とを含み、リフレッシュタイマは、温度の低下に応
じて、差動増幅回路を用いて出力電圧を調整する電圧調
整回路と、電圧調整回路から出力電圧を受け、出力電圧
が低くなるのに応じて発生周期が長くなる内部信号を発
生する発振回路と、内部信号に基づいてリフレッシュ信
号を発生するリフレッシュ信号発生回路とからなる。

【００１２】この発明による半導体記憶装置において
は、リフレッシュタイマは、温度変化に応じて動作する
差動増幅回路で構成される電圧調整回路が出力する出力
電圧に基づいて、温度の低下に応じてリフレッシュ周期
を長くする。

【００１３】したがって、この発明による半導体記憶装
置によれば、高温時から低温時まで、適切かつ安定した
リフレッシュ周期でリフレッシュ動作が実行され、リフ
レッシュ動作時の消費電力を低減することができる。

【００１４】好ましくは、電圧調整回路は、温度が所定
値より低くなると、出力電圧を一定にする。

【００１５】好ましくは、電圧調整回路は、第１の温度
特性を有する第１の抵抗の抵抗値に基づいて、第１の電
圧を出力する第１の定電流回路と、第１の抵抗が有する
温度勾配よりも大きい、正の第２の温度特性を有する第
２の抵抗の抵抗値に基づいて、第２の電圧を出力する第
２の定電流回路と、第２の電圧を第１の電圧と比較し、
その比較結果に基づいて正の温度特性を有する第３の電
圧を出力する温度補正回路と、リフレッシュ周期の温度
特性に適合するように第３の電圧を変換して出力電圧を
出力するバイアス電圧出力回路とからなる。

【００１６】好ましくは、バイアス電圧出力回路は、温
度が所定値よりも低いとき、リフレッシュ周期の最大周
期に対応する最低電圧で出力電圧を出力する。

【００１７】好ましくは、バイアス電圧出力回路は、外
部からリフレッシュ周期が設定されているとき、設定さ
れたリフレッシュ周期に対応する出力電圧を出力する。

【００１８】好ましくは、発振回路は、リング状に接続
された奇数段のインバータからなり、奇数段のインバー
タの各々は、出力電圧を受け、出力電圧に応じた駆動力
で動作する。

【００１９】また、この発明によれば、半導体記憶装置
は、行列状に配列された複数のメモリセルを含むメモリ
セルアレイと、複数のメモリセルに記憶される記憶情報
を保持するために周期的にリフレッシュ動作を実行する
リフレッシュ制御回路と、リフレッシュ周期測定モード
時、当該半導体記憶装置に指示される第１のコマンドに
応じて測定信号を発生する測定回路と、測定信号を外部
へ出力する出力回路とを備え、リフレッシュ制御回路
は、リフレッシュ周期を決定し、リフレッシュ周期ごと
にリフレッシュ信号を発生するリフレッシュタイマと、
リフレッシュ動作の対象となるメモリセル行を指定する
ためのリフレッシュ行アドレスをリフレッシュ信号に応
じて順次発生するリフレッシュアドレス発生回路とを含
み、リフレッシュタイマは、リフレッシュ周期測定モー
ド時、当該半導体記憶装置に指示される第２のコマンド
に応じて、リフレッシュ信号を発生するためのカウント
を開始し、測定回路は、第２のコマンドに基づいてリフ
レッシュ周期後にリフレッシュタイマによって発生され
るリフレッシュ信号を受け、第１のコマンドを受ける前
にリフレッシュ信号を受けているとき、測定信号を第１
の論理レベルで出力回路へ出力し、第１のコマンドを受
ける前にリフレッシュ信号を受けていないとき、測定信
号を第２の論理レベルで出力回路へ出力する。

【００２０】この発明による半導体記憶装置において
は、測定回路は、リフレッシュ周期測定モード時、第２
のコマンドに基づいてリフレッシュ周期後に発生される
リフレッシュ信号を受けるタイミングと、第１のコマン
ドを受けるタイミングとの前後によって論理レベルが異
なる測定信号を発生する。

【００２１】したがって、この発明による半導体記憶装
置によれば、第２のコマンドをシフトさせ、測定信号の
論理レベルが変化したときの第１および第２のコマンド
間の時間を測定することによって、容易にリフレッシュ
周期を測定することができる。

【００２２】好ましくは、測定回路は、測定信号発生回
路と、測定信号出力回路とを含み、測定信号発生回路
は、リフレッシュタイマから受けたリフレッシュ信号を
ラッチしたモニタ信号を測定信号出力回路へ出力し、測
定信号出力回路は、第１のコマンドに応じて、モニタ信
号の論理レベルに対応した論理レベルで測定信号を出力
回路へ出力する。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。

【００２４】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。

【００２５】図１を参照して、半導体記憶装置１０は、
制御信号端子１２と、アドレス端子１４と、データ入出
力端子１６とを備える。また、半導体記憶装置１０は、
制御信号バッファ１８と、アドレスバッファ２０と、入
出力バッファ２２とを備える。さらに、半導体記憶装置
１０は、制御回路２４と、行アドレスデコーダ２６と、
列アドレスデコーダ２８と、入出力制御回路３０と、セ
ンスアンプ３２と、メモリセルアレイ３４と、リフレッ
シュ制御回路３６とを備える。リフレッシュ制御回路３
６は、リフレッシュタイマ３８と、リフレッシュアドレ
ス発生回路４０とを含む。

【００２６】メモリセルアレイ３４は、メモリセルが行
列状に配列された記憶素子群であり、各々が独立して動
作が可能な４つのバンクからなる。また、メモリセルア
レイ３４が４つのバンクから構成されるのに対応して、
行アドレスデコーダ２６、列アドレスデコーダ２８、入
出力制御回路３０およびセンスアンプ３２も４組ずつ備
えられる。

【００２７】制御信号端子１２は、チップセレクト信号
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。制御信号バッファ
１８は、チップセレクト信号／ＣＳ、行アドレスストロ
ーブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥを制御信号端子１２
から取込んでラッチし、制御回路２４へ出力する。

【００２８】アドレス端子１４は、アドレス信号Ａ０〜
Ａｎ（ｎは自然数）およびバンクアドレス信号ＢＡ０，
ＢＡ１を受ける。アドレスバッファ２０は、図示されな
い行アドレスバッファおよび列アドレスバッファを含
む。アドレスバッファ２０の行アドレスバッファは、ア
ドレス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ
０，ＢＡ１を取込んでラッチし、バンクアドレス信号Ｂ
Ａ０，ＢＡ１で指示されるバンクに対応する行アドレス
デコーダ２６へ行アドレス信号ＲＡを出力する。また、
アドレスバッファ２０の列アドレスバッファは、アドレ
ス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ０，Ｂ
Ａ１を取込んでラッチし、バンクアドレス信号ＢＡ０，
ＢＡ１で指示されるバンクに対応する列アドレスデコー
ダ２８へ列アドレス信号ＣＡを出力する。

【００２９】データ入出力端子１６は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。入出力バ
ッファ２２は、データ書込時は、データＤＱ０〜ＤＱｉ
を取込んでラッチし、内部データＩＤＱを入出力制御回
路３０へ出力する。一方、入出力バッファ２２は、デー
タ読出時は、入出力制御回路３０から受ける内部データ
ＩＤＱをデータ入出力端子１６へ出力する。

【００３０】制御回路２４は、制御信号バッファ１８か
らコマンド制御信号を受け、そのコマンド制御信号に基
づいて行アドレスデコーダ２６、列アドレスデコーダ２
８および入出力バッファ２２を制御する。また、制御回
路２４は、セルフリフレッシュ動作時、セルフリフレッ
シュ活性化信号ＳＥＬＦ＿ＯＮをリフレッシュタイマ３
８へ出力する。

【００３１】行アドレスデコーダ２６は、アドレスバッ
ファ２０から受ける行アドレス信号ＲＡに基づいて、メ
モリセルアレイ３４上のワード線を選択するための信号
ＲＡＤを生成する。そして、行アドレスデコーダ２６
は、信号ＲＡＤに基づいて行アドレスをデコードし、そ
のデコードした行アドレスに対応するメモリセルアレイ
３４のワード線を選択する。そして、図示されないワー
ドドライバによって、選択されたワード線が活性化され
る。

【００３２】また、列アドレスデコーダ２８は、アドレ
スバッファ２０から受ける列アドレス信号ＣＡに基づい
て列アドレスをデコードし、そのデコードした列アドレ
スに対応するメモリセルアレイ３４のビット線対を選択
する。

【００３３】データ書込時は、入出力制御回路３０は、
入出力バッファ２２から受ける内部データＩＤＱをセン
スアンプ３２へ出力し、センスアンプ３２は、内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ２
８によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ２６によって活性化されたワード線
と、列アドレスデコーダ２８によって選択され、センス
アンプ３２によってプリチャージされたビット線対とに
接続されるメモリセルに内部データＩＤＱの書込みが行
なわれる。

【００３４】一方、データ読出時は、センスアンプ３２
は、データ読出前に列アドレスデコーダ２８によって選
択されたビット線対を電圧Ｖｃｃ／２にプリチャージ
し、選択されたビット線対において読出データに対応し
て発生する微小電圧変化を検出／増幅して読出データの
論理レベルを判別し、入出力制御回路３０へ出力する。
そして、入出力制御回路３０は、センスアンプ３２から
受けた読出データを入出力バッファ２２へ出力する。

【００３５】メモリセルアレイ３４は、上述したよう
に、各々が独立して動作が可能な４つのバンクからな
り、メモリセルアレイ３４のバンクの各々は、行方向に
配列されるワード線を介して行アドレスデコーダ２６と
接続され、また、列方向に配列されるビット線対を介し
てセンスアンプ３２と接続される。

【００３６】リフレッシュ制御回路３６は、セルフリフ
レッシュモード時、制御回路２４からの指示に基づい
て、リフレッシュ動作を行なう行アドレス（以下、リフ
レッシュ行アドレス信号／ＱＡＤと称する。）を生成
し、行アドレスデコーダ２６へ出力する。行アドレスデ
コーダ２６は、制御回路２４からの指示に基づいて、通
常動作時においては、アドレスバッファ２０から受ける
行アドレス信号ＲＡに基づいてメモリセルアレイ３４に
おけるワード線の選択を行なう。一方、セルフリフレッ
シュモード時においては、行アドレスデコーダ２６は、
リフレッシュ制御回路３６からのリフレッシュ行アドレ
ス信号／ＱＡＤに基づいてメモリセルアレイ３４におけ
るワード線の選択を行なう。

【００３７】リフレッシュタイマ３８は、制御回路２４
から受けるセルフリフレッシュ活性化信号ＳＥＬＦ＿Ｏ
Ｎに基づいて活性化され、温度によって周期を変化させ
たパルス信号ＰＨＹ０を内部発生し、パルス信号ＰＨＹ
０に基づいてリフレッシュ信号ＰＨＹＳを生成してリフ
レッシュアドレス発生回路４０へ出力する。リフレッシ
ュ信号ＰＨＹＳは、低温時のリフレッシュ動作の頻度が
不必要に多くならず、かつ、メモリセルアレイ３４の各
メモリセルにおいてデータの保持を保証できるリフレッ
シュ間隔とメモリセルアレイ３４のワード線数とを考慮
して定められる所定のリフレッシュ周期ごとに活性化さ
れる。

【００３８】リフレッシュアドレス発生回路４０は、リ
フレッシュ信号ＰＨＹＳに応じてリフレッシュ行アドレ
スを更新し、リフレッシュ動作の対象となるメモリセル
行を順次切替える。具体的には、リフレッシュ行アドレ
ス信号／ＱＡＤが、リフレッシュ信号ＰＨＹＳに応じて
カウントアップされていく。

【００３９】図２は、図１に示したリフレッシュタイマ
３８を機能的に説明するための機能ブロック図である。
図２を参照して、リフレッシュタイマ３８は、電圧調整
回路５１と、リングオシレータ５２と、カウンタ５３と
を含む。

【００４０】電圧調整回路５１は、温度依存性を有する
バイアス電圧ＢＩＡＳＳを発生してリングオシレータ５
２へ出力する。具体的には、電圧調整回路５１は、温度
の低下に応じてバイアス電圧ＢＩＡＳＳを低くし、所定
の温度Ｔａ以下では、バイアス電圧ＢＩＡＳＳを一定値
で出力する。所定の温度Ｔａ以下でバイアス電圧ＢＩＡ
ＳＳを一定値で出力するのは、後ほど詳しく説明する
が、低温時のリフレッシュを保証するためである。

【００４１】リングオシレータ５２は、パルス信号ＰＨ
Ｙ０を周期的に発生する発振回路であって、電圧調整回
路５１から受けるバイアス電圧ＢＩＡＳＳに応じてパル
ス信号ＰＨＹ０の発生周期を変化させる。具体的には、
リングオシレータ５２は、バイアス電圧ＢＩＡＳＳが低
くなるのに応じてパルス信号ＰＨＹ０の発生周期を長く
する。リングオシレータ５２は、制御回路２４から受け
るセルフリフレッシュ活性化信号ＳＥＬＦ＿ＯＮに応じ
て活性化される。

【００４２】カウンタ５３は、リングオシレータ５２か
ら受けるパルス信号ＰＨＹ０を所定回数カウントし、所
定値を超えたとき、リフレッシュ信号ＰＨＹＳを出力す
る。セルフリフレッシュ動作は、このリフレッシュ信号
ＰＨＹＳに応じて実行される。

【００４３】リフレッシュタイマ３８においては、電圧
調整回路５１は、温度の低下に応じてバイアス電圧ＢＩ
ＡＳＳを低くして出力する。そうすると、リングオシレ
ータ５２は、電圧調整回路５１から受けるバイアス電圧
ＢＩＡＳＳに応じて、パルス信号ＰＨＹ０の発振周期を
長くし、これによって、カウンタ５３から出力されるリ
フレッシュ信号ＰＨＹＳの周期が長くなる。

【００４４】そして、リフレッシュタイマ３８において
は、低温時のリフレッシュを保証するため、所定の温度
Ｔａ以下では、電圧調整回路５１はバイアス電圧ＢＩＡ
ＳＳを一定値にする。これによって、低温時のリフレッ
シュ周期の最大値が定められ、極低温となった場合にお
いてもリフレッシュが保証される。

【００４５】図３は、図２に示した電圧調整回路５１を
機能的に説明するための機能ブロック図である。図３を
参照して、電圧調整回路５１は、定電流回路５１１，５
１２と、温度補正回路５１３と、バイアス電圧出力回路
５１４とからなる。

【００４６】定電流回路５１１は、温度依存性の大きい
抵抗を内部に有し、温度依存性が大きい電圧ＢＩＡＳＮ
を発生して温度補正回路５１３へ出力する。具体的に
は、定電流回路５１１は、温度の低下に応じて電圧ＢＩ
ＡＳＮを高くする。

【００４７】定電流回路５１２は、温度依存性の小さい
抵抗を内部に有し、電圧ＢＩＡＳＮと比較して温度依存
性が小さい電圧ＢＩＡＳＬを発生して温度補正回路５１
３およびバイアス電圧出力回路５１４へ出力する。な
お、後ほど説明するように、電圧ＢＩＡＳＮ，ＢＩＡＳ
Ｌはバイアス電圧ＢＩＡＳＳの発生に用いられ、バイア
ス電圧ＢＩＡＳＳに応じてリフレッシュ周期ＰＨＹＳが
定められるが、電圧ＢＩＡＳＬの温度依存性はリフレッ
シュ周期ＰＨＹＳに影響を与えない程度に小さく、以下
の説明においては、電圧ＢＩＡＳＬの温度依存性は無い
として説明する。

【００４８】温度補正回路５１３は、定電流回路５１
１，５１２からそれぞれ出力された電圧ＢＩＡＳＮ，Ｂ
ＩＡＳＬに基づいて、正の温度特性を有する電圧ＢＩＡ
ＳＴを発生してバイアス電圧出力回路５１４へ出力す
る。ここで、「正の温度特性」とは、温度の上昇に応じ
て電圧が高くなることを意味する。

【００４９】バイアス電圧出力回路５１４は、温度補正
回路５１３および定電流回路５１２からそれぞれ出力さ
れた電圧ＢＩＡＳＴ，ＢＩＡＳＬに基づいて、バイアス
電圧ＢＩＡＳＳを発生してリングオシレータ５２へ出力
する。バイアス電圧出力回路５１４は、温度が所定の温
度Ｔａより高いときは、電圧ＢＩＡＳＴ，ＢＩＡＳＬに
基づいて温度依存性を有するバイアス電圧ＢＩＡＳＳを
出力し、温度が所定の温度Ｔａ以下のときは、温度依存
性の無い電圧ＢＩＡＳＬに基づいてバイアス電圧ＢＩＡ
ＳＳを一定値で出力する。

【００５０】バイアス電圧出力回路５１４においては、
調整信号ＴＡ＜１：３＞によって、電圧ＢＩＡＳＴから
バイアス電圧ＢＩＡＳＳへの依存性を調整することがで
きる。すなわち、調整信号ＴＡ＜１：３＞によって、バ
イアス電圧ＢＩＡＳＳの温度変化の傾きを調整すること
ができる。また、バイアス電圧出力回路５１４において
は、調整信号ＴＢ＜１：３＞によって、温度依存性の無
い電圧ＢＩＡＳＬに基づいて定められる一定値のバイア
ス電圧ＢＩＡＳＳを調整することができる。すなわち、
調整信号ＴＢ＜１：３＞によって、リフレッシュ動作の
最大周期に対応するバイアス電圧ＢＩＡＳＳの大きさを
調整することができる。

【００５１】図４は、図３に示した定電流回路５１１，
５１２の構成を示す回路図である。図４を参照して、定
電流回路５１１は、電源ノードＶＤＤおよびＰチャネル
ＭＯＳトランジスタＰ２の間に接続される抵抗Ｒ１と、
電源ノードＶＤＤおよびノードＮＤ１に接続され、ゲー
トがノードＮＤ１に接続されるＰチャネルＭＯＳトラン
ジスタＰ１と、ノードＮＤ１および接地ノードＧＮＤに
接続され、ゲートがノードＮＤ２に接続されるＮチャネ
ルＭＯＳトランジスタＮ１と、抵抗Ｒ１およびノードＮ
Ｄ２に接続され、ゲートがノードＮＤ１に接続されるＰ
チャネルＭＯＳトランジスタＰ２と、ノードＮＤ２およ
び接地ノードＧＮＤに接続され、ゲートがノードＮＤ２
に接続されるＮチャネルＭＯＳトランジスタＮ２とから
なる。

【００５２】定電流回路５１２は、定電流回路５１１に
おいて、抵抗Ｒ１に代えて抵抗Ｒ２が用いられ、その他
の回路構成については定電流回路５１１と同じである。

【００５３】定電流回路５１１に用いられる抵抗Ｒ１
は、温度依存性を有する抵抗であって、温度が高くなる
と抵抗値が大きくなる抵抗である。抵抗Ｒ１は、たとえ
ば、Ｎ型ウェルによって構成される。以下、定電流回路
５１１の動作について簡単に説明する。温度が低下する
場合について説明すると、温度が低下すると抵抗Ｒ１の
抵抗値が小さくなり、抵抗Ｒ１を流れる電流Ｉａが増加
する。そうすると、ノードＮＤ２の電圧が上昇し、Ｎチ
ャネルＭＯＳトランジスタＮ１のゲート電圧が上昇する
ので、ノードＮＤ１の電圧が低下する。したがって、電
流Ｉａがさらに増加し、ノードＮＤ２の電圧ＢＩＡＳＮ
は、温度が低下する前に比べて高くなる。

【００５４】定電流回路５１２に用いられる抵抗Ｒ２
は、温度依存性の小さい抵抗である。抵抗Ｒ２は、たと
えば、ポリシリコンによって構成される。定電流回路５
１２においては、温度変化によって抵抗Ｒ２の抵抗値が
ほとんど変化しないため、出力される電圧ＢＩＡＳＬ
は、温度に拘わらずほぼ一定値となる。

【００５５】なお、後ほど説明するように、抵抗Ｒ１の
抵抗値は、上述した所定の温度Ｔａにおいて抵抗Ｒ２の
抵抗値と同じになるように予め設定しておく。

【００５６】図５は、図３に示した温度補正回路５１３
の構成を示す回路図である。図５を参照して、温度補正
回路５１３は、内部電源ノードＶＤＤＳおよびノードＮ
Ｄ３に接続され、ゲートがノードＮＤ３に接続されるＰ
チャネルＭＯＳトランジスタＰ３と、ノードＮＤ３およ
び接地ノードＧＮＤに接続され、定電流回路５１１から
出力された電圧ＢＩＡＳＮをゲートに受けるＮチャネル
ＭＯＳトランジスタＮ３と、内部電源ノードＶＤＤＳお
よびノードＮＤ４に接続され、ゲートがノードＮＤ３に
接続されるＰチャネルＭＯＳトランジスタＰ４と、ノー
ドＮＤ４および接地ノードＧＮＤに接続され、定電流回
路５１２から出力された電圧ＢＩＡＳＬをゲートに受け
るＮチャネルＭＯＳトランジスタＮ４とからなる。

【００５７】また、温度補正回路５１３は、内部電源ノ
ードＶＤＤＳおよびノードＮＤ４に接続され、ゲートが
ノードＮＤ４に接続されるＰチャネルＭＯＳトランジス
タＰ５と、内部電源ノードＶＤＤＳおよびノードＮＤ５
に接続され、ゲートがノードＮＤ４に接続されるＰチャ
ネルＭＯＳトランジスタＰ６と、ノードＮＤ５および接
地ノードＧＮＤに接続され、ゲートがノードＮＤ５に接
続されるＮチャネルＭＯＳトランジスタＮ５とからな
る。

【００５８】内部電源ノードＶＤＤＳから供給される電
圧は、図示されない電圧降下回路によって外部電源電圧
を降圧した定電圧であって、電圧変動の小さい安定した
電圧である。

【００５９】ＰチャネルＭＯＳトランジスタＰ３，Ｐ４
およびＮチャネルＭＯＳトランジスタＮ３，Ｎ４は、カ
レントミラー差動アンプを構成する。また、Ｐチャネル
ＭＯＳトランジスタＰ５，Ｐ６およびＮチャネルＭＯＳ
トランジスタＮ４，Ｎ５においてもカレントミラー差動
アンプが構成される。

【００６０】このような構成とすることによって、Ｎチ
ャネルＭＯＳトランジスタＮ４，Ｎ３のドレイン電流を
それぞれＩ０，Ｉ１とすると、ＰチャネルＭＯＳトラン
ジスタＰ４のドレイン電流はＩ１となり、ＰチャネルＭ
ＯＳトランジスタＰ５には、ＮチャネルＭＯＳトランジ
スタＮ４およびＰチャネルＭＯＳトランジスタＰ４のド
レイン電流Ｉ０，Ｉ１の差分となる電流Ｉ０−Ｉ１が流
れる。そうすると、ＰチャネルＭＯＳトランジスタＰ６
には、Ｉ０−Ｉ１のドレイン電流が流れる。

【００６１】以下、温度補正回路５１３の動作について
簡単に説明する。温度が低下する場合について説明する
と、温度が低下すると定電源回路５１１から受ける電圧
ＢＩＡＳＮが上昇し、電流Ｉ１が大きくなる。そうする
と、ＰチャネルＭＯＳトランジスタＰ５のドレイン電流
Ｉ０−Ｉ１が小さくなり、応じてＰチャネルＭＯＳトラ
ンジスタＰ６のドレイン電流Ｉ０−Ｉ１も小さくなる。
ここで、ＰチャネルＭＯＳトランジスタＰ５のドレイン
電流Ｉ０−Ｉ１の減少に応じてノードＮＤ４の電圧が上
昇し、これによってＰチャネルＭＯＳトランジスタＰ６
のゲート電圧が上昇する。したがって、ノードＮＤ５の
電圧ＢＩＡＳＴは、温度が低下すると、それに応じて低
下する。すなわち、温度補正回路５１３は、正の温度特
性を有する。

【００６２】図６は、図３に示したバイアス電圧出力回
路５１４の構成を示す回路図である。図６を参照して、
バイアス電圧出力回路５１４は、内部電源ノードＶＤＤ
ＳおよびノードＮＤ６に接続され、ゲートがノードＮＤ
６に接続されるＰチャネルＭＯＳトランジスタＰ７と、
内部電源ノードＶＤＤＳおよびノードＮＤ７に接続さ
れ、ゲートがノードＮＤ６に接続されるＰチャネルＭＯ
ＳトランジスタＰ８と、ノードＮＤ７および接地ノード
ＧＮＤに接続され、ゲートがノードＮＤ７に接続される
ＮチャネルＭＯＳトランジスタＮ１８と、調整部６１，
６２とからなる。

【００６３】調整部６１は、ノードＮＤ６およびＮチャ
ネルＭＯＳトランジスタＮ９に接続され、温度補正回路
５１３から出力された電圧ＢＩＡＳＴをゲートに受ける
ＮチャネルＭＯＳトランジスタＮ６と、ＮチャネルＭＯ
ＳトランジスタＮ６および接地ノードＧＮＤに接続さ
れ、調整信号ＴＡ＜１＞をゲートに受けるＮチャネルＭ
ＯＳトランジスタＮ９と、ノードＮＤ６およびＮチャネ
ルＭＯＳトランジスタＮ１０に接続され、電圧ＢＩＡＳ
Ｔをゲートに受けるＮチャネルＭＯＳトランジスタＮ７
と、ＮチャネルＭＯＳトランジスタＮ７および接地ノー
ドＧＮＤに接続され、調整信号ＴＡ＜２＞をゲートに受
けるＮチャネルＭＯＳトランジスタＮ１０と、ノードＮ
Ｄ６およびＮチャネルＭＯＳトランジスタＮ１１に接続
され、電圧ＢＩＡＳＴをゲートに受けるＮチャネルＭＯ
ＳトランジスタＮ８と、ＮチャネルＭＯＳトランジスタ
Ｎ８および接地ノードＧＮＤに接続され、調整信号ＴＡ
＜３＞をゲートに受けるＮチャネルＭＯＳトランジスタ
Ｎ１１とからなる。

【００６４】調整部６２は、ノードＮＤ６およびＮチャ
ネルＭＯＳトランジスタＮ１５に接続され、定電流回路
５１２から出力された電圧ＢＩＡＳＬをゲートに受ける
ＮチャネルＭＯＳトランジスタＮ１２と、ＮチャネルＭ
ＯＳトランジスタＮ１２および接地ノードＧＮＤに接続
され、調整信号ＴＢ＜１＞をゲートに受けるＮチャネル
ＭＯＳトランジスタＮ１５と、ノードＮＤ６およびＮチ
ャネルＭＯＳトランジスタＮ１６に接続され、電圧ＢＩ
ＡＳＬをゲートに受けるＮチャネルＭＯＳトランジスタ
Ｎ１３と、ＮチャネルＭＯＳトランジスタＮ１３および
接地ノードＧＮＤに接続され、調整信号ＴＢ＜２＞をゲ
ートに受けるＮチャネルＭＯＳトランジスタＮ１６と、
ノードＮＤ６およびＮチャネルＭＯＳトランジスタＮ１
７に接続され、電圧ＢＩＡＳＬをゲートに受けるＮチャ
ネルＭＯＳトランジスタＮ１４と、ＮチャネルＭＯＳト
ランジスタＮ１４および接地ノードＧＮＤに接続され、
調整信号ＴＢ＜３＞をゲートに受けるＮチャネルＭＯＳ
トランジスタＮ１７とからなる。

【００６５】バイアス電圧出力回路５１４は、カレント
ミラー差動アンプの構成になっており、調整部６１，６
２を流れる電流量によってＮチャネルＭＯＳトランジス
タＮ１８のドレイン電流Ｉ２が定まり、出力電圧である
バイアス電圧ＢＩＡＳＳが決まる。

【００６６】調整部６１は、バイアス電圧ＢＩＡＳＳの
温度勾配を調整するために設けられる。調整部６１にお
いては、温度が低下すると温度補正回路５１３から出力
された電圧ＢＩＡＳＴが低下し、ＮチャネルＭＯＳトラ
ンジスタＮ６〜Ｎ８のゲート電圧が低下するため、調整
部６１を流れる電流量が減少する。したがって、ドレイ
ン電流Ｉ２が減少し、バイアス電圧ＢＩＡＳＳは低下す
る。

【００６７】ここで、調整部６１においては、調整部６
１を流れる電流量を調整するためのＮチャネルＭＯＳト
ランジスタＮ９〜Ｎ１１が設けられており、調整信号Ｔ
Ａ＜１：３＞によってその電流量が調整される。すなわ
ち、調整信号ＴＡ＜１：３＞において、論理レベルがＬ
（論理ロー）レベルの信号の数が多いほど、調整部６１
を流れる電流が小さくなるため、電圧ＢＩＡＳＴの変化
に対するバイアス電圧ＢＩＡＳＳへの影響が相対的に小
さくなる。したがって、調整信号ＴＡ＜１：３＞におい
てＬレベルの信号の数を多くすると、バイアス電圧ＢＩ
ＡＳＳの温度勾配は小さくなる。

【００６８】また、調整部６２は、リフレッシュ動作の
最大周期に対応するバイアス電圧ＢＩＡＳＳを設定する
ために設けられる。調整部６１のみでは、温度が下がり
すぎると調整部６１を流れる電流量が著しく減少し、こ
れに伴ってバイアス電圧ＢＩＡＳＳが非常に小さくな
る。そうすると、バイアス電圧ＢＩＡＳＳに応じてリン
グオシレータ５２によって発生されるパルス信号ＰＨＹ
０の周期が長くなり、応じてリフレッシュ信号ＰＨＹＳ
が必要以上に長くなることによってリフレッシュオーバ
ーが生じる。

【００６９】そこで、調整部６１を流れる電流量が０と
なっても（上述した所定の温度Ｔａ以下で電圧ＢＩＡＳ
Ｔは０となり、調整部６１を流れる電流も０とな
る。）、リフレッシュ動作の最大周期を保証する最低限
のバイアス電圧ＢＩＡＳＳを発生するための電流が、調
整部６２によって確保される。

【００７０】すなわち、調整部６２のＮチャネルＭＯＳ
トランジスタＮ１２〜Ｎ１４のゲート電圧である電圧Ｂ
ＩＡＳＬは温度依存性が小さく、調整部６２を流れる電
流量はほぼ一定値である。そして、この定電流量が、リ
フレッシュ動作の最大周期を保証する最低限のバイアス
電圧ＢＩＡＳＳに対応するように、調整信号ＴＢ＜１：
３＞によって調整される。

【００７１】このようにして、バイアス電圧出力回路５
１４においては、所定の温度Ｔａよりも高い温度では、
調整回路６１によって調整された温度勾配を有するバイ
アス電圧ＢＩＡＳＳが出力され、温度Ｔａ以下では、リ
フレッシュ動作の最大周期を保証する最低限のバイアス
電圧ＢＩＡＳＳが一定値で出力される。

【００７２】図７は、図２に示したリングオシレータ５
２の構成を示す回路図である。図７を参照して、リング
オシレータ５２は、内部電源ノードＶＤＤＳおよびノー
ドＮＤ８に接続され、セルフリフレッシュ活性化信号Ｓ
ＥＬＦ＿ＯＮをゲートに受けるＰチャネルＭＯＳトラン
ジスタＰ９と、奇数個からなるインバータＩｖ１〜Ｉｖ
ｎ（ｎは奇数）とからなる。

【００７３】インバータＩｖ１は、内部電源ノードＶＤ
ＤＳおよびノードＮＤ８に接続され、インバータＩｖｎ
の出力をゲートに受けるＰチャネルＭＯＳトランジスタ
Ｐ１０と、ノードＮＤ８およびＮチャネルＭＯＳトラン
ジスタＮ２６に接続され、インバータＩｖｎの出力をゲ
ートに受けるＮチャネルＭＯＳトランジスタＮ２５と、
ＮチャネルＭＯＳトランジスタＮ２５，Ｎ２７に接続さ
れ、セルフリフレッシュ活性化信号ＳＥＬＦ＿ＯＮをゲ
ートに受けるＮチャネルＭＯＳトランジスタＮ２６と、
ＮチャネルＭＯＳトランジスタＮ２６および接地ノード
ＧＮＤに接続され、電圧調整回路５１から出力されたバ
イアス電圧ＢＩＡＳＳをゲートに受けるＮチャネルＭＯ
ＳトランジスタＮ２７とからなる。

【００７４】インバータＩｖ２は、内部電源ノードＶＤ
ＤＳおよびＮチャネルＭＯＳトランジスタＮ２８に接続
され、インバータＩｖ１の出力をゲートに受けるＰチャ
ネルＭＯＳトランジスタＰ１１と、ＰチャネルＭＯＳト
ランジスタＰ１１およびＮチャネルＭＯＳトランジスタ
Ｎ２９に接続され、インバータＩｖ１の出力をゲートに
受けるＮチャネルＭＯＳトランジスタＮ２８と、Ｎチャ
ネルＭＯＳトランジスタＮ２８および接地ノードＧＮＤ
に接続され、バイアス電圧ＢＩＡＳＳをゲートに受ける
ＮチャネルＭＯＳトランジスタＮ２９とからなる。

【００７５】以下、インバータＩｖ３〜Ｉｖｎについて
も、インバータＩｖ２と同様に、前段のインバータの出
力をゲートに受けるＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタと、バイアス電圧ＢＩ
ＡＳＳをゲートに受けるＮチャネルＭＯＳトランジスタ
とから構成される。

【００７６】リングオシレータ５２においては、インバ
ータＩｖ１〜Ｉｖｎがリング状に接続される。セルフリ
フレッシュ活性化信号ＳＥＬＦ＿ＯＮは、セルフリフレ
ッシュ中に論理レベルがＨ（論理ハイ）レベルとなる信
号であって、セルフリフレッシュ活性化信号ＳＥＬＦ＿
ＯＮがＨレベルのときは、インバータＩｖ１〜Ｉｖｎが
動作し、インバータＩｖｎの出力であるパルス信号ＰＨ
Ｙ０が周期的に発振される。一方、セルフリフレッシュ
活性化信号ＳＥＬＦ＿ＯＮがＬレベルのときは、Ｐチャ
ネルＭＯＳトランジスタＰ９によってノードＮＤ８が常
時Ｈレベルにプルアップされ、常時Ｈレベルのパルス信
号ＰＨＹ０が出力される。すなわち、リングオシレータ
５２は不活性化される。

【００７７】インバータＩｖ１〜Ｉｖｎの各々は、電圧
調整回路５１から受けるバイアス電圧ＢＩＡＳＳをゲー
トに受けるＮチャネルＭＯＳトランジスタを備えてお
り、バイアス電圧ＢＩＡＳＳが低くなると、インバータ
Ｉｖ１〜Ｉｖｎの各々における反転動作が遅くなる。し
たがって、バイアス電圧ＢＩＡＳＳが低くなると、パル
ス信号ＰＨＹ０の発振周期が長くなる。

【００７８】図８は、リフレッシュタイマ３８によって
決定されるリフレッシュ周期の温度依存を示す図であ
る。図８を参照して、温度Ｔａ以上では、温度の低下に
応じて、リフレッシュ周期ｔＲＥＦは長くなり、温度Ｔ
ａ以下では、リフレッシュ周期は最大周期ｔＲＥＦ＿ｍ
ａｘで一定となる。温度Ｔａは、室温程度が設定され
る。以下、このリフレッシュタイマ３８の調整方法につ
いて説明する。

【００７９】（１）定電流回路５１１の抵抗Ｒ１の調整
（符号）まず最初に、温度Ｔａで定電流回路５１２の抵抗Ｒ２と
同じ抵抗値になるように、抵抗Ｒ１の抵抗値が調整され
る。このように調整する理由は、温度が高温から低温に
変化し、温度Ｔａにおいて抵抗Ｒ１の抵抗値が抵抗Ｒ２
の抵抗値と同じになると、温度補正回路５１３の出力電
圧ＢＩＡＳＴが０となり、バイアス電圧出力回路５１４
における調整部６１を流れる電流が０となる。したがっ
て、バイアス電圧ＢＩＡＳＳは、温度Ｔａにおいて、調
整部６２によって決まる最低電圧となり、温度Ｔａ以下
においてリフレッシュ周期を最大周期ｔＲＥＦ＿ｍａｘ
とすることができるからである。

【００８０】温度Ｔａは常温程度に設定するのが望まし
いところ、調整時の温度は、通常の動作時と同様に、一
般に高温（８０℃程度）になるため、調整時の温度から
常温に温度変化したときの抵抗Ｒ１の抵抗値の変化量を
考慮して、抵抗Ｒ１の抵抗値が調整される。

【００８１】（２）低温時の最大リフレッシュ周期ｔＲ
ＥＦ＿ｍａｘの調整（符号）この半導体記憶装置１０のメモリセルにおけるデータ保
持可能時間の実力に対応して、温度Ｔａ以下で一定とな
る最大リフレッシュ周期ｔＲＥＦ＿ｍａｘが調整され
る。調整は、テストモードで調整信号ＴＡ＜１：３＞を
全てＬレベルとし、温度依存性のあるバイアス電圧出力
回路５１４の調整部６１を不活性化させる。そして、調
整信号ＴＢ＜１：３＞によってバイアス電圧ＢＩＡＳＳ
を調整し、リフレッシュ周期を測定することにより調整
が行なわれる。

【００８２】（３）温度勾配の調整（符号）高温時（たとえば、動作中の温度に近い８０℃）のリフ
レッシュ周期の目標値に対応して、符号に示す温度勾
配の傾きが調整される。調整は、所定の温度で所望のリ
フレッシュ周期になるように、バイアス電圧出力回路５
１４の調整部６１における調整信号ＴＡ＜１：３＞によ
ってバイアス電圧ＢＩＡＳＳを調整し、リフレッシュ周
期を測定することにより行なわれる。

【００８３】なお、半導体記憶装置１０が、ＥＭＲＳ
（Extended Mode Register Set）による温度補償セルフ
リフレッシュ機能を備えている場合には、この機能との
干渉を防止するため、バイアス電圧出力回路５１４に代
えてバイアス電圧出力回路５１４Ａが用いられる。

【００８４】ＥＭＲＳによる温度補償セルフリフレッシ
ュでは、半導体記憶装置１０に与えられるコマンドによ
ってリフレッシュ周期を変更することができる。たとえ
ば、温度が８５℃，７０℃，４０℃，１５℃の４つのモ
ードが備えられ、７０℃モード時のリフレッシュ周期を
１として、８５℃モードではその１／２倍、４０℃モー
ドでは２倍、１５℃モードでは４倍にリフレッシュ周期
を設定することができる。

【００８５】しかしながら、本発明による半導体記憶装
置１０においては、リフレッシュタイマ３８が自動的に
リフレッシュ周期を調整するため、ＥＭＲＳによる温度
補償セルフリフレッシュが機能していると、低温時に必
要以上にリフレッシュ周期が長くなってしまう。そこ
で、ＥＭＲＳによる温度補償セルフリフレッシュが機能
しているときは、電圧調整回路５１による自己温度補償
機能を不活性化する。

【００８６】図９は、ＥＭＲＳによる温度補償セフルリ
フレッシュが機能しているときに本発明による自己温度
補償機能を不活性化することができるバイアス電圧出力
回路の構成を示す回路図である。図９を参照して、バイ
アス電圧出力回路５１４Ａは、バイアス電圧出力回路５
１４において、調整部６１，６２に代えて調整部６１
Ａ，６２Ａを備える。また、バイアス電圧出力回路５１
４Ａは、バイアス電圧出力回路５１４に加えて、ＮＯＲ
ゲート６３と、ＥＭＲＳ設定部６４と、ＥＭＲＳ補正部
６５と、ＮチャネルＭＯＳトランジスタＮ１８および接
地ノードＧＮＤに接続され、ゲートが内部電源ノードＶ
ＤＤＳに接続されるＮチャネルＭＯＳトランジスタＮ２
５とをさらに含む。

【００８７】ＥＭＲＳ設定部６４は、ノードＮＤ７およ
びＮチャネルＭＯＳトランジスタＮ２７に接続され、ゲ
ートがノードＮＤ７に接続されるＮチャネルＭＯＳトラ
ンジスタＮ２６と、ＮチャネルＭＯＳトランジスタＮ２
６および接地ノードＧＮＤに接続され、信号ＥＭＲＳ１
をゲートに受けるＮチャネルＭＯＳトランジスタＮ２７
と、ノードＮＤ７およびＮチャネルＭＯＳトランジスタ
Ｎ２９に接続され、ゲートがノードＮＤ７に接続される
ＮチャネルＭＯＳトランジスタＮ２８と、ＮチャネルＭ
ＯＳトランジスタＮ２８および接地ノードＧＮＤに接続
され、信号ＥＭＲＳ２をゲートに受けるＮチャネルＭＯ
ＳトランジスタＮ２９と、ノードＮＤ７およびＮチャネ
ルＭＯＳトランジスタＮ３１に接続され、ゲートがノー
ドＮＤ７に接続されるＮチャネルＭＯＳトランジスタＮ
３０と、ＮチャネルＭＯＳトランジスタＮ３０および接
地ノードＧＮＤに接続され、信号ＥＭＲＳ３をゲートに
受けるＮチャネルＭＯＳトランジスタＮ３１とからな
る。

【００８８】ＥＭＲＳ設定部６４は、上述したＥＭＲＳ
による温度補償セルフリフレッシュ機能を実現するため
の回路である。信号ＥＭＲＳ１〜ＥＭＲＳ３は、上述し
た４つの温度のモードに応じてＨ／Ｌレベルとなる信号
であり、８５℃モード時は信号ＥＭＲＳ１〜ＥＭＲＳ３
のいずれもＨレベルとなり、７０℃モード時は信号ＥＭ
ＲＳ１，ＥＭＲＳ２がＨレベルとなり、４０℃モード時
は信号ＥＭＲＳ１のみＨレベルとなり、１５℃モード時
は信号ＥＭＲＳ１〜ＥＭＲＳ３のいずれもＬレベルとな
る。これによって、温度の低いモードのときほど、バイ
アス電圧ＢＩＡＳＳが低くなり、リフレッシュ周期が長
くなる。

【００８９】ＮＯＲゲート６３は、信号ＦＵＳＥおよび
ＥＭＲＳモード信号ＥＭＲＳ＿ＳＲＦを受ける。信号Ｆ
ＵＳＥは、図示されないヒューズ回路から出力される信
号であって、本発明による自己温度補償機能を予め利用
しないとき、ヒューズ回路においてヒューズブローする
ことによってＨレベルとなる信号である。また、ＥＭＲ
Ｓモード信号ＥＭＲＳ＿ＳＲＦは、信号ＥＭＲＳ１〜Ｅ
ＭＲＳ３の少なくとも１つがＨレベルであるときにＨレ
ベルとなる信号である。信号ＦＵＳＥおよびＥＭＲＳモ
ード信号ＥＭＲＳ＿ＳＲＦのいずれも、本発明による自
己温度補償機能を利用しない場合に活性化される。

【００９０】調整部６１Ａは、調整部６１に加えて、Ｎ
ＯＲゲート６３の出力をゲートに受けるＮチャネルＭＯ
ＳトランジスタＮ１９〜Ｎ２１をさらに含む。また、調
整部６２Ａは、調整部６２に加えて、ゲートが内部電源
ノードＶＤＤＳに接続されるＮチャネルＭＯＳトランジ
スタＮ２２〜Ｎ２４をさらに含む。

【００９１】調整部６１Ａにおいては、信号ＦＵＳＥお
よびＥＭＲＳモード信号ＥＭＲＳ＿ＳＲＦのいずれかが
活性化されているとき、ＮＯＲゲート６３の出力がＬレ
ベルとなることによってＮチャネルＭＯＳトランジスタ
Ｎ１９〜Ｎ２１のいずれもがＯＦＦし、調整部６１Ａは
不活性化される。したがって、バイアス電圧出力回路５
１４Ａにおいて、本発明による自動温度補償機能が不活
性化される。

【００９２】なお、調整部６２ＡのＮチャネルＭＯＳト
ランジスタＮ２２〜Ｎ２４は、調整部６１ＡにＮチャネ
ルＭＯＳトランジスタＮ１９〜Ｎ２１が設けられたこと
に対応して、調整部６１Ａ，６２Ａの電流バランスを考
慮して設けられているもので、いずれもゲートが内部電
源ノードＶＤＤＳに接続されてＯＮ状態となっており、
調整部６２と機能的に異なるところはない。

【００９３】ＥＭＲＳ補正部６５は、ノードＮＤ６およ
びＮチャネルＭＯＳトランジスタＮ３３に接続され、電
圧ＢＩＡＳＬをゲートに受けるＮチャネルＭＯＳトラン
ジスタＮ３２と、ＮチャネルＭＯＳトランジスタＮ３２
および接地ノードＧＮＤに接続され、ＥＭＲＳモード信
号ＥＭＲＳ＿ＳＲＦをゲートに受けるＮチャネルＭＯＳ
トランジスタＮ３３とからなる。

【００９４】ＥＭＲＳ補正部６５は、調整部６１Ａが不
活性化されたときの高温時（たとえば、上述したよう
に、動作中の温度に近い８０℃）のバイアス電圧ＢＩＡ
ＳＳを補正する。すなわち、調整部６１Ａが不活性化さ
れると、調整部６１Ａを流れる電流がカットされるが、
高温時に流れていた電流までカットされるため、その分
を補正しないと高温時のバイアス電圧ＢＩＡＳＳが低く
なり、高温時のリフレッシュが保証できなくなる。そこ
で、ＥＭＲＳ補正部６５は、調整部６１Ａにおいて高温
時に流れる電流と同じ電流量が流れるように予め設計さ
れ、ＥＭＲＳモード信号ＥＭＲＳ＿ＳＲＦがＨレベルに
なると、調整部６１Ａが不活性化されるとともに、ＥＭ
ＲＳ補正部６５のＮチャネルＭＯＳトランジスタＮ３３
がＯＮし、ＥＭＲＳ補正部６５は、調整部６１Ａにおい
て高温時に流れていた電流分を補う。これによって、Ｅ
ＭＲＳによる温度補償セルフリフレッシュ時において
も、高温時のリフレッシュが保証される。

【００９５】なお、上述した説明では、バイアス電圧出
力回路５１４の調整部６１，６２またはバイアス電圧出
力回路５１４Ａの調整部６１Ａ，６２Ａは、それぞれ３
つの調整用のＮチャネルＭＯＳトランジスタを備えてい
たが、これらは３つに限定されるものではなく、数を増
減してもよい。

【００９６】以上のように、この実施の形態１による半
導体記憶装置１０によれば、正の温度特性を有するリフ
レッシュタイマ３８を備えたので、高温時から低温時ま
で、適切なリフレッシュ周期でリフレッシュ動作を実行
することができる。

【００９７】また、この実施の形態１による半導体記憶
装置１０によれば、温度に依存して変化するリフレッシ
ュ周期の温度勾配を調整可能なバイアス電圧出力回路５
１４，５１４Ａを備えたので、高温時から低温時まで、
リフレッシュ周期を適切に調整することができる。

【００９８】さらに、バイアス電圧出力回路５１４，５
１４Ａは、低温時のリフレッシュ動作の最大周期を調整
することができるので、メモリセルのデータ保持の実力
に合わせてリフレッシュ周期を適切に調整することがで
きる。

【００９９】また、さらに、この実施の形態１による半
導体記憶装置１０によれば、ＥＭＲＳによる温度補償セ
ルフリフレッシュとの干渉を防止するバイアス電圧出力
回路５１４Ａを備えたので、本発明による自己温度補償
セルフリフレッシュ機能とＥＭＲＳによる温度補償セル
フリフレッシュ機能とが非干渉化され、いずれの機能に
おいても、適切なリフレッシュ周期でリフレッシュ動作
を実行することができる。

【０１００】［実施の形態２］実施の形態２による半導
体記憶装置においては、セルフリフレッシュ動作時のリ
フレッシュ周期を容易に測定可能なテストモードを備え
る。

【０１０１】図１０は、この発明の実施の形態２による
半導体記憶装置の全体構成を示す概略ブロック図であ
る。図１０を参照して、半導体記憶装置１１は、図１に
示した実施の形態１による半導体記憶装置１０の構成に
おいて、入出力制御回路３０に代えて入出力制御回路３
０Ａを備える。

【０１０２】入出力制御回路３０Ａは、リフレッシュ制
御回路３６のリフレッシュタイマ３８からリフレッシュ
信号ＰＨＹＳを受け、また、制御回路２４から信号ＴＭ
＿ＭＯＮＩ，ＴＭＰＨＹＳおよびパルス信号ＭＯＮＩ＿
ＤＲＶを受ける。リフレッシュ信号ＰＨＹＳは、実施の
形態１で説明したように、リフレッシュ周期ごとに活性
化される信号である。信号ＴＭ＿ＭＯＮＩは、セルフリ
フレッシュ周期測定テストモードに入ると活性化される
信号であって、この半導体記憶装置１１に与えられるコ
マンドによって活性化される。なお、このコマンドは、
通常動作時には与えられない特定のコマンド（ＭＲＳ：
Mode Register Set）であって、既存の所定の端子を介
して設定される。そして、半導体記憶装置１１は、この
コマンドを受付けると、セルフリフレッシュ周期測定テ
ストモードとなる。

【０１０３】信号ＴＭＰＨＹＳは、リフレッシュ周期の
測定が開始されると活性化される信号である。信号ＴＭ
ＰＨＹＳは、上述した特定のコマンド（ＭＲＳ）を受付
けたとき、ある特定のアドレス端子に所定の信号が設定
されることによって活性化される。そして、信号ＴＭＰ
ＨＹＳが活性化されると、リフレッシュタイマ３８にお
いて、信号ＴＭＰＨＹＳが活性化されたタイミングから
リフレッシュ周期のカウントが始まる。パルス信号ＭＯ
ＮＩ＿ＤＲＶは、信号ＴＭ＿ＭＯＮＩ，ＴＭＰＨＹＳが
活性化されているときにＲＥＡＤコマンドが入力される
と活性化される１ショットのパルス信号である。

【０１０４】入出力制御回路３０Ａは、制御回路２４か
ら受ける信号ＴＭＰＨＹＳが活性化されると、その後に
リフレッシュタイマ３８から最初に受けるリフレッシュ
信号ＰＨＹＳをラッチする。そして、入出力制御回路３
０Ａは、制御回路２４からパルス信号ＭＯＮＩ＿ＤＲＶ
を受けたとき、リフレッシュ信号ＰＨＹＳをラッチして
いれば図示されないデータバスＤＢに論理レベルがＨレ
ベルの信号を出力し、リフレッシュ信号ＰＨＹＳをラッ
チしていなければデータバスＤＢにＬレベルの信号を出
力する。

【０１０５】そして、データバスＤＢに出力された信号
は、入出力バッファ２２に伝達され、入出力バッファ２
２は、その信号レベルに応じた出力をデータ入出力端子
１６へ出力する。

【０１０６】これによって、ＲＥＡＤコマンドの入力タ
イミングをシフトさせることで、入出力制御回路３０Ａ
がリフレッシュ信号をラッチしたタイミングを捉えるこ
とができ、信号ＴＭＰＨＹＳを活性化したコマンドの入
力タイミングからの時間を測定することによって、リフ
レッシュ周期を測定することができる。

【０１０７】なお、半導体記憶装置１１におけるその他
の構成は、実施の形態１による半導体記憶装置１０の回
路構成と同じであるので、その説明は繰り返さない。

【０１０８】図１１は、制御回路２４に含まれ、リフレ
ッシュタイマ３８へ出力されるセルフリフレッシュ活性
化信号ＳＥＬＦ＿ＯＮを生成する信号生成回路の構成を
示す回路図である。

【０１０９】図１１を参照して、この信号生成回路は、
信号ＳＥＬＦＲＥＦ，ＴＭＰＨＹＳを受けるＮＯＲゲー
ト７１と、ＮＯＲゲート７１の出力を反転してセルフリ
フレッシュ活性化信号ＳＥＬＦ＿ＯＮを出力するインバ
ータ７２とからなる。

【０１１０】信号ＳＥＬＦＲＥＦは、テストモードが不
活性化された通常動作時において、セルフリフレッシュ
モード時にＨレベルとなる信号である。信号ＴＭＰＨＹ
Ｓは、上述したように、リフレッシュ周期の測定が開始
されるとＨレベルとなる信号である。すなわち、通常動
作時は、セルフリフレッシュモードであれば信号ＳＥＬ
ＦＲＥＦが常時Ｈレベルとなり、セルフリフレッシュ活
性化信号ＳＥＬＦ＿ＯＮは常時Ｈレベルとなる。一方、
セルフリフレッシュ周期測定テストモード時は、信号Ｓ
ＥＬＦＲＥＦはＬレベルとなり、リフレッシュ周期の測
定が開始されると、信号ＴＭＰＨＹＳがＨレベルとなっ
てセルフリフレッシュ活性化信号ＳＥＬＦ＿ＯＮがＨレ
ベルとなる。

【０１１１】すなわち、リフレッシュタイマ３８は、セ
ルフリフレッシュ周期測定テストモード時においては、
信号ＴＭＰＨＹＳが活性化されたタイミングからリフレ
ッシュ周期のカウントを開始する。

【０１１２】図１２は、図１０に示す入出力制御回路３
０Ａに含まれるＰＨＹ＿ＭＯＮＩ信号発生回路の回路構
成を示す回路図である。

【０１１３】図１２を参照して、ＰＨＹ＿ＭＯＮＩ信号
発生回路は、リフレッシュタイマ３８から出力されるリ
フレッシュ信号ＰＨＹＳを受けて反転するインバータ７
３と、インバータ７３およびＮＡＮＤゲート７５の出力
を受けるＮＡＮＤゲート７４と、制御回路２４から出力
された信号ＴＭＰＨＹＳおよびＮＡＮＤゲート７４の出
力を受けるＮＡＮＤゲート７５と、制御回路２４から出
力された信号ＴＭ＿ＭＯＮＩおよびＮＡＮＤゲート７４
の出力を受けるＮＡＮＤゲート７６と、ＮＡＮＤゲート
７６の出力を反転して信号ＰＨＹ＿ＭＯＮＩを出力する
インバータ７７とからなる。

【０１１４】ＮＡＮＤゲート７４，７５はラッチ回路を
構成し、信号ＴＭＰＨＹＳがＨレベルとなった後に信号
ＰＨＹＳがＨレベルになると、その状態をラッチする。
このとき、信号ＴＭ＿ＭＯＮＩがＨレベルであれば、Ｎ
ＡＮＤゲート７６はＬレベルの信号を出力し、ＰＨＹ＿
ＭＯＮＩ信号発生回路は、信号ＰＨＹ＿ＭＯＮＩをＨレ
ベルで出力する。

【０１１５】図１３は、図１０に示す入出力制御回路３
０Ａに含まれるＤＢ出力回路の構成を示す回路図であ
る。

【０１１６】図１３を参照して、ＤＢ出力回路は、制御
回路２４から出力されたパルス信号ＭＯＮＩ＿ＤＲＶお
よびＰＨＹ＿ＭＯＮＩ信号発生回路から出力された信号
ＰＨＹ＿ＭＯＮＩを受けるＮＡＮＤゲート７８と、信号
ＰＨＹ＿ＭＯＮＩを反転するインバータ７９と、パルス
信号ＭＯＮＩ＿ＤＲＶおよびインバータ７９の出力を受
けるＮＡＮＤゲート８０と、ＮＡＮＤゲート８０，７８
の出力をそれぞれ反転するインバータ８１，８２とから
なる。

【０１１７】また、ＤＢ出力回路は、内部電源ノードＶ
ＤＤＳおよびデータバスＤＢに接続され、ＮＡＮＤゲー
ト７８の出力ノードであるノードＮＤ１１にゲートが接
続されるＰチャネルＭＯＳトランジスタＰ５１と、デー
タバスＤＢおよび接地ノードＧＮＤに接続され、インバ
ータ８１の出力をゲートに受けるＮチャネルＭＯＳトラ
ンジスタＮ５１と、内部電源ノードＶＤＤＳおよびデー
タバス／ＤＢに接続され、ＮＡＮＤゲート８０の出力ゲ
ートであるノードＮＤ１２にゲートが接続されるＰチャ
ネルＭＯＳトランジスタＰ５２と、データバス／ＤＢお
よび接地ノードＧＮＤに接続され、インバータ８２の出
力をゲートに受けるＮチャネルＭＯＳトランジスタＮ５
２とからなる。

【０１１８】以下、このＤＢ出力回路の動作について説
明する。パルス信号ＭＯＮＩ＿ＤＲＶおよび信号ＰＨＹ
＿ＭＯＮＩのいずれもＬレベルであるときは、ノードＮ
Ｄ１，ＮＤ１２における信号の論理レベルはいずれもＨ
レベルである。したがって、ＰチャネルＭＯＳトランジ
スタＰ５１，５２およびＮチャネルＭＯＳトランジスタ
Ｎ５１，５２はいずれもＯＦＦし、データバスＤＢ，／
ＤＢはハイインピーダンス状態である。

【０１１９】この状態から信号ＰＨＹ＿ＭＯＮＩがＨレ
ベルとなり、その後パルス信号ＭＯＮＩ＿ＤＲＶが入力
されたときは、パルス信号ＭＯＮＩ＿ＤＲＶが入力され
たタイミングでノードＮＤ１１，ＮＤ１２における信号
の論理レベルはそれぞれＬレベル，Ｈレベルとなる。し
たがって、ＰチャネルＭＯＳトランジスタＰ５１および
ＮチャネルＭＯＳトランジスタＮ５２がＯＮし、Ｐチャ
ネルＭＯＳトランジスタＰ５２およびＮチャネルＭＯＳ
トランジスタＮ５１がＯＦＦするので、データバスＤ
Ｂ，／ＤＢにはそれぞれＨレベル，Ｌレベルの信号が出
力される。

【０１２０】一方、パルス信号ＭＯＮＩ＿ＤＲＶおよび
信号ＰＨＹ＿ＭＯＮＩのいずれもＬレベルの状態から信
号ＰＨＹ＿ＭＯＮＩがＨレベルとなる前にパルス信号Ｍ
ＯＮＩ＿ＤＲＶが入力されたときは、パルス信号ＭＯＮ
Ｉ＿ＤＲＶが入力されたタイミングでノードＮＤ１１，
ＮＤ１２における信号の論理レベルはそれぞれＨレベ
ル，Ｌレベルとなる。したがって、ＰチャネルＭＯＳト
ランジスタＰ５１およびＮチャネルＭＯＳトランジスタ
Ｎ５２がＯＦＦし、ＰチャネルＭＯＳトランジスタＰ５
２およびＮチャネルＭＯＳトランジスタＮ５１がＯＮす
るので、データバスＤＢ，／ＤＢにはそれぞれＬレベ
ル，Ｈレベルの信号が出力される。

【０１２１】図１４，図１５は、実施の形態２による半
導体記憶装置１１において、セルフリフレッシュ周期測
定時における主要な信号の波形を示すタイミングチャー
トである。図１４は、信号ＰＨＹ＿ＭＯＮＩがＨレベル
となった後にパルス信号ＭＯＮＩ＿ＤＲＶが活性化され
た場合のタイミングチャートであり、図１５は、信号Ｐ
ＨＹ＿ＭＯＮＩがＨレベルとなる前にパルス信号ＭＯＮ
Ｉ＿ＤＲＶが活性化された場合のタイミングチャートで
ある。

【０１２２】図１４を参照して、半導体記憶装置１１
は、タイミングＴ１において、この半導体記憶装置１１
に与えられるＴＭ−ＩＮコマンドによってセルフリフレ
ッシュ周期測定テストモードに入り、信号ＴＭ＿ＭＯＮ
ＩがＨレベルに活性化される。次に、タイミングＴ２に
おいてＡＣＴコマンドが与えられた後、タイミングＴ３
において再度ＴＭ−ＩＮコマンドが与えられると、信号
ＴＭＰＨＹＳがＨレベルに活性化され、リフレッシュ周
期の測定が開始される。具体的には、リフレッシュタイ
マ３８がリフレッシュ周期のカウントを開始する。

【０１２３】そして、タイミングＴ３からリフレッシュ
周期後のタイミングＴ４において、リフレッシュタイマ
３８がリフレッシュ信号ＰＨＹＳを出力する。そうする
と、ＰＨＹ＿ＭＯＮＩ信号発生回路は、パルス信号であ
るリフレッシュ信号ＰＨＹＳをラッチし、信号ＰＨＹ＿
ＭＯＮＩをＨレベルで出力する。

【０１２４】タイミングＴ５において、半導体記憶装置
１１にＲＥＡＤコマンドが与えられると、制御回路２４
は、パルス信号ＭＯＮＩ＿ＤＲＶを発生し、これに応じ
てＤＢ出力回路のノードＮＤ１１における信号の論理レ
ベルはＬレベルとなる。したがって、ＤＢ出力回路は、
上述したように、データバスＤＢ，／ＤＢにそれぞれＨ
レベル，Ｌレベルの信号を出力し、図１０に示したデー
タ入出力端子１６の所定の端子からＨレベルのデータが
出力される。

【０１２５】次に、図１５を参照して、ＲＥＡＤコマン
ドを与えるタイミングをシフトさせ、タイミングＴ３に
おいて信号ＴＭＰＨＹＳが活性化されてリフレッシュ周
期の測定が開始された後、タイミングＴ３からリフレッ
シュ周期後のタイミングＴ５においてリフレッシュタイ
マ３８がリフレッシュ信号ＰＨＹＳを出力する前に、タ
イミングＴ４において半導体記憶装置１１にＲＥＡＤコ
マンドが与えられると、制御回路２４は、そのタイミン
グでパルス信号ＭＯＮＩ＿ＤＲＶを発生し、これに応じ
てＤＢ出力回路のノードＮＤ１２における信号の論理レ
ベルがＬレベルとなる。そうすると、ＤＢ出力回路は、
上述したように、データバスＤＢ，／ＤＢにそれぞれＬ
レベル，Ｈレベルの信号を出力し、図１０に示したデー
タ入出力端子１６の所定の端子からＬレベルのデータが
出力される。

【０１２６】このように、リフレッシュタイマ３８がリ
フレッシュ信号ＰＨＹＳを出力する前後で、ＲＥＡＤコ
マンドに応じてデータ入出力端子１６の所定の端子から
読出されるデータの論理レベルが変化するので、ＲＥＡ
Ｄコマンドを入力するタイミングを徐々にシフトさせ、
データ入出力端子１６の所定の端子から読出されるデー
タの論理レベルが変化したときのＴＭ−ＩＮコマンドの
入力からＲＥＡＤコマンドの入力までの時間を測定する
ことにより、リフレッシュ周期を測定することができ
る。

【０１２７】以上のように、実施の形態２による半導体
記憶装置１１によれば、ＰＨＹ＿ＭＯＮＩ信号発生回路
およびＤＢ出力回路を備えるので、これらの回路を用い
てリフレッシュ周期を容易に測定することができる。

【０１２８】なお、実施の形態１，２おける半導体記憶
装置は、非同期型であっても、同期型であってもよく、
また、同期型においてはダブルレート同期型であっても
よい。

【０１２９】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。

【図面の簡単な説明】

【図１】この発明の実施の形態１による半導体記憶装
置の全体構成を示す概略ブロック図である。

【図２】図１に示すリフレッシュタイマを機能的に説
明するための機能ブロック図である。

【図３】図２に示す電圧調整回路を機能的に説明する
ための機能ブロック図である。

【図４】図３に示す定電流回路の構成を示す回路図で
ある。

【図５】図３に示す温度補正回路の構成を示す回路図
である。

【図６】図３に示すバイアス電圧出力回路の構成を示
す回路図である。

【図７】図２に示すリングオシレータの構成を示す回
路図である。

【図８】リフレッシュタイマによって決定されるリフ
レッシュ周期の温度依存を示す図である。

【図９】バイアス電圧出力回路のその他の構成を示す
回路図である。

【図１０】この発明の実施の形態２による半導体記憶
装置の全体構成を示す概略ブロック図である。

【図１１】図１０に示す制御回路に含まれる、セルフ
リフレッシュ活性化信号を生成する信号生成回路の構成
を示す回路図である。

【図１２】図１０に示す入出力制御回路に含まれるＰ
ＨＹ＿ＭＯＮＩ信号発生回路の構成を示す回路図であ
る。

【図１３】図１０に示す入出力制御回路に含まれるＤ
Ｂ出力回路の構成を示す回路図である。

【図１４】セルフリフレッシュ周期測定時における主
要な信号の波形を示す第１のタイミングチャートであ
る。

【図１５】セルフリフレッシュ周期測定時における主
要な信号の波形を示す第２のタイミングチャートであ
る。

【符号の説明】

１０，１１半導体記憶装置、１２制御信号端子、１
４アドレス端子、１６データ入出力端子、１８制
御信号バッファ、２０アドレスバッファ、２２入出
力バッファ、２４制御回路、２６行アドレスデコー
ダ、２８列アドレスデコーダ、３０，３０Ａ入出力
制御回路、３２センスアンプ、３４メモリセルアレ
イ、３６リフレッシュ制御回路、３８リフレッシュ
タイマ、４０リフレッシュアドレス発生回路、５１
電圧調整回路、５２リングオシレータ、５３カウン
タ、６１，６１Ａ，６２，６２Ａ調整部、６３，７１
ＮＯＲゲート、６４ＥＭＲＳ設定部、６５ＥＭＲＳ
補正部、７２，７３，７７，７９，８１，８２，Ｉｖ１
〜Ｉｖｎインバータ、７４〜７６，７８，８０ＮＡＮ
Ｄゲート、５１１，５１２定電流回路、５１３温度
補正回路、５１４，５１４Ａバイアス電圧出力回路、
Ｒ１，Ｒ２抵抗、Ｐ１〜ＰｎＰチャネルＭＯＳトラ
ンジスタ、Ｎ１〜ＮｎＮチャネルＭＯＳトランジス
タ、ＮＤ１〜ＮＤ１２ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者米谷英樹東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者長澤勉東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者山内忠昭東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者諏訪真人東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者松本淳子東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者田増成兵庫県伊丹市荻野１丁目132番地大王電機株式会社内Ｆターム(参考） 5L106 AA01 DD11 EE06 FF02 GG03 5M024 AA91 AA92 BB22 BB39 DD20 DD92 EE26 EE29 FF12 FF20 FF30 GG05 HH09 MM06 PP01 PP02 PP03 PP07 PP08

Claims

【特許請求の範囲】

【請求項１】行列状に配列された複数のメモリセルを
含むメモリセルアレイと、前記複数のメモリセルに記憶される記憶情報を保持する
ために周期的にリフレッシュ動作を実行するリフレッシ
ュ制御回路とを備え、前記リフレッシュ制御回路は、リフレッシュ周期を決定し、前記リフレッシュ周期ごと
にリフレッシュ信号を発生するリフレッシュタイマと、前記リフレッシュ動作の対象となるメモリセル行を指定
するためのリフレッシュ行アドレスを前記リフレッシュ
信号に応じて順次発生するリフレッシュアドレス発生回
路とを含み、前記リフレッシュタイマは、温度の低下に応じて、差動増幅回路を用いて出力電圧を
調整する電圧調整回路と、前記電圧調整回路から前記出力電圧を受け、前記出力電
圧が低くなるのに応じて発生周期が長くなる内部信号を
発生する発振回路と、前記内部信号に基づいて前記リフレッシュ信号を発生す
るリフレッシュ信号発生回路とからなる、半導体記憶装
置。
【請求項２】前記電圧調整回路は、温度が所定値より
低くなると、前記出力電圧を一定にする、請求項１に記
載の半導体記憶装置。
【請求項３】前記電圧調整回路は、第１の温度特性を有する第１の抵抗の抵抗値に基づい
て、第１の電圧を出力する第１の定電流回路と、前記第１の抵抗が有する温度勾配よりも大きい、正の第
２の温度特性を有する第２の抵抗の抵抗値に基づいて、
第２の電圧を出力する第２の定電流回路と、前記第２の電圧を前記第１の電圧と比較し、その比較結
果に基づいて正の温度特性を有する第３の電圧を出力す
る温度補正回路と、前記リフレッシュ周期の温度特性に適合するように前記
第３の電圧を変換して前記出力電圧を出力するバイアス
電圧出力回路とからなる、請求項２に記載の半導体記憶
装置。
【請求項４】前記バイアス電圧出力回路は、温度が前
記所定値よりも低いとき、前記リフレッシュ周期の最大
周期に対応する最低電圧で前記出力電圧を出力する、請
求項３に記載の半導体記憶装置。
【請求項５】前記バイアス電圧出力回路は、外部から
リフレッシュ周期が設定されているとき、前記設定され
たリフレッシュ周期に対応する出力電圧を出力する、請
求項３に記載の半導体記憶装置。
【請求項６】前記発振回路は、リング状に接続された
奇数段のインバータからなり、前記奇数段のインバータの各々は、前記出力電圧を受
け、前記出力電圧に応じた駆動力で動作する、請求項１
に記載の半導体記憶装置。
【請求項７】行列状に配列された複数のメモリセルを
含むメモリセルアレイと、前記複数のメモリセルに記憶される記憶情報を保持する
ために周期的にリフレッシュ動作を実行するリフレッシ
ュ制御回路と、リフレッシュ周期測定モード時、当該半導体記憶装置に
指示される第１のコマンドに応じて測定信号を発生する
測定回路と、前記測定信号を外部へ出力する出力回路とを備え、前記リフレッシュ制御回路は、リフレッシュ周期を決定し、前記リフレッシュ周期ごと
にリフレッシュ信号を発生するリフレッシュタイマと、前記リフレッシュ動作の対象となるメモリセル行を指定
するためのリフレッシュ行アドレスを前記リフレッシュ
信号に応じて順次発生するリフレッシュアドレス発生回
路とを含み、前記リフレッシュタイマは、リフレッシュ周期測定モー
ド時、当該半導体記憶装置に指示される第２のコマンド
に応じて、前記リフレッシュ信号を発生するためのカウ
ントを開始し、前記測定回路は、前記第２のコマンドに基づいて前記リ
フレッシュ周期後に前記リフレッシュタイマによって発
生される前記リフレッシュ信号を受け、前記第１のコマ
ンドを受ける前に前記リフレッシュ信号を受けていると
き、前記測定信号を第１の論理レベルで前記出力回路へ
出力し、前記第１のコマンドを受ける前に前記リフレッ
シュ信号を受けていないとき、前記測定信号を第２の論
理レベルで前記出力回路へ出力する、半導体記憶装置。
【請求項８】前記測定回路は、測定信号発生回路と、
測定信号出力回路とを含み、前記測定信号発生回路は、前記リフレッシュタイマから
受けた前記リフレッシュ信号をラッチしたモニタ信号を
前記測定信号出力回路へ出力し、前記測定信号出力回路は、前記第１のコマンドに応じ
て、前記モニタ信号の論理レベルに対応した論理レベル
で前記測定信号を前記出力回路へ出力する、請求項７に
記載の半導体記憶装置。