KR101190674B1 - 반도체 메모리 장치의 주기 조절 회로 - Google Patents

반도체 메모리 장치의 주기 조절 회로 Download PDF

Info

Publication number
KR101190674B1
KR101190674B1 KR1020050134951A KR20050134951A KR101190674B1 KR 101190674 B1 KR101190674 B1 KR 101190674B1 KR 1020050134951 A KR1020050134951 A KR 1020050134951A KR 20050134951 A KR20050134951 A KR 20050134951A KR 101190674 B1 KR101190674 B1 KR 101190674B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
period
output
pulse
Prior art date
Application number
KR1020050134951A
Other languages
English (en)
Other versions
KR20070071464A (ko
Inventor
홍윤석
고민정
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020050134951A priority Critical patent/KR101190674B1/ko
Publication of KR20070071464A publication Critical patent/KR20070071464A/ko
Application granted granted Critical
Publication of KR101190674B1 publication Critical patent/KR101190674B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 온도의 변화에 따라 리프레쉬 주기가 변하다가 일정 온도 이하로 내려가면 일정한 리프레쉬 주기를 갖는 주기 조절 회로를 개시한다. 이 장치는, 온도가 낮아짐에 따라 주기가 늘어나는 클럭 신호(ATCSR)를 출력하는 자동 온도 보상 셀프 리프레쉬 주기 발진부(100); 온도가 변해도 항상 일정한 주기를 가진 클럭 신호(EMRS)를 출력하는 확장 모드 레지스터 주기 발진부(200); 클럭 신호(EMRS)의 주기를 늘려서 분주 클럭 신호(EMRS_DIV)로 출력하는 분주부(300); 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호(PWR_UP)에 의해 초기화된 이후에 셀프 리프레쉬 모드시 발생되는 셀프 리프레쉬 신호(SREF)가 인에이블될 때 확장 모드 레지스터 주기 발진부(200)를 제어하기 위한 제어 신호(CTRL_EMRS)를 생성하며, 분주 클럭 신호(EMRS_DIV)와 클럭 신호(ATCSR)의 주기를 비교하여서 클럭 신호(ATCSR)의 주기가 짧으면 디스에이블되고 분주 클럭 신호(EMRS_DIV)가 짧으면 인에이블되는 비교 신호(CSTOPB)를 출력하는 분주부(300); 비교부(400)에서 출력된 비교 신호(CSTOPB)를 입력받아서, 비교 신호(CSTOPB)가 디스에이블 상태일 때 하이 레벨 상태를 유지하다가 비교 신호(CSTOPB)가 인에이블 될 때마다 로우 레벨의 펄스를 발생하는 펄스 신호(PCSTOPB)로 출력하는 폴링 펄스 발생부(500); 및 파워 업 신호(PWR_UP)에 의해 초기화된 이후에, 펄스 신호(PCSTOPB)가 하이 레벨 상태일 때 클럭 신호(ATCSR)를 출력하고, 펄스 신호(PCSTOPB)가 로우 레벨 상태일 때 분주 클럭 신호(EMRS_DIV)를 출력하는 출력부(600);를 포함한다.

Description

반도체 메모리 장치의 주기 조절 회로{PERIOD CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 따른 주기 조절 회로의 블럭도.
도 2는 본 발명에 따른 주기 조절 회로에 구비된 비교부(400)의 회로도.
도 3은 본 발명에 따른 주기 조절 회로에 구비된 출력부(600)의 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 온도의 변화에 따라 리프레쉬 주기가 변하다가 일정 온도 이하로 내려가면 일정한 리프레쉬 주기를 갖는 반도체 메모리 장치의 주기 조절 회로에 관한 것이다.
일반적으로, 휴대폰(Mobile)에 사용되는 디램(DRAM)은 온도가 낮아짐에 따라 일정하게 주기가 증가되는 자동 온도 보상 셀프 리프레쉬(Auto TCSR) 주기 신호를 사용함으로써, 저온에서 셀프 리프레쉬 주기를 길게 가져가 셀프 리프레쉬 전류를 감소시킨다.
하지만, 이러한 자동 온도 보상 셀프 리프레쉬 주기 신호를 사용하는 디램은 온도가 낮아짐에 따라 온도 보상 셀프 리프레쉬 주기가 너무 길어져서 리프레쉬 동 작시 오류가 발생할 수 있다.
즉, 자동 온도 보상 셀프 리프레쉬 주기 신호는 온도가 낮아짐에 따라 주기가 계속 늘어나기 때문에, 이러한 자동 온도 보상 셀프 리프레쉬 주기 신호를 리프레쉬 주기 신호로 사용할 경우, 메모리 셀에 저장된 데이터가 소멸할 수 있는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 리프레쉬 동작 중에 온도가 일정 온도 이하로 내려갈 경우, 리프레쉬 주기를 일정하게 유지시켜서 리프레쉬 동작 오류가 발생하는 것을 방지하기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 주기 조절 회로는, 온도의 변화에 따라 주기가 변화하는 제 1 클럭 신호를 출력하는 제 1 주기 발진부; 온도가 변해도 항상 일정한 주기를 가지는 제 2 클럭 신호를 출력하는 제 2 주기 발진부; 상기 제 2 클럭 신호를 분주하여 분주 클럭 신호로 출력하는 분주부; 셀프 리프레쉬 모드시 상기 제 2 주기 발진부를 제어하기 위한 제어 신호를 생성하며, 상기 분주 클럭 신호와 상기 제 1 클럭 신호의 주기를 비교하여서 상기 제 1 클럭 신호의 주기가 짧으면 디스에이블되고 상기 분주 클럭 신호가 짧으면 인에이블되는 비교 신호를 출력하는 비교부; 상기 비교 신호가 디스에이블 상태일 때 일정 레벨 상태를 유지하다가 상기 비교 신호가 인에이블 될 때마다 펄스를 발생하는 펄스 신호를 출력 하는 폴링 펄스 발생부; 및 상기 펄스 신호가 일정 레벨 상태일 때 상기 제 1 클럭 신호를 셀프 리프레쉬 주기 신호로 출력하고, 상기 펄스 신호가 펄스를 발생할 때 상기 분주 클럭 신호를 셀프 리프레쉬 주기 신호로 출력하는 출력부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 클럭 신호는 온도가 감소함에 따라 주기가 늘어나는 것이 바람직하다.
상기 구성에서, 상기 비교부는 상기 제 1 클럭 신호와 상기 분주 클럭 신호의 첫 번째 주기를 비교하여서, 상기 제 1 클럭 신호의 주기가 상기 분주 클럭 신호의 주기보다 짧을 경우 인에이블된 상기 제 1 클럭 신호를 입력받고, 상기 제 1 클럭 신호의 주기가 상기 분주 클럭 신호의 주기보다 긴 경우 인에이블된 상기 분주 클럭 신호를 입력받는 것이 바람직하다.
상기 구성에서, 상기 비교부는 셀프 리프레쉬 모드시 상기 제 1 클럭 신호가 인에이블될 때 상기 제어 신호를 생성하는 제어 신호 생성부와, 상기 제어 신호와 상기 분주 클럭 신호를 논리 조합하여 상기 비교 신호를 출력하는 조합부를 구비하는 것이 바람직하다.
상기 구성에서, 상기 제어 신호 생성부는, 상기 제 1 클럭 신호의 상태에 따라 입력 노드와 접지 사이의 연결을 제어하는 제 1 스위칭 수단; 상기 입력 노드의 전위를 래치하는 래치 수단; 및 상기 래치 수단에서 출력된 신호를 반전하여 상기 제어 신호로 출력하는 인버터 수단;을 구비하는 것이 바람직하다.
상기 구성에서, 상기 제어 신호 생성부는 상기 제 1 클럭 신호의 주기가 상 기 분주 클럭 신호의 주기보다 짧으면 상기 제어 신호를 디스에이블시켜서 상기 제 2 주기 발진부의 동작을 중지시키는 것이 바람직하다.
상기 구성에서, 상기 제어 신호 생성부는 반도체 메모리 장치의 내부에 구비된 소자들을 초기화시키기 위한 파워 업 신호에 의해 입력 노드의 전위를 제어하는 제 2 스위칭 수단을 더 구비하는 것이 바람직하다.
상기 구성에서, 상기 제 2 스위칭 수단은 상기 파워 업 신호가 인에이블될 때 상기 입력 노드의 전위를 접지 레벨로 하강시키는 것이 바람직하다.
상기 구성에서, 상기 조합부는, 상기 분주 클럭 신호를 반전 지연시키는 인버터 체인 수단; 상기 제어 신호와 상기 인버터 체인 수단에서 출력된 신호를 낸드 조합하는 제 1 조합 수단; 상기 제어 신호를 지연시키는 지연 수단; 및 상기 제 1 조합 수단에서 출력된 신호와 상기 지연 수단에서 출력된 신호를 낸드 조합하여 상기 비교 신호로 출력하는 제 2 조합 수단;을 구비하는 것이 바람직하다.
상기 구성에서, 상기 출력부는, 상기 펄스 신호의 상태에 따라 입력 노드의 전위를 제어하는 제 1 스위칭 수단; 상기 입력 노드의 전위를 래치하는 래치 수단; 상기 래치 수단에서 출력된 신호를 지연시키는 지연 수단; 및 상기 지연 수단에서 출력된 신호의 상태에 따라 상기 제 1 클럭 신호와 상기 분주 클럭 신호 중 어느 하나를 상기 셀프 리프레쉬 주기 신호로 출력하는 출력 수단;을 구비하는 것이 바람직하다.
상기 구성에서, 상기 출력부는 반도체 메모리 장치의 내부에 구비된 소자들을 초기화시키기 위한 파워 업 신호에 의해 상기 입력 노드의 전위를 제어하는 제 2 스위칭 수단과, 리프레쉬 모드로 진입할 때 펄스를 발생하는 리프레쉬 펄스 신호에 의해 상기 입력 노드의 전위를 제어하는 제 3 스위칭 수단을 더 구비하는 것이 바람직하다.
상기 구성에서, 상기 제 2 스위칭 수단은 상기 파워 업 신호가 인에이블될 때 상기 입력 노드의 전위를 접지 레벨로 하강시키고, 상기 제 3 스위칭 수단은 상기 리프레쉬 펄스 신호가 펄스를 발생할 때 상기 입력 노드의 전위를 접지 레벨로 하강시키는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다. 본 발명은 반도체 메모리 장치에 관련된 모든 신호의 주기 측정에 이용 가능하다. 일 실시 예로 반도체 장치의 셀프 리프레쉬 주기를 측정하는 것에 대하여 개시한다.
도 1은 본 발명에 따른 주기 조절 회로의 동작을 설명하기 위한 블럭도이다.
도시된 바와 같이, 본 발명에 따른 주기 조절 회로는 자동 온도 보상 셀프 리프레쉬 주기 발진부(100), 확장 모드 레지스터 주기 발진부(200), 분주부(300), 비교부(400), 폴링 펄스 발생부(500), 및 출력부(600)로 구성된다.
자동 온도 보상 셀프 리프레쉬 주기 발진부(100)는 온도가 낮아짐에 따라 주기가 늘어나는 클럭 신호(ATCSR)를 출력한다.
확장 모드 레지스터 주기 발진부(200)는 온도가 변해도 항상 일정한 주기를 가진 클럭 신호(EMRS)를 출력한다.
분주부(300)는 클럭 신호(EMRS)의 주기를 늘려서 분주 클럭 신호(EMRS_DIV)로 출력한다. 이때, 본 발명에서는 분주부(300)를 통하여 클럭 신호(EMRS)의 주기를 4배 또는 8배 정도로 늘리는 것이 바람직하다.
비교부(400)는 반도체 메모리 장치의 내부 소자를 초기화시키기 위한 파워 업 신호(PWR_UP)에 의해 초기화된 이후에 셀프 리프레쉬 모드시 발생되는 셀프 리프레쉬 신호(SREF)가 인에이블될 때 확장 모드 레지스터 주기 발진부(200)를 제어하기 위한 제어 신호(CTRL_EMRS)를 생성하며, 분주 클럭 신호(EMRS_DIV)와 클럭 신호(ATCSR)의 주기를 비교하여서 클럭 신호(ATCSR)의 주기가 짧으면 디스에이블되고 분주 클럭 신호(EMRS_DIV)가 짧으면 인에이블되는 비교 신호(CSTOPB)를 출력한다.
이러한 비교부(400)의 동작을 도 2를 참조하여 상세히 살펴보면 아래와 같다.
비교부(400)는 파워 업 신호(PWR_UP)가 인에이블될 때 초기화된다. 즉, NMOS 트랜지스터(N1)는 파워 업 신호(PWR_UP)가 인에이블될 때 턴 온되어서, 노드(ND1)의 전위를 접지 레벨로 하강시킨다.
이어서, 비교부(400)는 셀프 리프레쉬 모드로 동작하기 위한 셀프 리프레쉬 신호(SREF)가 인에이블될 때, 인버터(INV1)와 PMOS 트랜지스터(P1)를 통하여 노드(ND1)의 전위를 전원 레벨로 상승시킨다.
그리고 나서, 비교부(400)는 래치(LAT1)와 인버터(INV5)를 통하여 노드(ND2)의 전위를 하이 레벨로 유지시킨다. 이때, 노드(ND2)의 전위는 확장 모드 레지스터 주기 발진부(200)를 제어하기 위한 제어 신호(CTRL_EMRS)로 출력된다.
이어서, 비교부(400)는 클럭 신호(ATCSR)와 분주 클럭 신호(EMRS_DIV)를 입력받아서, 클럭 신호(ATCSR)의 주기가 분주 클럭 신호(EMRS_DIV)의 주기보다 짧으면 비교 신호(CSTOPB)를 디스에이블시키고, 분주 클럭 신호(EMRS_DIV)의 주기가 클럭 신호(ATCSR)의 주기보다 짧으면 비교 신호(CSTOPB)를 인에이블시킨다.
이와 같은 비교부(400)의 동작을 클럭 신호(ATCSR)의 주기가 분주 클럭 신호(EMRS_DIV)의 주기보다 짧을 때와 길 때로 나누어 상세히 살펴보면 아래와 같다.
우선, 클럭 신호(ATCSR)의 주기가 분주 클럭 신호(EMRS_DIV)의 주기보다 짧을 경우, 세 개의 인버터(INV2~INV4)는 디스에이블된 분주 클럭 신호(EMRS_DIV)를 지연시킨 후 위상을 반전하여 하이 레벨의 신호로 출력한다.
그 후, 노드(ND2)의 전위는 래치(LAT1)와 인버터(INV5)에 의해 하이 레벨의 전위를 유지하고 있으므로, 낸드 게이트(NA1)는 인버터(INV4)에서 출력된 하이 레벨의 신호와 인버터(INV5)에서 출력된 하이 레벨의 신호를 낸드 조합하고, 직렬로 연결된 두 개의 인버터(INV6,INV7)는 인버터(INV5)에서 출력된 하이 레벨의 신호를 지연시켜 출력한다.
이후, 낸드 게이트(NA2)는 인버터(INV7)에서 출력된 하이 레벨의 신호와 낸드 게이트(NA1)에서 출력된 로우 레벨의 신호를 낸드 조합하여서 디스에이블된 비교 신호(CSTOPB)를 출력한다.
그리고 나서, NMOS 트랜지스터(N2)는 인에이블된 클럭 신호(ATCSR)에 의해 턴 온된 상태이므로 노드(ND1)의 전위는 접지 레벨로 유지된다. 따라서, 제어 신호(CTRL_EMRS)는 일정 시간 후 디스에이블되므로, 확장 모드 레지스터 주기 발진부(200)가 동작하지 않는다.
이와 같이, 비교부(400)는 클럭 신호(ATCSR)의 주기가 분주 클럭 신호(EMRS_DIV)의 주기보다 짧을 경우, 디스에이블된 비교 신호(CSTOPB)를 출력하는 동시에 확장 모드 레지스터 주기 발진부(200)의 동작을 중지시키기 위한 디스에이블된 제어 신호(CTRL_EMRS)를 출력한다.
다음, 분주 클럭 신호(EMRS_DIV)의 주기가 클럭 신호(ATCSR)의 주기보다 짧을 경우, NMOS 트랜지스터(N2)는 디스에이블된 클럭 신호(ATCSR)에 의해 턴 오프되고, 직렬로 연결된 세 개의 인버터(INV2~INV4)는 인에이블된 분주 클럭 신호(EMRS_DIV)의 위상을 반전한다.
그 후, 낸드 게이트(NA1)는 인버터(INV5)에서 출력된 하이 레벨의 신호와 인버터(INV4)에서 출력된 로우 레벨의 신호를 낸드 조합하고, 직렬로 연결된 두 개의 인버터(INV6,INV7)는 인버터(INV5)에서 출력된 하이 레벨의 신호를 지연시켜 출력한다.
이후, 낸드 게이트(NA2)는 인버터(INV7)에서 출력된 하이 레벨의 신호와 낸드 게이트(NA1)에서 출력된 하이 레벨의 신호를 낸드 조합하여서 인에이블된 비교 신호(CSTOPB)를 출력한다.
이와 같이, 비교부(400)는 분주 클럭 신호(EMRS_DIV)의 주기가 클럭 신호(ATCSR)의 주기보다 짧을 경우, 인에이블된 비교 신호(CSTOPB)를 출력한다.
폴링 펄스 발생부(500)는 비교부(400)에서 출력된 비교 신호(CSTOPB)를 입력받아서, 비교 신호(CSTOPB)가 디스에이블 상태일 때 하이 레벨 상태를 유지하다가 비교 신호(CSTOPB)가 인에이블 될 때마다 로우 레벨의 펄스를 발생하는 펄스 신호 (PCSTOPB)로 출력한다.
출력부(600)는 파워 업 신호(PWR_UP)에 의해 초기화된 이후에, 펄스 신호(PCSTOPB)가 하이 레벨 상태일 때 클럭 신호(ATCSR)를 출력하고, 펄스 신호(PCSTOPB)가 로우 레벨 상태일 때 분주 클럭 신호(EMRS_DIV)를 출력한다.
이러한 출력부(600)의 동작을 도 3을 참조하여 상세히 살펴보면 아래와 같다.
출력부(600)는 파워 업 신호(PWR_UP)가 인에이블될 때 초기화된다. 즉, NMOS 트랜지스터(N3)는 파워 업 신호(PWR_UP)가 인에이블될 때 턴 온되어서, 노드(ND3)의 전위를 접지 레벨로 하강시킨다.
이어서, 출력부(600)는 펄스 신호(PCSTOPB)의 상태에 따라 동작을 달리한다. 이러한 출력부(600)의 동작을 펄스 신호(PCSTOPB)의 상태에 따라 상세히 살펴보면 아래와 같다.
우선, 출력부(600)는 펄스 신호(PCSTOPB)가 하이 레벨일 때, PMOS 트랜지스터는 턴 오프되고, 노드(ND3)의 전위는 NMOS 트랜지스터(N3)에 의해 로우 레벨 상태로 유지된다.
이후, 래치(LAT2)는 노드(ND3)의 로우 레벨 전위를 가진 신호를 래치하고, 이후, 직렬로 연결된 두 개의 인버터(INV8,INV9)는 래치(LAT2)에서 출력된 하이 레벨의 전위를 지연시킨다.
그 후, 클럭 신호(ATCSR)를 입력받는 패스 게이트(PG1)는 인버터(INV8)에서 출력된 하이 레벨의 전위에 의해 턴 온되어서, 클럭 신호(ATCSR)를 셀프 리프레쉬 주기 신호(PSRF)로 출력한다.
다음, 출력부(600)는 펄스 신호(PCSTOPB)가 로우 레벨일 때, PMOS 트랜지스터는 턴 온되어서 노드(ND3)의 전위를 전원 레벨로 상승시킨다.
이후, 래치(LAT2)는 노드의 하이 레벨 전위를 가진 신호를 입력받아서 래치하고, 이후, 직렬로 연결된 두 개의 인버터(INV8,INV9)는 래치(LAT2)에서 출력된 로우 레벨의 전위를 입력받아서 지연시킨다.
그 후, 분주 클럭 신호(EMRS_DIV)를 입력받는 패스 게이트(PG2)는 인버터(INV8)에서 출력된 로우 레벨의 전위에 의해 턴 온되어서, 분주 클럭 신호(EMRS_DIV)를 셀프 리프레쉬 주기 신호(PSRF)로 출력한다.
이와 같이, 출력부(600)는 펄스 신호(PCSTOPB)가 하이 레벨일 때 클럭 신호(ATCSR)를 셀프 리프레쉬 주기 신호(PSRF)로 출력하고, 펄스 신호(PCSTOPB)가 로우 레벨일 때 분주 클럭 신호(EMRS_DIV)를 셀프 리프레쉬 주기 신호(PSRF)로 출력한다.
그리고 나서, 출력부(600)는 셀프 리프레쉬 모드로 진입할 때마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호(SREF_P)가 인에이블되어서 NMOS 트랜지스터(N4)는 턴 온된다. 따라서, 출력부(600)는 다시 한번 초기화된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 주기 조절 회로는 셀프 리프레쉬 동작시, 온도가 낮아짐에 따라 주기가 늘어나는 클럭 신호(ATCSR)의 주기와, 온도가 변해도 항상 일정한 주기를 가진 클럭 신호(EMRS)의 주기를 4 분주 또는 8 분주한 분주 클럭 신호(EMRS_DIV)의 주기를 비교한다.
그 후, 본 발명에 따른 주기 조절 회로는 클럭 신호(EMRS)에 비해 분주 클럭 신호(EMRS_DIV)의 주기가 짧아지면, 즉, 현재 온도가 일정 온도 이하로 낮아지면 일정한 주기를 갖는 분주 클럭 신호(EMRS_DIV)를 셀프 리프레쉬 주기 신호(PSRF)로 출력한다.
따라서, 본 발명에 따른 주기 조절 회로는 리프레쉬 동작 중에 현재 온도가 일정 온도 이하로 낮아지면 리프레쉬 주기를 일정하게 함으로써, 저온에서 발생되는 리프레쉬 동작 오류를 방지할 수 있는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 주기 조절 회로에서, 리프레쉬 동작 중에 현재 온도가 일정 온도 이하로 내려갈 경우, 리프레쉬 주기를 일정하게 유지시켜서 메모리 셀에 저장된 데이터가 손실되는 것을 방지하는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (12)

  1. 온도의 변화에 따라 주기가 변화하는 제 1 클럭 신호를 출력하는 제 1 주기 발진부;
    온도가 변해도 항상 일정한 주기를 가지는 제 2 클럭 신호를 출력하는 제 2 주기 발진부;
    상기 제 2 클럭 신호를 분주하여 분주 클럭 신호로 출력하는 분주부;
    상기 분주 클럭 신호와 상기 제 1 클럭 신호의 주기를 비교하여서 상기 제 1 클럭 신호의 주기가 짧으면 디스에이블되고 상기 분주 클럭 신호가 짧으면 인에이블되는 비교 신호를 출력하며, 셀프 리프레쉬 모드시 상기 제 1 클럭 신호가 인에이블될 때 상기 제어 신호를 생성하는 제어 신호 생성부; 및 상기 제어 신호와 상기 분주 클럭 신호를 논리 조합하여 상기 비교 신호를 출력하는 조합부;를 포함하는 비교부;
    상기 비교 신호가 디스에이블 상태일 때 일정 레벨 상태를 유지하다가 상기 비교 신호가 인에이블 될 때마다 펄스를 발생하는 펄스 신호를 출력하는 폴링 펄스 발생부; 및
    상기 펄스 신호가 일정 레벨 상태일 때 상기 제 1 클럭 신호를 셀프 리프레쉬 주기 신호로 출력하고, 상기 펄스 신호가 펄스를 발생할 때 상기 분주 클럭 신호를 셀프 리프레쉬 주기 신호로 출력하는 출력부;를 포함하는 것을 특징으로 하는 주기 조절 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 비교부는 상기 제 1 클럭 신호와 상기 분주 클럭 신호의 첫 번째 주기를 비교하여서, 상기 제 1 클럭 신호의 주기가 상기 분주 클럭 신호의 주기보다 짧을 경우 인에이블된 상기 제 1 클럭 신호를 입력받고, 상기 제 1 클럭 신호의 주기가 상기 분주 클럭 신호의 주기보다 긴 경우 인에이블된 상기 분주 클럭 신호를 입력받는 것을 특징으로 하는 주기 조절 회로.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제어 신호 생성부는,
    상기 제 1 클럭 신호의 상태에 따라 입력 노드와 접지 사이의 연결을 제어하는 제 1 스위칭 수단;
    상기 입력 노드의 전위를 래치하는 래치 수단; 및
    상기 래치 수단에서 출력된 신호를 반전하여 상기 제어 신호로 출력하는 인버터 수단;을 구비하는 것을 특징으로 하는 주기 조절 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제어 신호 생성부는 상기 제 1 클럭 신호의 주기가 상기 분주 클럭 신호의 주기보다 짧으면 상기 제어 신호를 디스에이블시켜서 상기 제 2 주기 발진부의 동작을 중지시키는 것을 특징으로 하는 주기 조절 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제어 신호 생성부는 반도체 메모리 장치의 내부에 구비된 소자들을 초기화시키기 위한 파워 업 신호에 의해 입력 노드의 전위를 제어하는 제 2 스위칭 수단을 더 구비하는 것을 특징으로 하는 주기 조절 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제 2 스위칭 수단은 상기 파워 업 신호가 인에이블될 때 상기 입력 노드의 전위를 접지 레벨로 하강시키는 것을 특징으로 하는 주기 조절 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 조합부는,
    상기 분주 클럭 신호를 반전 지연시키는 인버터 체인 수단;
    상기 제어 신호와 상기 인버터 체인 수단에서 출력된 신호를 낸드 조합하는 제 1 조합 수단;
    상기 제어 신호를 지연시키는 지연 수단; 및
    상기 제 1 조합 수단에서 출력된 신호와 상기 지연 수단에서 출력된 신호를 낸드 조합하여 상기 비교 신호로 출력하는 제 2 조합 수단;을 구비하는 것을 특징으로 하는 주기 조절 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 출력부는,
    상기 펄스 신호의 상태에 따라 입력 노드의 전위를 제어하는 제 1 스위칭 수단;
    상기 입력 노드의 전위를 래치하는 래치 수단;
    상기 래치 수단에서 출력된 신호를 지연시키는 지연 수단; 및
    상기 지연 수단에서 출력된 신호의 상태에 따라 상기 제 1 클럭 신호와 상기 분주 클럭 신호 중 어느 하나를 상기 셀프 리프레쉬 주기 신호로 출력하는 출력 수단;을 구비하는 것을 특징으로 하는 주기 조절 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 출력부는 반도체 메모리 장치의 내부에 구비된 소자들을 초기화시키기 위한 파워 업 신호에 의해 상기 입력 노드의 전위를 제어하는 제 2 스위칭 수단과, 리프레쉬 모드로 진입할 때 펄스를 발생하는 리프레쉬 펄스 신호에 의해 상기 입력 노드의 전위를 제어하는 제 3 스위칭 수단을 더 구비하는 것을 특징으로 하는 주기 조절 회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제 2 스위칭 수단은 상기 파워 업 신호가 인에이블될 때 상기 입력 노드의 전위를 접지 레벨로 하강시키고, 상기 제 3 스위칭 수단은 상기 리프레쉬 펄스 신호가 펄스를 발생할 때 상기 입력 노드의 전위를 접지 레벨로 하강시키는 것을 특징으로 하는 주기 조절 회로.
KR1020050134951A 2005-12-30 2005-12-30 반도체 메모리 장치의 주기 조절 회로 KR101190674B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134951A KR101190674B1 (ko) 2005-12-30 2005-12-30 반도체 메모리 장치의 주기 조절 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134951A KR101190674B1 (ko) 2005-12-30 2005-12-30 반도체 메모리 장치의 주기 조절 회로

Publications (2)

Publication Number Publication Date
KR20070071464A KR20070071464A (ko) 2007-07-04
KR101190674B1 true KR101190674B1 (ko) 2012-10-12

Family

ID=38506590

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134951A KR101190674B1 (ko) 2005-12-30 2005-12-30 반도체 메모리 장치의 주기 조절 회로

Country Status (1)

Country Link
KR (1) KR101190674B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338177A (ja) 2002-05-22 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338177A (ja) 2002-05-22 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20070071464A (ko) 2007-07-04

Similar Documents

Publication Publication Date Title
US8149641B2 (en) Active cycle control circuit for semiconductor memory apparatus
KR100422572B1 (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US6480439B2 (en) Semiconductor device
KR100808596B1 (ko) 지연 고정 루프 제어 회로를 포함하는 반도체 메모리 장치및 지연 고정 루프 제어 방법
US7227794B2 (en) Internal voltage generation control circuit and internal voltage generation circuit using the same
US20060273844A1 (en) VPP voltage generator for generating stable VPP voltage
US7158427B2 (en) Semiconductor memory device
US6784723B2 (en) High voltage generation circuit
JP4263818B2 (ja) 半導体集積回路
KR100493054B1 (ko) 지연동기 루프를 구비하는 반도체 장치 및 지연동기 루프제어방법
KR100790444B1 (ko) 메모리 장치
JPWO2010146640A1 (ja) 半導体集積回路装置及び電子機器
KR100640780B1 (ko) 반도체 메모리 소자
KR20130050853A (ko) 초기화신호 생성회로를 포함하는 반도체 메모리 장치
KR101190674B1 (ko) 반도체 메모리 장치의 주기 조절 회로
KR100557572B1 (ko) 전력소모를 방지한 데이터 리프레쉬 입력장치
KR100437607B1 (ko) 반도체 메모리 장치의 리프레쉬 발생회로
JP4276112B2 (ja) 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法
KR100421904B1 (ko) 반도체 소자의 리프래쉬 회로
KR100701705B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 제어 회로
WO2014156711A1 (ja) 半導体装置
KR20080003049A (ko) 데이터 입출력 구간을 제어하는 컬럼 제어 회로
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR100449265B1 (ko) 고전압 발생 회로를 갖는 반도체 메모리 장치
KR20070063291A (ko) 데이터 마스킹 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee