JP4276112B2 - 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 - Google Patents
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Description
前記DLL電源電圧IVC_DLLは、ハイを維持し続け、前記DLL回路610はリセットされない。すなわち、DLL回路610は、前記リフレッシュ進入命令にも拘わらず、何れかの電源電圧を供給され、前記ロック情報を更新することにも拘わらず、前記内部クロック信号ICLKは発生しうる。
610 DLL回路
620 DLL制御信号発生器
630 命令デコーダ
640 電源発生器
650 ローデコーダ
660 オシレータ
Claims (24)
- 遅延同期ループ回路と、
前記遅延同期ループ回路に電源を供給する遅延同期ループ電源と、
選択信号に基づいて当該半導体装置のリフレッシュモードの間に前記遅延同期ループ回路に選択的に電源を供給するように前記遅延同期ループ電源を制御する制御信号発生器と、
を備え、
前記遅延同期ループ回路は、基準クロック信号とロック情報とに基づいて第1クロック信号を発生し、前記ロック情報は、前記第1クロック信号と前記基準クロック信号との間の位相関係に関する情報であり、
前記制御信号発生器は、前記選択信号に基づいて当該半導体装置の前記リフレッシュモードである間に前記ロック情報を選択的にリセットするように前記遅延同期ループ回路を制御し、
前記制御信号発生器は、初期には前記ロック情報を保持するように前記遅延同期ループ回路を制御し、次いで前記ロック情報をリセットするように前記遅延同期ループ回路を制御することを特徴とする半導体装置。 - 前記第1クロック信号は、前記遅延同期ループ回路内で帰還されるフィードバッククロック信号と前記遅延同期ループ回路によって発生した内部クロック信号のうち何れか一つであることを特徴とする請求項1に記載の半導体装置。
- 前記遅延同期ループ回路は、
前記第1クロック信号と前記基準クロック信号との間の位相差を検出する位相検出器と、
前記位相差に基づいて前記ロック情報を調節し、前記ロック情報に基づいて前記第1クロック信号を発生させるために前記基準クロック信号を遅延させる可変遅延回路と、
前記リフレッシュモードである間に前記可変遅延回路の機能を調節することをディセーブルさせるディセーブル回路と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記ディセーブル回路は、前記リフレッシュモードである間にDLLクロック信号を安定した論理状態に維持させることを特徴とする請求項3に記載の半導体装置。
- 当該半導体装置によって受信されたモードレジスターセット命令に基づいて前記選択信号を発生する選択信号発生器をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記選択信号は、外部から供給される信号であることを特徴とする請求項1に記載の半導体装置。
- 前記リフレッシュモードである間に前記選択信号を発生するためのヒューズ回路をさらに備える特徴とする請求項1に記載の半導体装置。
- 当該半導体装置が前記リフレッシュモードにあるか否かを指示するリフレッシュモード指示信号を発生するためにリフレッシュ命令をデコーディングし、前記リフレッシュモード指示信号を前記制御信号発生器と前記遅延同期ループ回路とに伝送する第1命令デコーダをさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記リフレッシュモードである間に前記遅延同期ループ電源が前記遅延同期ループ回路に電源を供給するか否かを指示する遅延同期ループ指示信号を発生するために遅延同期ループ命令をデコーディングし、前記遅延同期ループ指示信号を前記選択信号として前記制御信号発生器に伝送する第2命令デコーダをさらに備えることを特徴とする請求項8に記載の半導体装置。
- 前記制御信号発生器は、最初は前記遅延同期ループ回路に電源を供給するように前記遅延同期ループ電源を制御し、次いで前記遅延同期ループ回路への電源供給を中断するように前記遅延同期ループ電源を制御することを特徴とする請求項1に記載の半導体装置。
- オシレーティング信号に基づいて前記リフレッシュモードである間に連続的にワードライン信号を発生するローアドレスデコーダと、
前記リフレッシュモードである間に前記オシレーティング信号を発生するオシレータと、をさらに備えることを特徴とする請求項1に記載の半導体装置。 - 前記オシレータは、前記制御信号発生器が前記オシレーティング信号が発生した後、少なくとも1周期の間に前記遅延同期ループ回路への電源供給を中止するように前記遅延同期ループ電源を制御できるように前記選択信号を発生することを特徴とする請求項11に記載の半導体装置。
- 前記周期は、前記ローアドレスデコーダが前記ワードライン信号を少なくとも一回以上発生する時間であることを特徴とする請求項12に記載の半導体装置。
- 前記オシレータは、前記オシレーティング信号が発生した後、少なくとも1周期の間に前記遅延同期ループ回路がターンオフされるように前記選択信号を発生することを特徴とする請求項12に記載の半導体装置。
- 前記遅延同期ループ回路は、リセット信号に基づいてリセットされ、
前記制御信号発生器は、当該半導体装置のリフレッシュモードである間に前記リセット信号を選択的に発生することを特徴とする請求項1に記載の半導体装置。 - 半導体装置の遅延同期ループを制御する方法において、
前記半導体装置のリフレッシュモードである間に前記遅延同期ループ回路に選択的に電源を供給するように遅延同期ループ電源を制御する段階を備え、
前記遅延同期ループ回路は、基準クロック信号とロック情報とに基づいて第1クロック信号を発生し、前記ロック情報は、前記第1クロック信号と前記基準クロック信号との間の位相関係に関する情報であり、
当該半導体装置の前記リフレッシュモードである間に前記ロック情報を選択的にリセットするように前記遅延同期ループ回路を制御する段階と、
初期には前記ロック情報を保持するように前記遅延同期ループ回路を制御し、次いで前記ロック情報をリセットするように前記遅延同期ループ回路を制御す
る段階とを更に備えることを特徴とする半導体装置の遅延同期ループを制御する方法。 - 前記遅延同期ループ回路は、外部クロック信号を受信し、内部クロック信号を発生し、第1リフレッシュ動作中にターンオンされ、前記第2リフレッシュ動作中にターンオフされることを特徴とする請求項1に記載の半導体装置。
- 前記第1リフレッシュ動作と前記第2リフレッシュ動作のうち何れか一つの動作を選択する選択信号発生器を備えることを特徴とする請求項17に記載の半導体装置。
- 前記選択信号発生器は、選択信号を発生することを特徴とする請求項18に記載の半導体装置。
- 前記選択信号は、プログラム手段によって発生することを特徴とする請求項19に記載の半導体装置。
- 前記プログラム手段は、モードレジスターセット命令であることを特徴とする請求項20に記載の半導体装置。
- 前記選択信号は、外部ピンから入力されることを特徴とする請求項18に記載の半導体装置。
- 前記選択信号は、ヒューズ情報信号であることを特徴とする請求項19に記載の半導体装置。
- 前記制御信号発生器は、前記ロック情報を更新することを中止し、パワーオフ状態になるように前記遅延同期ループ回路を制御することを特徴とする請求項1に記載の半導体装置。
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