JP5695895B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、ＤＬＬ回路の定期更新を行う半導体装置に関する。

本発明はＤＬＬ回路及びリフレッシュ回路に関するものであるため、その理解を容易とすべく背景技術としてリフレッシュ動作及びＤＬＬ動作について簡単に触れておく。リフレッシュ動作とは、ＤＲＡＭ(Dynamic Random Access Memory)において、メモリセルの記憶データを保持するために定期的に実行される動作である。リフレッシュ動作には、外部からの指示によって行われるオートリフレッシュ動作と半導体装置が特に停止状態（パワーダウン状態）のときに自律的に行うセルフリフレッシュとがあり、後者によるセルフリフレッシュ動作の時間間隔は、半導体装置内部のオシレータが生成する周期信号によって規定される。オシレータが生成する周期信号は設計によって自由度を持つが、例えば、オートリフレッシュの間隔に合わせて時間間隔を７．６μ秒としても良い。

また、ＤＬＬ動作とは半導体装置が外部クロックに同期してリードデータの出力を行えるように内部クロック信号の位相を調整する動作である。このＤＬＬ動作は比較的消費電力が大きいことが知られており、半導体装置の動作中常時ＤＬＬ動作が行われるわけではなく、例えば特許文献１に開示されるようにリフレッシュ動作が終わったあとの特定の時間に行なわれることが知られている。以下では、このようなＤＬＬ回路の定期的な活性化を「ＤＬＬ回路の定期更新」と称する。

特許文献１には、ＤＬＬ回路を備える半導体装置におけるリフレッシュ動作に関する技術が開示されている。

特開２００４−２７３１０６号公報

本発明は、其々定期的に行われるＤＬＬ動作及びリフレッシュ動作を制御するための回路を、それぞれの動作に不具合なく、且つ小面積にて構成することを課題とする。

本発明による半導体装置は、第１のコマンド信号を受けて第１周期の第１のクロック信号を出力し、第２のコマンド信号を受けて第２周期の第２のクロック信号を出力する制御回路と、前記第１のクロック信号に基づいて制御される第１の回路と、前記第２のクロック信号に基づいて制御される第２の回路とを備えることを特徴とする。

本発明によれば、制御回路は、コマンド信号の違いによって異なる周期のクロック信号を出力するので、レイアウトサイズの増加を避けながら、第１及び第２の回路の定期的な動作の時間間隔を、互いに独立して設定することが可能となる。

本発明の好ましい第１の実施の形態による半導体装置の全体構成を示すブロック図である。 本発明の好ましい第１の実施の形態によるＤＬＬリフレッシュ制御回路の内部構成を示す回路図である。 本発明の好ましい第１の実施の形態によるオシレータ回路の内部構成を示す回路図である。 本発明の好ましい第１の実施の形態によるＤＬＬリフレッシュ制御回路に関連する各信号のタイミング図である。 本発明の好ましい第１の実施の形態の変形例による半導体装置に備えられるＤＬＬリフレッシュ制御回路の内部構成を示す回路図である。 本発明の好ましい第２の実施の形態による半導体装置に備えられるオシレータ回路の内部構成を示す回路図である。

まず初めに、発明の特徴部分の理解を容易とすべく、本発明者が検討した本発明の技術思想について説明する。

セルフリフレッシュ動作、ＤＬＬ動作、両者共に定期的な更新が必要であることを考慮すれば、ＤＬＬ動作についても例えばリフレッシュ動作に用いられるようなオシレータ回路を設けておき、その出力クロックを用いてＤＬＬ動作を行うように制御すれば良い。しかしながら、一定の面積を必要とするオシレータ回路をそのまま２台設けることは面積の増大に繋がるため適当ではない。ここで、本発明者はセルフリフレッシュ動作とＤＬＬ動作の相互関係について検討した。

セルフリフレッシュ動作は、背景技術に記載するようにパワーダウン状態におけるメモリセルのデータ保持を目的とするものであるから、当然その期間においてデータのリードは行われるものではなく、即ち、ＤＬＬ動作は必要とされない。他方、ＤＬＬ動作は半導体装置がリード等を行う場合に要求される動作であるから、ＤＬＬ動作中にセルフリフレッシュ動作は必要とされない。即ち、ＤＬＬ動作とセルフリフレッシュ動作とは互いに動作期間がオーバーラップする必要のない動作である。従って、ある期間においてはＤＬＬ動作用に、他の期間においてはセルフリフレッシュ用に、其々動作する共有化されたオシレータ回路を設けることは可能である。

一方、セルフリフレッシュ動作の周期は、メモリセルのデータ保持期間と消費電力との関係により定まる。つまり、周期を長くすれば消費電力は抑えられるがメモリセルのデータ保持マージンは減る方向であり、周期を短くすればメモリセルのデータ保持マージンは確保できるが消費電力は大きくなる。他方、ＤＬＬ動作の周期はこのセルフリフレッシュ動作の周期と全く関連せず、ＤＬＬ動作自身の必要性によって定まるものである。従って、オシレータ回路を共有化したとしても、それぞれの動作に応じた周期を発生出来ることが望ましい。

本発明は、セルフリフレッシュ動作及びＤＬＬ動作の其々に適した周期を発生出来る共有化されたオシレータ回路を備える半導体装置を提供するものである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施の形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、データストローブ端子１５、電源端子１６ａ，１６ｂを備えている。

クロック端子１１は外部クロック信号ＣＫＳが供給される端子であり、供給された外部クロック信号ＣＫＳは、クロックバッファ４０及びＤＬＬ回路７０（第２の回路）に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをコマンドデコーダ３２及び図示しないその他の回路に供給する。

ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３，７４に供給される。

また、ＤＬＬ回路７０は、内部クロック信号ＬＣＬＫの位相及びデューティー比がそれぞれ目標値になった（ロックした）か否かを判定する機能と、ロックしたと判定した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能とを有する。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１（制御回路）に供給される。

クロック出力制御回路７３は、内部クロック信号ＬＣＬＫを受け、後述する内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成する回路である。クロック出力制御回路７３は、内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤの両方が活性化している場合に、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として内部クロック信号ＬＣＬＫを出力し、それ以外の場合に出力電位をロウレベル又はハイレベルに固定する。

クロック出力制御回路７３によって生成された内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、バッファ回路７５を経て、クロックツリー７６及びＦＩＦＯ６３に供給される。バッファ回路７５は、直列に接続された複数のＣＭＯＳによって構成される回路であり、内部クロック信号ＬＣＬＫ＿ＯＵＴ１の波形を整形する機能を有する。クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４及びＤＱＳ入出力回路６５に分配する回路である。クロックツリー７６も、内部に複数のＣＭＯＳを含んで構成される。バッファ回路７５及びクロックツリー７６は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を伝送するクロック伝送回路３を構成する。

クロック出力制御回路７４は、後述するＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔのいずれかが活性化している場合に、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ２としてレプリカ回路７２に供給する回路である。それ以外の場合には、クロック出力制御回路７４の出力はロウレベル又はハイレベルに固定される。

レプリカ回路７２は、クロック伝送回路３を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。

コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴ、オートリフレッシュコマンド信号ＣＢＲＲＥＦ、セルフリフレッシュ開始コマンドＳＥＬＦ、ＤＬＬ定期更新開始コマンド信号ＤＬＬなどの各種コマンド信号ＣＭＤが供給される端子である。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。

コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＭＤは、整形されてコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥについては、内部クロッククロックイネーブル信号ＩＣＫＥとして、クロックバッファ４０及びアドレスバッファ４１にも供給される。クロックバッファ４０及びアドレスバッファ４１は、内部クロッククロックイネーブル信号ＩＣＫＥが活性化されている場合にのみ動作する。

コマンドデコーダ３２は、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、内部アクティブコマンドＡＣＴ、内部アイドルコマンドＩＤＬＥ、内部リードコマンドＲＥＡＤ、内部ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種内部コマンドが含まれる他、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ（第１のコマンド信号）や、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ（第２のコマンド信号）なども含まれる。なお、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅは、セルフリフレッシュ開始コマンドＳＥＬＦの入力に応じて活性化され、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅは、ＤＬＬ定期更新開始コマンド信号ＤＬＬの入力に応じて活性化される。

コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１に内部アクティブコマンドＡＣＴが、クロック出力制御回路７３に内部アクティブコマンドＡＣＴ、内部リードコマンドＲＥＡＤ、及び内部アイドルコマンドＩＤＬＥが、カラム系制御回路５２に内部リードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ及びＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが、それぞれ供給される。

アドレス端子１３は、ｎ＋１個のアドレスビットＡ０〜Ａｎからなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１に供給される。アドレスバッファ４１に供給されたアドレス信号ＡＤＤはラッチされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによってモードレジスタの内容が更新される。

ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。

カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。

リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、ＦＩＦＯ６３及び入出力回路６４を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１０にはｍ＋１個（ｍ≧０）のデータ入出力端子１４が設けられ、ｍ＋１ビットのデータを同時に入力又は出力可能とされている。

ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫに同期したタイミングで、入出力回路６４に出力する。

入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。

データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。

ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、こうして入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。

一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが供給される。ＤＱＳ入出力回路６５は、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して、データストローブデータ信号ＤＱＳ＿ＤＡＴＡをデータストローブ端子１５に出力する。外部のコントローラは、こうして出力されたデータストローブデータ信号ＤＱＳ＿ＤＡＴＡに同期して、データ入出力端子１４から出力されるリードデータＤＱを取り込む。

ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する制御回路である。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの周期を示すデータＳｅｌｆ＿Ｔｉｍｉｎｇ（第１のコード）及びＤＬＬ回路７０の定期更新の周期を示すデータＤＬＬ＿Ｔｉｍｉｎｇ（第２のコード）が、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。なお、ＲＯＭの様に不揮発でなくともレジスタを設けておき、電源投入時（モードレジスタセット時）に毎回情報をセットするようにしても良い。

ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されており、かつセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが非活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫを生成する。

また、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇに対応して定まる周期で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔを活性化する。このＤＬＬスタート信号ＤＬＬ＿ＳｔａｒｔもＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔの活性化に応じて活性化され、内部クロック信号ＬＣＬＫを生成する。これにより、ＤＬＬ回路７０の定期更新が行われ、内部クロック信号ＬＣＬＫの位相と外部クロック信号ＣＫＳの位相との大幅なずれが防止される。

セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されており、かつＤＬＬオン信号ＤＬＬ＿ＯＮが非活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される周期で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔを活性化し、リフレッシュ回路（ＲＥＦ）５３（第１の回路）に出力する。リフレッシュ回路５３は、メモリセルアレイ６０のリフレッシュ動作を制御する回路であり、ロウアドレスを所定の順序で出力する機能を有する。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔの活性化に応じて活性化され、前回出力したロウアドレスの次のロウドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。

電源端子１６ａ，１６ｂはそれぞれ、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路８０〜８２はそれぞれ、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩを生成し、半導体装置１０内部の各回路に供給する。具体的には、内部電圧ＶＰＥＲＤは、ＤＬＬ回路７０の動作電源として供給される。また、内部電圧ＶＰＥＲＩ２は、クロック出力制御回路７３，７４及びクロック伝送回路３（バッファ回路７５及びクロックツリー７６）の動作電源として供給される。内部電圧ＶＰＥＲＩは、図示しない周辺回路の動作電源として供給される。

以上が本実施の形態による半導体装置１０の全体構成である。次に、ＤＬＬリフレッシュ制御回路７１について、詳細に説明する。

図２は、本実施の形態によるＤＬＬリフレッシュ制御回路７１の内部構成を示す回路図である。同図に示すように、ＤＬＬリフレッシュ制御回路７１は、オシレータ（ＯＳＣ）回路９０、インバータＩ１〜Ｉ３、ＮＯＲ回路ＮＯ１〜ＮＯ６、ＮＡＮＤ回路ＮＡ１〜ＮＡ６を有している。

インバータＩ１の入力端にはＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが供給され、出力端はＮＯＲ回路ＮＯ１の入力端に接続される。ＮＯＲ回路ＮＯ１の入力端にはセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅも入力される。ＮＯＲ回路ＮＯ１の出力信号は、ＤＬＬオン信号ＤＬＬ＿ＯＮとしてＤＬＬ回路７０に供給される。

インバータＩ２の入力端はオシレータ回路９０の出力端子ＳＲ＿ＴＩＭに接続され、出力端はＮＯＲ回路ＮＯ２の入力端に接続される。ＮＯＲ回路ＮＯ２の入力端にはＤＬＬオン信号ＤＬＬ＿ＯＮも入力される。ＮＯＲ回路ＮＯ２の出力信号は、セルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔとしてリフレッシュ回路５３に供給される。なお、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔには、オシレータ回路９０の出力信号が充当される。

ＮＯＲ回路ＮＯ３には、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが供給される。ＮＯＲ回路ＮＯ３の出力端は、インバータＩ３を介して、オシレータ回路９０の入力端子ＯＳＣ＿Ｓｔａｒｔに接続される。

ＮＡＮＤ回路ＮＡ１，ＮＡ３，ＮＡ５の各入力端には、ＲＯＭ７７からデータＳｅｌｆ＿Ｔｉｍｉｎｇが供給される。本実施の形態ではデータＳｅｌｆ＿Ｔｉｍｉｎｇは３ビットの情報であり、図示したデータＳｅｌｆ＿Ｔｉｍｉｎｇ１，Ｓｅｌｆ＿Ｔｉｍｉｎｇ２，Ｓｅｌｆ＿Ｔｉｍｉｎｇ３はそれぞれ３ビットのうちの１ビットに対応している。ＮＡＮＤ回路ＮＡ１，ＮＡ３，ＮＡ５の各入力端には、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅも供給される。

ＮＡＮＤ回路ＮＡ２，ＮＡ４，ＮＡ６の各入力端には、ＲＯＭ７７からデータＤＬＬ＿Ｔｉｍｉｎｇが供給される。本実施の形態ではデータＤＬＬ＿Ｔｉｍｉｎｇも３ビットの情報であり、図示したデータＤＬＬ＿Ｔｉｍｉｎｇ１，ＤＬＬ＿Ｔｉｍｉｎｇ２，ＤＬＬ＿Ｔｉｍｉｎｇ３はそれぞれ３ビットのうちの１ビットに対応している。ＮＡＮＤ回路ＮＡ２，ＮＡ４，ＮＡ６の各入力端には、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅも供給される。

ＮＯＲ回路ＮＯ４の入力端には、ＮＡＮＤ回路ＮＡ１，ＮＡ２の各出力信号が供給される。同様に、ＮＯＲ回路ＮＯ５の入力端には、ＮＡＮＤ回路ＮＡ３，ＮＡ４の各出力信号が供給され、ＮＯＲ回路ＮＯ６の入力端には、ＮＡＮＤ回路ＮＡ５，ＮＡ６の各出力信号が供給される。ＮＯＲ回路ＮＯ４〜ＮＯ６の出力端はそれぞれ、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４に接続される。

セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４には、それぞれデータＳｅｌｆ＿Ｔｉｍｉｎｇ１，Ｓｅｌｆ＿Ｔｉｍｉｎｇ２，Ｓｅｌｆ＿Ｔｉｍｉｎｇ３が供給される。一方、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４には、それぞれデータＤＬＬ＿Ｔｉｍｉｎｇ１，ＤＬＬ＿Ｔｉｍｉｎｇ２，ＤＬＬ＿Ｔｉｍｉｎｇ３が供給される。

図３は、オシレータ回路９０の内部構成を示す回路図である。同図に示すように、オシレータ回路９０は、インバータＩ４〜Ｉ６、Ｐ型チャネルトランジスタＰＴ１〜ＰＴ１４、Ｎ型チャネルトランジスタＮＴ１〜ＮＴ１４、抵抗Ｒ１，Ｒ２、ＮＡＮＤ回路ＮＡ７、分周回路Ｄ１〜Ｄ３からなる分周回路Ｄ、及び配線Ｌ１，Ｌ２を有している。

インバータＩ４〜Ｉ６の各入力端は、それぞれオシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４に接続される。

トランジスタＰＴ１，ＰＴ２はチャネル幅Ｗｐ＝ａのトランジスタであり、内部電圧ＶＰＥＲＩが供給される電源配線（以下、「ＶＰＥＲＩ配線」という。）と配線Ｌ１の間に直列に接続される。トランジスタＰＴ１の制御端子はインバータＩ４の出力端と接続され、トランジスタＰＴ２の制御端子は配線Ｌ１に接続される。つまり、トランジスタＰＴ２はダイオード接続されている。

トランジスタＰＴ３，ＰＴ４はチャネル幅Ｗｐ＝ａ×２のトランジスタであり、ＶＰＥＲＩ配線と配線Ｌ１の間に直列に接続される。トランジスタＰＴ３の制御端子はインバータＩ５の出力端と接続され、トランジスタＰＴ４の制御端子は配線Ｌ１に接続される。つまり、トランジスタＰＴ４はダイオード接続されている。

トランジスタＰＴ５，ＰＴ６はチャネル幅Ｗｐ＝ａ×４のトランジスタであり、ＶＰＥＲＩ配線と配線Ｌ１の間に直列に接続される。トランジスタＰＴ３の制御端子はインバータＩ５の出力端と接続され、トランジスタＰＴ４の制御端子は配線Ｌ１に接続される。つまり、トランジスタＰＴ４はダイオード接続されている。

配線Ｌ１の一端は、抵抗Ｒ１を介して接地配線に接続される。したがって、トランジスタＰＴ１，ＰＴ３，ＰＴ５がいずれもオフ状態である場合には配線Ｌ１の電圧ＰＢＩＡＳ（オシレータ回路９０のバイアス電圧）は接地電位となるが、いずれかがオン状態であれば、内部電圧ＶＰＥＲＩに維持される。この維持能力、すなわち配線Ｌ１への電流供給能力は、トランジスタＰＴ１，ＰＴ３，ＰＴ５のうちオン状態となっているものの電流供給能力の合計によって決まる。トランジスタＰＴ１，ＰＴ３，ＰＴ５のオンオフは入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号によって制御されるので、配線Ｌ１への電流供給能力は、入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号によって規定されることになる。具体的には、トランジスタＰＴ１のみが導通する状態の電流供給能力を１とすると、トランジスタＰＴ３のみが導通すれば２、トランジスタＰＴ１，ＰＴ３のみが導通すれば１＋２＝３、トランジスタＰＴ５のみが導通すれば４、トランジスタＰＴ１，ＰＴ５のみが導通すれば１＋４＝５、トランジスタＰＴ３，ＰＴ５のみが導通すれば２＋４＝６、トランジスタＰＴ１，ＰＴ３，ＰＴ５のすべてが導通すれば１＋２＋４＝７の電流供給能力が得られる。

トランジスタＮＴ１，ＮＴ２はチャネル幅Ｗｎ＝ｂのトランジスタであり、外部電源電圧ＶＳＳが供給される電源配線（以下、「接地配線」という。）と配線Ｌ２の間に直列に接続される。トランジスタＮＴ１の制御端子は入力端子ＸＮ１と接続され、トランジスタＮＴ２の制御端子は配線Ｌ２に接続される。つまり、トランジスタＮＴ２はダイオード接続されている。

トランジスタＮＴ３，ＮＴ４はチャネル幅Ｗｎ＝ｂ×２のトランジスタであり、接地配線と配線Ｌ２の間に直列に接続される。トランジスタＮＴ３の制御端子は入力端子ＸＮ２と接続され、トランジスタＮＴ４の制御端子は配線Ｌ２に接続される。つまり、トランジスタＮＴ４はダイオード接続されている。

トランジスタＮＴ５，ＮＴ６はチャネル幅Ｗｎ＝ｂ×４のトランジスタであり、接地配線と配線Ｌ２の間に直列に接続される。トランジスタＮＴ５の制御端子は入力端子ＸＮ４と接続され、トランジスタＮＴ６の制御端子は配線Ｌ２に接続される。つまり、トランジスタＮＴ６はダイオード接続されている。

配線Ｌ２の一端は、抵抗Ｒ２を介してＶＰＥＲＩ配線に接続される。したがって、トランジスタＮＴ１，ＮＴ３，ＮＴ５がいずれもオフ状態である場合には配線Ｌ２の電圧ＮＢＩＡＳ（オシレータ回路９０のバイアス電圧）は内部電圧ＶＰＥＲＩに等しくなるが、いずれかがオン状態であれば、接地電位に維持される。この維持能力、すなわち配線Ｌ２への電流供給能力は、トランジスタＮＴ１，ＮＴ３，ＮＴ５のうちオン状態となっているものの電流供給能力の合計によって決まる。トランジスタＮＴ１，ＮＴ３，ＮＴ５のオンオフは入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号によって制御されるので、配線Ｌ２への電流供給能力も、入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号によって規定されることになる。具体的には、トランジスタＮＴ１のみが導通する状態の電流供給能力を１とすると、トランジスタＮＴ３のみが導通すれば２、トランジスタＮＴ１，ＮＴ３のみが導通すれば１＋２＝３、トランジスタＮＴ５のみが導通すれば４、トランジスタＮＴ１，ＮＴ５のみが導通すれば１＋４＝５、トランジスタＮＴ３，ＮＴ５のみが導通すれば２＋４＝６、トランジスタＮＴ１，ＮＴ３，ＮＴ５のすべてが導通すれば１＋２＋４＝７の電流供給能力が得られる。

なお、トランジスタＰＴ１，ＰＴ３，ＰＴ５には、上述したように、それぞれ入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号がインバータＩ４〜Ｉ６を介して供給される。一方、トランジスタＮＴ１，ＮＴ３，ＮＴ５には、それぞれ入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号が直接供給される。したがって、トランジスタＰＴ１とトランジスタＮＴ１、トランジスタＰＴ３とトランジスタＮＴ３、トランジスタＰＴ５とトランジスタＮＴ５は、それぞれ連動してオンオフする。これにより、配線Ｌ１，Ｌ２それぞれへの電流供給能力は、互いに同レベルとなる。

トランジスタＰＴ７，ＰＴ８，ＮＴ８，ＮＴ７は、この順でＶＰＥＲＩ配線と接地配線の間に直列に接続される。同様に、トランジスタＰＴ９，ＰＴ１０，ＮＴ１０，ＮＴ９は、この順でＶＰＥＲＩ配線と接地配線の間に直列に接続され、トランジスタＰＴ１１，ＰＴ１２，ＮＴ１２，ＮＴ１１は、この順でＶＰＥＲＩ配線と接地配線の間に直列に接続され、トランジスタＰＴ１３，ＰＴ１４，ＮＴ１４，ＮＴ１３は、この順でＶＰＥＲＩ配線と接地配線の間に直列に接続される。

トランジスタＰＴ７，ＰＴ９，ＰＴ１１，ＰＴ１３の各制御端子には、配線Ｌ１の他端が共通に接続される。一方、トランジスタＮＴ７，ＮＴ９，ＮＴ１１，ＮＴ１３の各制御端子には、配線Ｌ２の他端が共通に接続される。

トランジスタＰＴ８のドレイン（トランジスタＮＴ８のドレイン）は、トランジスタＰＴ１０，ＮＴ１０の各制御端子に接続される。同様に、トランジスタＰＴ１０のドレイン（トランジスタＮＴ１０のドレイン）は、トランジスタＰＴ１２，ＮＴ１２の各制御端子に接続され、トランジスタＰＴ１２のドレイン（トランジスタＮＴ１２のドレイン）は、トランジスタＰＴ１４，ＮＴ１４の各制御端子に接続される。トランジスタＰＴ１４のドレイン（トランジスタＮＴ１４のドレイン）から出力される出力信号ＯＳＣ＿Ｏｕｔは、ＮＡＮＤ回路ＮＡ７の入力端と分周回路Ｄの入力端とに供給される。

ＮＡＮＤ回路ＮＡ７の入力端は、入力端子ＯＳＣ＿Ｓｔａｒｔと接続される。また、ＮＡＮＤ回路ＮＡ７の出力端は、トランジスタＰＴ８，ＮＴ８の各制御端子に接続される。

以上の構成により、入力端子ＯＳＣ＿Ｓｔａｒｔに供給される信号が活性化されているとき、出力信号ＯＳＣ＿Ｏｕｔは、一定周期で振動するクロック信号となる。ここで、上述したように、配線Ｌ１，Ｌ２への電流供給能力は、入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号の組み合わせによって規定される。そして、トランジスタＰＴ８，ＰＴ１０，ＰＴ１２，ＰＴ１４，ＮＴ８，ＮＴ１０，ＮＴ１２，ＮＴ１４の充電に要する時間は、制御端子が配線Ｌ１，Ｌ２に接続されたトランジスタＰＴ７，ＰＴ９，ＰＴ１１，ＰＴ１３，ＮＴ７，ＮＴ９，ＮＴ１１，ＮＴ１３の電流供給能力によって規定される。したがって、出力信号ＯＳＣ＿Ｏｕｔの具体的な周期は、入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給される信号の組み合わせによって規定されることになる。

ここで、入力端子ＸＮ１，ＸＮ２，ＸＮ４はＤＬＬ動作時はＤＬＬ＿Ｔｉｍｉｎｇ信号を受け、セルフリフレッシュ動作時にはＳｅｌｆ＿Ｔｉｍｉｎｇ信号を受けるものであるから、其々の動作時に対応したＰＢＩＡＳ／ＮＢＩＡＳの電位を発生させ、それに対応してオシレータ回路の出力信号ＯＳＣ＿Ｏｕｔの発振周期も其々の動作時に対応したものとすることが可能となる。

分周回路Ｄは、それぞれ入力信号の２分周を行う分周回路Ｄ１〜Ｄ３が直列に接続された構成を有している。初段の分周回路Ｄ１の入力端には出力信号ＯＳＣ＿Ｏｕｔが供給され、最終段の分周回路Ｄ１の出力端は出力端子ＳＲ＿ＴＩＭに接続されている。したがって、出力端子ＳＲ＿ＴＩＭからは、出力信号ＯＳＣ＿Ｏｕｔを８分周してなるクロック信号が出力されることになる。

図４は、ＤＬＬリフレッシュ制御回路７１に関連する各信号のタイミング図である。以下、図１〜図４を参照しながら、ＤＬＬリフレッシュ制御回路７１の動作について、詳しく説明する。なお、図４には、データＳｅｌｆ＿Ｔｉｍｉｎｇにより規定される周期（第１周期）を、データＤＬＬ＿Ｔｉｍｉｎｇにより規定される周期（第２周期）より長くした例を示している。

図４に示すように、初めに外部からコマンド端子１２（図１）にセルフリフレッシュ開始コマンドＳＥＬＦが供給されると、これに応じてコマンドデコーダ３２がセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅを活性化する。このとき、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは非活性状態である。セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化したことにより、ＮＯＲ回路ＮＯ１（図２）の働きでＤＬＬオン信号ＤＬＬ＿ＯＮが非活性化され、したがってＤＬＬ回路７０が非活性化される一方で、リフレッシュ回路５３には、オシレータ回路９０の出力信号（出力端子ＳＲ＿ＴＩＭから出力される信号）の周期を持ったセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔが供給され始める。

この場合、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４には、上述したようにそれぞれデータＳｅｌｆ＿Ｔｉｍｉｎｇ１，Ｓｅｌｆ＿Ｔｉｍｉｎｇ２，Ｓｅｌｆ＿Ｔｉｍｉｎｇ３が供給される。これにより、図４に示すように、出力信号ＯＳＣ＿Ｏｕｔの周期が相対的に長い周期となり、出力信号ＯＳＣ＿Ｏｕｔを８分周して得られるセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔは、相対的に長い第１周期のクロック信号（第１のクロック信号）となる。リフレッシュ回路５３は、こうして供給されるセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔに従って、メモリセルアレイ６０のリフレッシュ動作を実行する。

なお、本実施の形態によるＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔはオシレータ回路９０の出力信号そのものであるが、ＤＬＬ回路７０が非活性化されているために無視され、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔに基づく処理は特段行われない。

次に、外部からコマンド端子１２（図１）にＤＬＬ定期更新開始コマンド信号ＤＬＬが供給されると、これに応じてコマンドデコーダ３２がＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅを活性化する。このとき、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは非活性状態である。ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化したことによりＤＬＬオン信号ＤＬＬ＿ＯＮが活性化され、したがってＤＬＬ回路７０も活性化される。

ＤＬＬ回路７０は、活性化後にロック状態となったら、上述したようにオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。すると、上述したように、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４にはそれぞれデータＤＬＬ＿Ｔｉｍｉｎｇ１，ＤＬＬ＿Ｔｉｍｉｎｇ２，ＤＬＬ＿Ｔｉｍｉｎｇ３が供給されるようになる。これにより、図４に示すように、出力信号ＯＳＣ＿Ｏｕｔの周期が相対的に短い周期となり、出力信号ＯＳＣ＿Ｏｕｔを８分周して得られるＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔは、相対的に短い第２周期のクロック信号（第２のクロック信号）となる。ＤＬＬ回路７０は、こうして供給されるＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔに従って、自身の更新動作を実行する。

以上説明したように、本実施の形態による半導体装置１０によれば、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化している場合に第１周期のクロック信号であるセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔを生成し、リフレッシュ回路５３に出力する。一方、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化している場合には第２周期のクロック信号であるＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔを生成し、ＤＬＬ回路７０に出力する。そして、第１周期と第２周期とは、それぞれデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びデータＤＬＬ＿Ｔｉｍｉｎｇによって、互いに独立に設定可能である。したがって、広いレイアウトサイズを占有するオシレータ回路９０を１つしか用いていないにも関わらず、リフレッシュ回路５３及びＤＬＬ回路７０それぞれの定期的な動作の時間間隔を、互いに独立して設定することが可能となっている。なお、本実施例においてはセルフリフレッシュ動作における周期を相対的に長く、ＤＬＬ動作における周期を相対的に短くして説明したが、互いの設定すべき値によっては、セルフリフレッシュ動作における周期を相対的に短く、ＤＬＬ動作における周期を相対的に長くしても良いし、同じになるようにしても良い。

図５は、第１の実施の形態の変形例による半導体装置１０に備えられるＤＬＬリフレッシュ制御回路７１の内部構成を示す回路図である。同図に示すように、本変形例によるＤＬＬリフレッシュ制御回路７１は、インバータＩ７及びＮＯＲ回路ＮＯ７をさらに有する点で、第１の実施の形態によるＤＬＬリフレッシュ制御回路７１と相違している。本変形例による半導体装置１０のその他の構成は、本実施の形態による半導体装置１０と同一である。

本変形例では、ＤＬＬスタート信号ＤＬＬ＿ＳｔａｒｔはＮＯＲ回路ＮＯ７の出力信号となる。ＮＯＲ回路ＮＯ７の入力端には、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅと、インバータＩ７の出力信号とが供給される。インバータＩ７の入力端は、オシレータ回路９０の出力端子ＳＲ＿ＴＩＭに接続される。

以上の構成により、本変形例では、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化している間に、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔが第１周期のクロック信号となることはない。これにより、本変形例によれば、無駄な電流消費を削減することが可能になる。なお、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅをＮＯＲ回路ＮＯ７の入力端に接続するための信号線が必要になるが、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅはステーブル信号であるので、この信号線の敷設による電流消費量の増加は軽微である。

図６は、第２の実施の形態による半導体装置１０に備えられるオシレータ回路９０の内部構成を示す回路図である。同図に示すように、本実施の形態によるオシレータ回路９０は、インバータＩ４〜Ｉ６、トランジスタＰＴ１，ＰＴ３〜ＰＴ６，ＮＴ１，ＮＴ３〜ＮＴ６を有しておらず、その代わりにインバータＩ８〜Ｉ１１及びＮＯＲ回路ＮＯ８，ＮＯ９を有している点、及び、分周回路Ｄ１〜Ｄ３がそれぞれ制御端子Ｅｎａｂｌｅを有し、この制御端子に供給される信号によって有効／無効を切り替え可能に構成されている点で、第１の実施の形態によるオシレータ回路９０と異なっている。本実施の形態による半導体装置１０のその他の構成は、第１の実施の形態による半導体装置１０と同一であるので、同一の構成には同一の符号を付し、重複する説明は割愛する。

トランジスタＰＴ１，ＰＴ３〜ＰＴ６，ＮＴ１，ＮＴ３〜ＮＴ６を有していないことにより、本実施の形態によるオシレータ回路９０では、配線Ｌ１，Ｌ２への電流供給能力は常に一定値であり、したがって、出力信号ＯＳＣ＿Ｏｕｔの周期も常に一定である。本実施の形態では、オシレータ回路９０の出力信号の周期の切り替えを、配線Ｌ１，Ｌ２への電流供給能力の切り替えではなく、分周回路Ｄの分周数をデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びデータＤＬＬ＿Ｔｉｍｉｎｇに応じて制御することによって行う。分周回路Ｄの分周数の制御は、分周回路Ｄ１〜Ｄ３の有効／無効の切り替えによって行う。以下、詳しく説明する。

分周回路Ｄ１の制御端子Ｅｎａｂｌｅは、インバータＩ８，Ｉ９を介して、オシレータ回路９０の入力端子ＸＮ１に接続される。分周回路Ｄ２の制御端子Ｅｎａｂｌｅは、インバータＩ１０を介してＮＯＲ回路ＮＯ８の出力端に接続され、ＮＯＲ回路ＮＯ８の入力端は、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２に接続される。分周回路Ｄ３の制御端子Ｅｎａｂｌｅは、インバータＩ１１を介してＮＯＲ回路ＮＯ９の出力端に接続され、ＮＯＲ回路ＮＯ９の入力端は、オシレータ回路９０の入力端子ＸＮ１，ＸＮ２，ＸＮ４に接続される。

以上の構成により、分周回路Ｄ１は、入力端子ＸＮ１に供給される信号が活性化されている場合に有効となり、そうでない場合に無効となる。また、分周回路Ｄ２は、入力端子ＸＮ１，ＸＮ２のそれぞれに供給される信号の両方が活性化されている場合に有効となり、そうでない場合に無効となる。さらに、分周回路Ｄ３は、入力端子ＸＮ１，ＸＮ２，ＸＮ４のそれぞれに供給される信号のすべてが活性化されている場合に有効となり、そうでない場合に無効となる。

したがって、オシレータ回路９０の出力信号の周期は、出力信号ＯＳＣ＿Ｏｕｔの周期を１とすると、入力端子ＸＮ１に供給される信号が活性化されていれば２^３＝８、入力端子ＸＮ１に供給される信号が非活性で、かつ入力端子ＸＮ２に供給される信号が活性化されていれば２^２＝４、入力端子ＸＮ１，ＸＮ２に供給される各信号が非活性で、かつ入力端子ＸＮ４に供給される信号が活性化されていれば２^１＝２、入力端子ＸＮ１，ＸＮ２，ＸＮ４のそれぞれに供給される信号のすべてが非活性であれば１となる。

このように、本実施の形態による半導体装置１０においても、入力端子ＸＮ１，ＸＮ２，ＸＮ４に供給する信号の組み合わせによって、オシレータ回路９０の出力信号の周期が制御可能である。したがって、第１周期と第２周期とを、それぞれデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びデータＤＬＬ＿Ｔｉｍｉｎｇによって、互いに独立に設定可能となる。

また、第１の実施の形態による半導体装置１０では、第１周期及び第２周期の具体的な値によってオシレータ回路９０の電流消費量が大きく変動するが、本実施の形態による半導体装置１０によれば、、配線Ｌ１，Ｌ２の電流供給能力が一定であることから、オシレータ回路９０の電流消費量に第１の実施の形態ほどの大きな変動は現れないという効果も得られる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態では、リフレッシュ動作とＤＬＬ回路の定期更新に本発明を適用した場合について説明したが、本発明の適用範囲はこれに限られない。つまり、定期的な動作を異なる時間間隔で行う２つの回路が１つの半導体装置の内部に設けられる例であれば、本発明を適用することが可能であり、そうすることで、レイアウトサイズの増加を避けながら、これら２つの回路の定期的な動作の時間間隔を互いに独立して設定可能となる。

また、上記第１の実施の形態の第１の変形例と同様の変形例は、第２の実施の形態においても採用可能である。

３ クロック伝送回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ データストローブ端子
１６ａ，１６ｂ 電源端子
３１ コマンドバッファ
３２ コマンドデコーダ
４０ クロックバッファ
４１ アドレスバッファ
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リフレッシュ回路
６０ メモリセルアレイ
６１ センス回路
６２ リードライトアンプ
６４ 入出力回路
６５ ＤＱＳ入出力回路
７０ ＤＬＬ回路
７１ ＤＬＬリフレッシュ制御回路
７２ レプリカ回路
７３，７４ クロック出力制御回路
７５ バッファ回路
７６ クロックツリー
８０〜８２ 内部電圧発生回路
９０ オシレータ回路
Ｄ，Ｄ１〜Ｄ３ 分周回路
ＤＬＬ 定期更新開始コマンド信号
ＤＬＬ＿ＯＮ ＤＬＬオン信号
ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅ オシレータ起動信号
ＤＬＬ＿Ｓｔａｒｔ ＤＬＬスタート信号
ＤＬＬ＿Ｔｉｍｉｎｇ データ
ＤＬＬＥｎａｂｌｅ ＤＬＬイネーブルコマンド
Ｅｎａｂｌｅ 分周回路Ｄ１〜Ｄ３の制御端子
Ｉ１〜Ｉ１１ インバータ
Ｌ１，Ｌ２ 配線
ＬＣＬＫ 内部クロック信号
ＮＡ１〜ＮＡ７ ＮＡＮＤ回路
ＮＯ１〜ＮＯ９ ＮＯＲ回路
ＮＴ１〜ＮＴ１４ Ｎ型チャネルＭＯＳトランジスタ
ＯＳＣ＿Ｏｕｔ 出力信号
ＯＳＣ＿Ｓｔａｒｔ オシレータ回路９０の入力端子
ＰＴ１〜ＰＴ１４ Ｐ型チャネルＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
ＳＥＬＦ セルフリフレッシュ開始コマンド
Ｓｅｌｆ＿Ｔｉｍｉｎｇ データ
ＳｅｌｆＥｎａｂｌｅ セルフリフレッシュコマンド
ＳＲ＿ＴＩＭ オシレータ回路９０の出力端子
ＳＲＥＦ＿Ｓｔａｒｔ セルフリフレッシュ開始信号
ＸＮ１，ＸＮ２，ＸＮ４ オシレータ回路９０の入力端子

Claims (9)

1. 第１のコマンド信号を受けて第１周期の第１のクロック信号を出力し、第２のコマンド信号を受けて第２周期の第２のクロック信号を出力する制御回路と、
   前記第１のクロック信号に基づいて制御される第１の回路と、
   前記第２のクロック信号に基づいて制御される第２の回路と、
   前記第１周期を示す第１のコードと、前記第１周期とは異なる前記第２周期を示す第２のコードとを記憶する記憶部と、を備え、
   前記制御回路は、前記第１のコマンド信号が供給された場合には前記第１のコードに基づいてクロック信号を生成することにより前記第１のクロック信号を生成し、前記第２のコマンド信号が供給された場合には前記第２のコードに基づいてクロック信号を生成することにより前記第２のクロック信号を生成し、
   前記制御回路は、オシレータ回路を有し、
   前記第１及び第２のコードはそれぞれ、前記オシレータ回路の出力信号の周期を規定するコードであり、
   前記制御回路は、前記第１のコマンド信号が供給された場合には前記第１のコードに基づく周期を持った前記オシレータ回路の第１の出力信号に基づいて前記第１のクロック信号を生成し、前記第２のコマンド信号が供給された場合には前記第２のコードに基づく周期を持った前記オシレータ回路の第２の出力信号に基づいて前記第２のクロック信号を生成することを特徴とする半導体装置。
2. 前記半導体装置は複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルから読み出されたリードデータを出力する出力端子とを備え、
   前記第１の回路は、前記メモリセルアレイのリフレッシュ動作を制御するリフレッシュ回路であり、
   前記第２の回路は、外部クロック信号を受け、前記出力端子から前記リードデータが出力されるタイミングを規定する内部クロック信号を生成するＤＬＬ回路であり、
   前記第１及び第２の回路はそれぞれ、前記第１及び第２のクロック信号の活性化に応じて活性化される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記オシレータ回路の出力信号の周期は、前記オシレータ回路のバイアス電圧が供給される配線への電流供給能力を前記第１又は第２のコードに応じて制御することにより、制御される
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記制御回路は、分周回路を有し、
   前記第１及び第２のクロック信号は、前記オシレータ回路の出力信号を前記分周回路により分周してなる信号である
   ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記オシレータ回路の出力信号の周期は、前記分周回路の分周数を前記第１又は第２のコードに応じて制御することにより、制御される
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記オシレータ回路の前記第１及び第２の出力信号は、共通の出力パスによって供給されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第１のコマンド信号が供給された場合、前記第２のコードに基づく周期を持った前記オシレータ回路の前記第２の出力信号に基づいた前記第２のクロック信号は生成されないことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第２のコマンド信号が供給された場合、前記第１のコードに基づく周期を持った前記オシレータ回路の前記第１の出力信号に基づいた前記第１のクロック信号は生成されないことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第１のコマンド信号が供給された場合、１又はそれ以上の入力信号である前記第１のコードが前記オシレータ回路に供給されて、前記オシレータ回路の前記出力信号の周期が前記第１周期に制御され、
   前記第２のコマンド信号が供給された場合、１又はそれ以上の入力信号である前記第２のコードが前記オシレータ回路に供給されて、前記オシレータ回路の前記出力信号の周期が前記第２周期に制御されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。

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