JP2012129851A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、クロック信号INT1−SIGを生成して出力するクロック生成回路2と、クロック生成回路2からクロック信号INT1−SIGを受けるドライブ回路3とを備え、クロック生成回路2は、クロック信号INT1−SIGを生成して出力ノード2aから出力するクロック出力モードと、出力ノード2aの電位をハイレベルに固定する第1のクロック停止モードと、出力ノード2aの電位をロウレベルに固定する第2のクロック停止モードとを有する。
【選択図】図1
Description
2 クロック生成回路
2a クロック生成回路の出力ノード
3 ドライブ回路
4 出力回路
4a 出力回路の入力端子
4b 出力回路の出力端子
4c 出力回路のクロック端子
11 クロック端子
12 コマンド端子
13 アドレス端子
14 データ入出力端子
15 データストローブ端子
16a,16b 電源端子
31 コマンドバッファ
32 コマンドデコーダ
40 クロックバッファ
41 アドレスバッファ
51 ロウ系制御回路
52 カラム系制御回路
53 リフレッシュ回路
60 メモリセルアレイ
61 センス回路
62 リードライトアンプ
64 入出力回路(第1の出力回路)
65 DQS入出力回路(第2の出力回路)
70 DLL回路
71 DLLリフレッシュ制御回路
72 レプリカ回路
73 第1のクロック出力制御回路
73a 第1のクロック出力制御回路の出力ノード
74 第2のクロック出力制御回路
75 バッファ回路
76 クロックツリー
77 ROM
78 even/odd出力回路
80〜82 内部電圧発生回路
90 OR回路
100 クロックツリーレプリカ回路
101 バッファレプリカ回路
102,103 NAND回路
104,105 インバータ
A1,A2 AND回路
BL ビット線
CK ラッチ回路のクロック端子
CKE クロックイネーブル信号
CKS,IN−SIG 外部クロック信号
CMD コマンド信号
CONT 制御信号
DLL_ON DLLオン信号
DLL_OSC_Enable オシレータ起動信号
DLL_START DLLスタート信号
DLLEnable DLLイネーブルコマンド
DQS データストローブ信号
DQS_DATA_Even データストローブデータ偶数信号
DQS_DATA_Odd データストローブデータ奇数信号
I ラッチ回路の入力端子
I1〜I12,I21〜I24 インバータ
INT1−SIG,INT1−SIG クロック信号
LCLK 内部クロック信号
LCLK_OUT1,LCLK_OUT2 内部クロック信号
LCLKT,LCLKB 相補のクロック信号
MC メモリセル
MODE モード情報
NA1〜NA3,NA21,NA22 NAND回路
NO1〜NO3,NO21,NO22 NOR回路
O ラッチ回路の出力端子
OUT−SIG 出力信号
PON パワーオン信号
R ラッチ回路のリセット端子
R1 ラッチ回路
READ リードコマンド
READ_Even リード偶数信号
READ_Odd リード奇数信号
S ラッチ回路のセット端子
S1 DLL起動信号
SA センスアンプ
T1,T4,T21〜T29 N型チャネルトランジスタ
T2,T3,T11〜T19 P型チャネルトランジスタ
WL ワード線
Claims (8)
- クロック信号を生成して出力するクロック生成回路と、
前記クロック生成回路から前記クロック信号を受けるドライブ回路とを備え、
前記クロック生成回路は、前記クロック信号を生成して出力ノードから出力するクロック出力モードと、前記出力ノードの電位を第1のレベルに固定する第1のクロック停止モードと、前記出力ノードの電位を前記第1のレベルとは異なる第2のレベルに固定する第2のクロック停止モードとを有する
ことを特徴とする半導体装置。 - 前記クロック生成回路は、前記クロック出力モードを挟みながら、前記第1のクロック停止モードと前記第2のクロック停止モードとを交互に繰り返す
ことを特徴とする請求項1に記載の半導体装置。 - 前記クロック生成回路は、
前記クロック信号を生成するDLL回路と、
前記DLL回路から前記クロック信号を受け、前記出力ノードに出力する第1のクロック出力制御回路とを有し、
前記第1のクロック出力制御回路は、前記クロック出力モードでは、前記DLL回路から受けた前記クロック信号を前記出力ノードに出力し、前記第1のクロック停止モードでは、前記出力ノードの電位を前記第1のレベルに固定し、前記第2のクロック停止モードでは、前記出力ノードの電位を前記第2のレベルに固定する
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記クロック生成回路は、外部から入力されるアクティブ信号が活性化されている場合に、前記クロック信号を出力する回路であり、
前記第1のクロック出力制御回路は、
前記アクティブ信号の活性化に応じて、前記第1及び第2のレベルを交互に出力する第1の出力レベル切替回路と、
前記アクティブ信号が活性化されている場合には前記クロック信号を前記出力ノードに出力し、前記アクティブ信号が非活性化されている場合には前記出力レベル切替回路が出力する電位を前記出力ノードに出力する第1のモード切替回路とを有する
ことを特徴とする請求項3に記載の半導体装置。 - メモリセルアレイと、
データ入出力端子と、
前記メモリセルアレイから読み出されたリードデータを、前記クロック生成回路が生成する前記クロック信号に同期して前記データ入出力端子に出力する第1の出力回路とを備え、
前記クロック生成回路は、前記第1の出力回路の出力タイミングを示すリード信号が活性化されている場合に、前記クロック信号を出力する回路であり、
前記第1のクロック出力制御回路は、
前記リード信号の活性化に応じて、前記第1及び第2のレベルを交互に出力する第1の出力レベル切替回路と、
前記リード信号が活性化されている場合に前記クロック信号を前記出力ノードに出力し、前記リード信号が非活性化されている場合に前記出力レベル切替回路が出力する電位を前記出力ノードに出力する第1のモード切替回路とを有する
ことを特徴とする請求項3に記載の半導体装置。 - 前記クロック生成回路は、
前記ドライブ回路のレプリカであるレプリカ回路と、
前記DLL回路から前記クロック信号を受け、前記レプリカ回路に出力する第2のクロック出力制御回路とを有し、
前記DLL回路は、外部から入力されるDLL起動信号が活性化されている場合に、外部クロック信号を所与の遅延量で遅延させて前記クロック信号を生成するとともに、前記外部クロック信号の位相と前記レプリカ回路から出力される前記クロック信号の位相との比較結果に基づいて前記遅延量を制御し、
前記第2のクロック出力制御回路は、前記DLL起動信号が活性化されている場合に、前記DLL回路から受けた前記クロック信号を前記レプリカ回路に出力し、前記DLL起動信号が非活性化されている場合に、前記レプリカ回路に前記第1及び第2のレベルのいずれかを出力する
ことを特徴とする請求項3乃至5のいずれか一項に記載の半導体装置。 - 前記第2のクロック出力制御回路は、
前記DLL起動信号の活性化に応じて、前記第1及び第2のレベルを交互に出力する第2の出力レベル切替回路と、
前記DLL起動信号が活性化されている場合に前記クロック信号を前記レプリカ回路に出力し、前記DLL起動信号が非活性化されている場合に前記出力レベル切替回路が出力する電位を前記レプリカ回路に出力する第2のモード切替回路とを有する
ことを特徴とする請求項6に記載の半導体装置。 - 出力用信号を受ける入力端子と、該入力端子に入力された前記出力用信号を出力する出力端子と、前記ドライブ回路から前記クロック信号を受けるクロック端子とを有し、該クロック端子に入力される前記クロック信号に同期して前記出力端子から前記出力用信号を出力する出力回路を備え、
前記出力回路は、前記クロック生成回路が前記第1及び第2のクロック停止モードのいずれかである場合に、前記出力端子と前記入力端子とを電気的に切り離す
ことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
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