JP2014158200A - 半導体装置 - Google Patents

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Abstract

【課題】位相調整の精度を向上可能な半導体装置を提供する。
【解決手段】半導体装置は、出力端子と、第１の入力ノードに第１のクロック信号を受け第２の入力ノードに複数の制御信号のうち各々に対応する制御信号を受け出力ノードが出力端子と接続される複数の第１のクロックドインバータ回路と、第１の入力ノードに第２のクロック信号を受け第２の入力ノードに複数の制御信号を其々反転した複数の反転制御信号のうち各々に対応する反転制御信号を受け出力ノードが出力端子と接続される複数の第２のクロックドインバータ回路と、入力ノードに第１のクロック信号を受け出力ノードが出力端子と接続され制御信号に関わらず第１のクロック信号にて制御される第１のインバータ回路と、入力ノードに第２のクロック信号を受け出力ノードが出力端子と接続され制御信号に関わらず第２のクロック信号にて制御される第２のインバータ回路を備える。
【選択図】図４

Description

本発明は、半導体装置に関し、特には、位相が調整された出力信号を生成する半導体装置に関する。
パーソナルコンピュータ等のメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く使用されている。そして、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、出力データを外部クロック信号に対して同期させるための内部クロック信号（例えば、入出力用クロック信号）を生成するＤＬＬ（Delay Locked Loop）回路が搭載されている。
ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相差に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させて内部クロック信号を生成する遅延回路と、を有する。
遅延回路としては、相対的に粗い調整ピッチで外部クロック信号を遅延する粗調整部と、相対的に細かい調整ピッチで外部クロック信号を遅延する微調整部と、を含む回路が知られている。
例えば粗調整部は、直列接続された複数の遅延素子にて外部クロック信号を遅延する遅延ラインと、遅延制御用の調整コードに基づいて複数の遅延素子の出力信号から２つの信号ＬＣＬＫＥ、ＬＣＬＫＯを選択し２つの信号ＬＣＬＫＥ、ＬＣＬＫＯを微調整部に出力する選択回路と、を有する。
例えば微調整部は、遅延量調整用の調整コードに基づいて、出力信号となる入出力用クロック信号ＬＣＬＫの位相を、信号ＬＣＬＫＥの位相から信号ＬＣＬＫＯの位相までの範囲内で調整する。
微調整部としては、特許文献１の図８に示されたような、複数のクロックドインバータを有するファイン遅延回路が知られている。
特許文献１の図８に示されたファイン遅延回路は、入力する２つの信号の一方の信号を受ける並列接続されたクロックドインバータ群（以下「第１クロックドインバータ回路」と称する）と、他方の信号を受け付ける並列接続されたクロックドインバータ群（以下「第２クロックドインバータ回路」と称する）と、を有する。
特許文献１の図８に示されたファイン遅延回路では、第２クロックドインバータ回路内の全てのクロックドインバータは、ファイン遅延回路での遅延量を設定するためのアドレス（遅延量調整用の制御信号）を受け、そのアドレスに応じてオンオフする。
特開２００１−３２６５６３号公報
微調整部において、入力する２つの信号のいずれかを受け付ける全てのクロックドインバータ（出力部）が、遅延量調整用の制御信号に応じて選択的にオンオフする状況下で、その全てのクロックドインバータがオフとなる状態が発生する場合、微調整部での位相調整精度にばらつきが生じることを、本願発明者らは明らかにした。以下、この点について、図８から図１１を参照して説明する。
図８は、全てのクロックドインバータが調整コードＣＯＤＥ（遅延量調整用の制御信号）に応じてオンオフする微調整部２００の一例を示した図である。
微調整部２００では、クロックドインバータ回路２０１を構成する並列接続されたクロックドインバータ２０１ａ〜２０１ｄは、それぞれ、調整コードＣＯＤＥを制御端子に受け、該調整コードＣＯＤＥに応じてオンオフする。クロックドインバータ２０１ａ〜２０１ｄは、それぞれ、オン状態時に信号ＬＣＬＫＥに応じて信号を出力する。
また、クロックドインバータ回路２０２を構成する並列接続されたクロックドインバータ２０２ａ〜２０２ｄは、それぞれ、インバータ回路２０３を介して、調整コードＣＯＤＥを反転した調整コードＣＯＤＥＢを制御端子に受け、該反転後の調整コードＣＯＤＥＢに応じてオンオフする。クロックドインバータ２０２ａ〜２０２ｄは、それぞれ、オン状態時に信号ＬＣＬＫＯに応じて信号を出力する。
合成部２０４は、クロックドインバータ２０１ａ〜２０１ｄおよび２０２ａ〜２０２ｄからの信号を合成して入出力用クロック信号ＬＣＬＫを生成する。
各クロックドインバータに記載されている数字は、クロックドインバータのゲート幅（以下「サイズ」とも称する）の比率を示している。図８に示した例では、クロックドインバータ２０１ａおよび２０２ａのサイズを１とすると、２０１ｂ、２０１ｃ、２０１ｄのサイズ（およびクロックドインバータ２０２ｂ、２０２ｃ、２０２ｄ）は、それぞれ、２、４、８となる。なお、クロックドインバータのサイズが大きくなるほど、クロックドインバータの動作抵抗は小さくなる。
図９は、信号ＬＣＬＫＥと、信号ＬＣＬＫＯと、調整コードＣＯＤＥと、入出力用クロック信号ＬＣＬＫと、の関係を示した図である。
図９に示したように、入出力用クロック信号ＬＣＬＫのエッジ位置は、調整コードに応じて、信号ＬＣＬＫＥのエッジ位置と信号ＬＣＬＫＯのエッジ位置との間を移動する。
ここで、信号ＬＣＬＫＥ側のクロックドインバータ２０１ａ〜２０１ｄがすべてオン（ＣＯＤＥ＝００００）である状況での微調整部２００の合成サイズＷをＷ＝１５とし、信号ＬＣＬＫＯ側のクロックドインバータ２０２ａ〜２０２ｄがすべてオン（ＣＯＤＥ＝１１１１）である状況での合成サイズＷをＷ＝−１５とする。調整コードＣＯＤＥが００００から１１１１まで１ずつ増え、その後１ずつ減ると、合成サイズＷは、１５、１３、１１、９、７、５、３、１、−１、−３、−５、−７、−９、−１１、−１３、−１５、−１３、−１１・・・と変化する。つまり、調整コードＣＯＤＥの変化幅が１である場合、合成サイズＷの変化幅は、２という一定値になる。
しかしながら、この時の実際の微調整部２００の出力信号である入出力用クロック信号ＬＣＬＫの位相（遅延量）の変化は、図１０に示したように、「ＣＯＤＥ＝００００」（最小コード）から「ＣＯＤＥ＝０００１」への変化の際、および、「ＣＯＤＥ＝１１１１」（最大コード）から「ＣＯＤＥ＝１１１０」への変化の際に、大きく変動してしまうことを発明者らは見出した。なお、図１０は、入出力用クロック信号ＬＣＬＫの位相ステップと調整コードＣＯＤＥとの関係を示した図である。
発明者らの検討によれば、この大きな変動は、一方のクロックドインバータ回路の合成サイズが０に近い状況でその合成サイズを所定値だけ変化させたときにそのクロックドインバータ回路が流せる電流量の変化が、そのクロックドインバータ回路の合成サイズが０に近くない状況でその合成サイズを該所定値だけ変化させたときにそのクロックドインバータ回路が流せる電流量の変化と異なることが原因であると考えられる。
図１１は、信号ＬＣＬＫＯを受け付けるクロックドインバータ回路２０２の合成サイズと、クロックドインバータ回路２０２を流れる電流量と、の関係を示した図である。
図１１において、クロックドインバータ回路２０２の合成サイズが「０」から「１」に増加した際のクロックドインバータ回路２０２からの電流の増分Ｄ０は、クロックドインバータ回路２０２の合成サイズが「１」から「２」に増加した際のクロックドインバータ回路２０２からの電流の増分Ｄ１と異なっている。
なお、クロックドインバータ回路２０２の合成サイズが「１」から「２」に増加した際のクロックドインバータ回路２０２からの電流の増分Ｄ１は、クロックドインバータ回路２０２の合成サイズが「２」から「３」に増加した際のクロックドインバータ回路２０２からの電流の増分Ｄ２と等しい。
このため、微調整部において、入力する２つの信号のいずれかを受け全てのクロックドインバータ（出力部）が、制御信号に応じて選択的にオンオフする状況下で、その全てのクロックドインバータがオフとなる状態が発生する場合、クロックドインバータからの電流を高い精度で制御することが困難になる。
本発明の半導体装置は、
出力端子と、
第１の入力ノードに第１のクロック信号を受け、第２の入力ノードに複数の制御信号のうち各々に対応する制御信号を受け、出力ノードが前記出力端子と接続される複数の第１のクロックドインバータ回路と、
第１の入力ノードに第２のクロック信号を受け、第２の入力ノードに複数の制御信号を其々反転した複数の反転制御信号のうち各々に対応する反転制御信号を受け、出力ノードが前記出力端子と接続される複数の第２のクロックドインバータ回路と、
入力ノードに前記第１のクロック信号を受け、出力ノードが前記出力端子と接続され、前記制御信号に関わらず前記第１のクロック信号によって制御される第１のインバータ回路と、
入力ノードに前記第２のクロック信号を受け、出力ノードが前記出力端子と接続され、前記制御信号に関わらず前記第２のクロック信号によって制御される第２のインバータ回路と、を備える。
本発明によれば、第１の入力ノードに第１のクロック信号を受け第２の入力ノードに複数の制御信号のうち各々に対応する制御信号を受ける複数の第１のクロックドインバータ回路の出力ノードと、第１の入力ノードに第２のクロック信号を受け、第２の入力ノードに複数の制御信号を其々反転した複数の反転制御信号のうち各々に対応する反転制御信号を受ける複数の第２のクロックドインバータ回路の出力ノードと、入力ノードに第１のクロック信号を受け制御信号に関わらず第１のクロック信号によって制御される第１のインバータ回路の出力ノードと、入力ノードに第２のクロック信号を受け制御信号に関わらず第２のクロック信号によって制御される第２のインバータ回路の出力ノードが、出力端子と接続される。
したがって、第１のクロック信号と第２のクロック信号の一方を受ける全てのクロックドインバータ回路およびインバータ回路が信号を出力していない状態を回避することが可能になる。よって、第１のクロック信号に応じて出力される信号の総量と第２のクロック信号に応じて出力される信号の総量とを、制御信号を用いて精度よく制御でき、位相調整精度の精度を向上可能となる。
本発明の一実施形態の半導体装置１００を示した図である。 位相調整回路１０７を示した図である。 遅延調整回路１を示した図である。 微調整部１２を示した図である。 微調整部１２での入出力用クロック信号ＬＣＬＫの位相ステップと調整コードＣＯＤＥとの関係を示した図である。 微調整部１２における、クロックドインバータ２０２ａ〜２０２ｄの合成サイズと、クロックドインバータ２０２ａ〜２０２ｄおよびインバータ回路１２ｂを流れる電流量と、の関係を示した図である。 微調整部１２で用いられるクロックドインバータの一例を示した図である。 全てのクロックドインバータが調整コードＣＯＤＥに応じてオンオフする微調整部２００の一例を示した図である。 信号ＬＣＬＫＥと、信号ＬＣＬＫＯと、調整コードＣＯＤＥと、入出力用クロック信号ＬＣＬＫとの関係を示した図である。 入出力用クロック信号ＬＣＬＫの位相ステップと調整コードＣＯＤＥとの関係を示した図である。 信号ＬＣＬＫＯを受け付けるクロックドインバータ回路２０２の合成サイズと、クロックドインバータ回路２０２を流れる電流量と、の関係を示した図である。
以下、本発明の一実施形態について図面を参照して説明する。
図１は、本発明の一実施形態の半導体装置１００を示した図である。本実施形態では、半導体装置１００として、ＲＡＭ（Random Access Memory）が用いられる。
半導体装置１００は、外部端子として、クロック端子群１０１と、コマンド端子群１０２と、アドレス端子群１０３と、データ入出力端子群１０４と、電源端子群１０５と、を含む。
また、半導体装置１００は、クロック入力回路１０６と、位相調整回路１０７と、コマンド入力回路１０８と、コマンドデコード回路１０９と、リフレッシュ制御回路１１０と、アドレス入力回路１１１と、アドレスラッチ回路１１２と、モードレジスタ１１３と、メモリセルアレイ１１４と、ロウデコーダ１１５と、カラムデコーダ１１６と、ＦＩＦＯ（First-In First-Out）回路１１７と、入出力回路１１８と、内部電源発生回路１１９と、を含む。
クロック端子群１０１は、外部クロック信号ＣＫおよび／ＣＫを受け付ける。
なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
クロック入力回路１０６は、クロック端子群１０１から外部クロック信号ＣＫおよび／ＣＫを受け付け、外部クロック信号ＣＫおよび／ＣＫを用いて、外部クロック信号ＣＫおよび／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。クロック入力回路１０６は、内部クロック信号ＩＣＬＫを、位相調整回路１０７に出力する。
位相調整回路１０７は、例えばＤＬＬ回路である。位相調整回路１０７は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。位相調整回路１０７は、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行する。内部クロック信号ＩＣＬＫは、位相調整対象信号の一例であり、入出力用クロック信号ＬＣＬＫは、出力信号の一例である。
本実施形態では、位相調整回路１０７に特徴がある。なお、位相調整回路１０７の特徴については後述する。
位相調整回路１０７にて生成された入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路１１７および入出力回路１１８に供給される。ＦＩＦＯ回路１１７および入出力回路１１８については後述する。
コマンド端子群１０２は、コマンド信号を受け付ける。コマンド信号は、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、リセット信号／ＲＥＳＥＴなどである。
コマンド入力回路１０８は、コマンド端子群１０２からコマンド信号を受け付け、コマンド信号をコマンドデコード回路１０９に出力する。また、コマンド入力回路１０８は、リセット信号ＲＥＳＥＴを位相調整回路１０７に出力する。
コマンドデコード回路１０９は、コマンド信号を受け付ける。コマンドデコード回路１０９は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路１０９は、内部コマンド信号として、例えば、リフレッシュコマンド、書込みコマンド、および、読出しコマンドを生成する。
リフレッシュ制御回路１１０は、コマンドデコード回路１０９からリフレッシュコマンドを受け付ける。リフレッシュ制御回路１１０は、リフレッシュコマンドを受けると、ロウデコーダ１１５にリフレッシュ信号を供給する。
アドレス端子群１０３は、アドレス信号を受ける。
アドレス入力回路１１１は、アドレス端子群１０３からアドレス信号を受け、アドレス信号をアドレスラッチ回路１１２に出力する。
アドレスラッチ回路１１２は、アドレス入力回路１１１からアドレス信号を受ける。アドレスラッチ回路１１２は、モードレジスタ１１３をセットする場合には、アドレス信号を、モードレジスタ１１３に出力する。また、アドレスラッチ回路１１２は、アドレス信号のうちロウアドレスをロウデコーダ１１５に出力し、アドレス信号のうちカラムアドレスをカラムデコーダ１１６に出力する。
モードレジスタ１１３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ１１３は、コマンドデコード回路１０９からの内部コマンド信号と、アドレスラッチ回路１１２からのアドレス信号と、を受け、内部コマンド信号とアドレス信号とに基づいて特定される動作パラメータを設定する。
メモリセルアレイ１１４は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬにて特定される。
ロウデコーダ１１５は、アドレスラッチ回路１１２からのロウアドレスと、コマンドデコード回路１０９からの書込みコマンドまたは読出しコマンドと、を受け付ける。また、ロウデコーダ１１５は、リフレッシュ制御回路１１０から、リフレッシュ信号を受ける。
ロウデコーダ１１５は、書込みコマンドまたは読出しコマンドを受けると、メモリセルアレイ１１４内の複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択する。
メモリセルアレイ１１４内では、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点には、メモリセルＭＣが配置されている。なお、図１では、説明の簡略化のため、１本のワード線ＷＬと１本のビット線ＢＬと１個のメモリセルＭＣのみが示されている。ビット線ＢＬは、それぞれ、自ビット線ＢＬに対応するセンスアンプ（不図示）に接続されている。
また、ロウデコーダ１１５は、リフレッシュ信号を受け付けると、複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、選択されたワード線ＷＬに対応するメモリセルＭＣをリフレッシュするセルフリフレッシュを実行する。
カラムデコーダ１１６は、アドレスラッチ回路１１２からのカラムアドレスと、コマンドデコード回路１０９からの書込みコマンドまたは読出しコマンドと、を受ける。
カラムデコーダ１１６は、カラムアドレスと、書込みコマンドまたは読出しコマンドと、を受け付けると、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。
読出し動作時（読出しコマンド発生時）には、ワード線ＷＬによって選択される複数のメモリセルＭＣのデータは複数のセンスアンプによって其々増幅され、その内、カラムデコーダ１１６にて選択された複数のセンスアンプの複数のデータがＦＩＦＯ回路１１７、入出力回路１１８を介してデータ入出力端子１０４から出力される。一方、書込み動作時（書込みコマンド発生時）には、データ入出力端子１０４が受ける複数のデータは入出力回路１１８、ＦＩＦＯ回路１１７を介し、更にカラムデコーダ１１６によって選択される複数のセンスアンプを其々介して、対応する複数のメモリセルＭＣに其々書き込まれる。
ＦＩＦＯ回路１１７は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付け、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ１１４と入出力回路１１８との間で、リードデータとライトデータのやり取りを行う。特に読出し動作時にはパラレルに読み出された複数のデータをシリアルに変換し、書込み動作時にはその逆を実行する。
データ入出力端子群１０４は、リードデータの出力と、ライトデータの入力と、を行う。データ入出力端子群１０４は、入出力回路１１８に接続されている。
入出力回路１１８は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付け、リード動作時においては入出力用クロック信号ＬＣＬＫに同期してリードデータをデータ入出力端子群１０４に出力する。
電源端子群１０５は、電源電圧の高電位側の電圧ＶＤＤと、電源電圧の低電位側の電圧ＶＳＳと、を受け付ける。
内部電源発生回路１１９は、電源端子群１０５から電圧ＶＤＤおよび電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＰＥＲＩ、電圧ＶＰＥＲＤ等の内部電源電圧を発生する。
次に、位相調整回路１０７について説明する。
図２は、位相調整回路１０７を示した図である。図２において、位相調整回路１０７は、遅延調整回路１と、レプリカ回路２と、位相比較回路３と、更新タイミング発生回路４と、カウンタ回路５と、を含む。
遅延調整回路１は、本発明の一実施形態の遅延調整装置の一例である。
遅延調整回路１は、内部クロック信号ＩＣＬＫを遅延させることによって入出力用クロック信号ＬＣＬＫを生成する。遅延調整回路１には、電圧ＶＰＥＲＤが供給される。
なお、遅延調整回路１の特徴部分については後述する。
入出力用クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１１７および入出力回路１１８と、レプリカ回路２に供給される。
レプリカ回路２は、遅延調整回路１から出力端子群１０４までの実際の信号ルート（以下、単に「信号ルート」と称する）による遅延量と等価の遅延量を有する回路である。信号ルートの遅延量は、主に、入出力回路１１８に含まれる出力バッファでの遅延量である。
レプリカ回路２は、入出力用クロック信号ＬＣＬＫを信号ルートによる遅延量だけ遅延したレプリカクロック信号ＲＣＬＫを出力する。これにより、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４から出力される信号の位相と実質的に一致する。
位相比較回路３は、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する。
上述の通り、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４からの出力信号の位相と実質的に一致するよう、遅延調整回路１によって調整される。しかしながら、電圧や温度など遅延調整回路１の遅延量に影響を与えるパラメータの変動などによって、両者の位相は刻々と変化する。
位相比較回路３はこのような変化を検出し、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるかあるいは遅れているかを判定する。この判定は、例えば内部クロック信号ＩＣＬＫの周期ごとに行われる。
この判定結果は、位相判定信号ＵＤとしてカウンタ回路５に供給される。例えば、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいる場合には、位相判定信号ＵＤが“Ｈ”となり、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが遅れている場合には、位相判定信号ＵＤが“Ｌ”となる。
更新タイミング発生回路４は、内部クロック信号ＩＣＬＫを分周することにより、ワンショットパルスであるカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇを生成する。カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇは、カウンタ回路５に出力され、カウンタ回路５のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇの活性化周期は、位相調整回路１０７のサンプリング周期として定義される。
カウンタ回路５は、遅延調整回路１の遅延量を設定するための調整コードＣＯＤＥを生成する。本実施形態では、調整コードＣＯＤＥは１１ビット（第０〜第１０ビット）の情報である。なお、調整コードＣＯＤＥは１１ビットの情報に限らず適宜変更可能である。
カウンタ回路５は、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期して、そのカウント値が更新される。カウント値の増減は、位相比較回路３から供給される位相判定信号ＵＤに基づいて定められる。
本実施形態では、位相判定信号ＵＤが“Ｈ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をアップカウントし、これにより、遅延調整回路１の遅延量を増大させる。逆に、位相判定信号ＵＰが“Ｌ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をダウンカウントし、これにより、遅延調整回路１の遅延量を減少させる。
カウンタ回路５は、ダウンカウントとアップカウントを交互に所定回数（例えば２回）繰り返すと、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相とが一致したと判定し、その時のカウント値に応じた調整コードＣＯＤＥを生成し、その調整コードＣＯＤＥを保持しつつ、活性化したロック信号ＬＯＣＫを出力する。活性化したロック信号ＬＯＣＫは、位相調整回路１０７の動作タイミングを制御する位相調整制御回路（不図示）に供給され、位相調整制御回路の動作制御に用いられる。
また、カウンタ回路５にはリセット信号ＲＥＳＥＴも供給される。リセット信号ＲＥＳＥＴが活性化すると、カウンタ回路５は、カウント値をプリセット値に初期化する。
次に、遅延調整回路１について説明する。
図３は、遅延調整回路１を示した図である。図３において、遅延調整回路１は、粗調整部１１と、微調整部１２と、を含む。
粗調整部１１は、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延する。粗調整部１１は、ディレイライン１１ａと、選択回路１１ｂと、を含む。ディレイライン１１ａは、直列接続された複数の遅延段１１ａ１と、遅延段１１ａ１の間と先頭の遅延段１１ａ１の前段と最後の遅延段１１ａ１の後段に設けられた複数のタップＥ０〜Ｅｎ、Ｏ０〜Ｏｎと、を含む。なお、遅延段１１ａは遅延部の一例であり、選択回路１１ｂは選択部の一例である。また、タップＥ０〜ＥｎとタップＯ０〜Ｏｎは、１つずつ交互に設けられている。
ディレイライン１１ａでは、複数の遅延段１１ａ１が、内部クロック信号ＩＣＬＫを順次遅延する。
選択回路１１ｂは、調整コードＣＯＤＥの第４〜第１０ビットの情報に従って、タップＥ０〜Ｅｎから出力される偶位相信号のうちの１つ、および、タップＯ０〜Ｏｎから出力される奇位相信号のうちの１つを、それぞれ選択する。
選択回路１１ｂは、選択された１つの偶位相信号を信号ＬＣＬＫＥとして微調整部１２に出力し、また、選択された１つの奇位相信号を信号ＬＣＬＫＯとして微調整部１２に出力する。
微調整部１２は、本発明の一実施形態の出力信号生成装置の一例である。
微調整部１２は、信号ＬＣＬＫＥと信号ＬＣＬＫＯとを受け付け、信号ＬＣＬＫＥの位相から信号ＬＣＬＫＯの位相までの範囲に含まれる位相を有する入出力用クロック信号ＬＣＬＫを生成する。なお、信号ＬＣＬＫＥは第１信号の一例であり、信号ＬＣＬＫＯは第２信号の一例である。以下、微調整部１２の特徴について説明する。
図４は、微調整部１２を示した図である。なお、図４において、図８に示したものと同一構成のものには同一符号を付してある。
本実施形態の微調整部１２は、図８に示した微調整部２００に対してインバータ回路１２ａおよび１２ｂが追加され、合成部２０４がクロックドインバータ２０１ａ〜２０１ｄおよび２０２ａ〜２００２ｄからの各々の信号と、インバータ回路１２ａおよび１２ｂからの各々の信号と、を合成して入出力用クロック信号ＬＣＬＫを生成するという特徴を有する。
なお、クロックドインバータ２０１ａ〜２０１ｄの各々は第１出力部の一例であり、クロックドインバータ２０２ａ〜２００２ｄの各々は第２出力部の一例であり、インバータ回路１２ａは第３出力部の一例であり、インバータ回路１２ｂは第４出力部の一例である。
インバータ回路１２ａは、信号ＬＣＬＫＥを受け付けるクロックドインバータ２０１ａ〜２０１ｄと並列に接続され、信号ＬＣＬＫＥに応じて信号を合成部２０４に出力する。
このため、調整コードＣＯＤＥによってクロックドインバータ２０１ａ〜２０１ｄが全てオフ状態になっていても、信号ＬＣＬＫＥに応じた電流がインバータ回路１２ａから合成部２０４に出力される。
一方、インバータ回路１２ｂは、信号ＬＣＬＫＯを受け付けるクロックドインバータ２０２ａ〜２０２ｄと並列に接続され、信号ＬＣＬＫＯに応じて信号を出力する。
このため、調整コードＣＯＤＥによってクロックドインバータ２０２ａ〜２０２ｄが全てオフ状態になっていても、信号ＬＣＬＫＯに応じた電流がインバータ回路１２ｂから合成部２０４に出力される。
図５は、微調整部１２での入出力用クロック信号ＬＣＬＫの位相ステップと調整コードＣＯＤＥとの関係を示した図である。
図５に示したように、微調整部１２では、図１０と比較して、入出力用クロック信号ＬＣＬＫの位相（遅延量）の大きな変動が低減されている。
図６は、微調整部１２に含まれるクロックドインバータ２０２ａ〜２０２ｄの合成サイズと、微調整部１２に含まれるクロックドインバータ２０２ａ〜２０２ｄおよびインバータ回路１２ｂを流れる電流量と、の関係を示した図である。
図６に示したように、インバータ回路１２ｂが設けられたことにより、図１１と比較して、信号ＬＣＬＫＯに応じて合成部２０４に出力される電流量が、全体的にかさ上げされている。
このため、合成サイズが所定の変化幅で変化した際の電流量の変化幅が揃う（図６においてＤ０’＝Ｄ１＝Ｄ２）。したがって、クロックドインバータからの電流（信号）を高い精度で制御することが可能になり、微調整部１２での高い精度の位相調整が可能になる。
なお、インバータ回路１２ａでの電流消費を抑制するために、インバータ回路１２ａが有する動作抵抗の値を、クロックドインバータ２０１ａ〜２０１ｄのそれぞれが有する動作抵抗の値のうちの最大値以上とすることが望ましい。例えば、インバータ回路１２ａのゲート幅（サイズ）を、クロックドインバータ２０１ａのゲート幅（サイズ）以下にすることが望ましい。同じく、インバータ回路１２ｂはクロックドインバータ２０２ａのゲート幅（サイズ）以下にすることが望ましい。
図７は、微調整部１２で用いられるクロックドインバータの一例を示した図である。
図７において、クロックドインバータ３００は、インバータ回路３０１と、ＰＭＯＳトランジスタ３０２と、ＰＭＯＳトランジスタ３０３と、ＮＭＯＳトランジスタ３０４と、ＮＭＯＳトランジスタ３０５と、を含む。
ＰＭＯＳトランジスタは第１導電型トランジスタの一例であり、ＮＭＯＳトランジスタは第２導電型トランジスタの一例である。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各ゲートは、制御端子の一例である。
ＰＭＯＳトランジスタ３０２および３０３、ＮＭＯＳトランジスタ３０４および３０５は、ＰＭＯＳトランジスタ３０２、ＰＭＯＳトランジスタ３０３、ＮＭＯＳトランジスタ３０４、ＮＭＯＳトランジスタ３０５の順番で、電圧端子ＶＤＤ１、ＶＳＳ１間に直列に接続されている。
クロックドインバータ３００が、信号ＬＣＬＫＥを受け付けるクロックドインバータとして用いられた場合には、調整コードＣＯＤＥが、インバータ回路３０１とＰＭＯＳトランジスタ３０３のゲートに入力され、また、信号ＬＣＬＫＥが、ＰＭＯＳトランジスタ３０２のゲートとＮＭＯＳトランジスタ３０５のゲートに入力され、インバータ回路３０１の出力がＮＭＯＳインバータ３０４のゲートに入力される。そして、ＰＭＯＳトランジスタ３０３のドレインとＮＭＯＳトランジスタ３０４のドレインとの接続部分から、信号ＬＣＬＫＥに応じた信号が出力される。
一方、クロックドインバータ３００が、信号ＬＣＬＫＯを受け付けるクロックドインバータとして用いられた場合には、調整コードＣＯＤＥＢが、インバータ回路３０１とＰＭＯＳトランジスタ３０３のゲートに入力され、また、信号ＬＣＬＫＯが、ＰＭＯＳトランジスタ３０２のゲートとＮＭＯＳトランジスタ３０５のゲートに入力され、インバータ回路３０１の出力がＮＭＯＳインバータ３０４のゲートに入力される。そして、ＰＭＯＳトランジスタ３０３のドレインとＮＭＯＳトランジスタ３０４のドレインとの接続部分から、信号ＬＣＬＫＯに応じた信号が出力される。
なお、ＰＭＯＳトランジスタ３０２、ＰＭＯＳトランジスタ３０３、ＮＭＯＳトランジスタ３０４、ＮＭＯＳトランジスタ３０５は、それぞれ、第１の第１導電型トランジスタ、第２の第１導電型トランジスタ、第１の第２導電型トランジスタ、第２の第２導電型トランジスタの一例である。
クロックドインバータ３００では、信号ＬＣＬＫＥまたはＬＣＬＫＯを受け付ける２つのトランジスタ（ＰＭＯＳトランジスタ３０２、ＮＭＯＳトランジスタ３０５）が、調整コードＣＯＤＥまたはＣＯＤＥＢを受け付けるトランジスタ（ＰＭＯＳトランジスタ３０３、ＮＭＯＳトランジスタ３０４）のいわゆる外側に接続されている。勿論、内側及び外側を逆にしても良いが、この様に構成することで、信号ＬＣＬＫＥまたはＬＣＬＫＯに応じて動作するトランジスタにとって、調整コードＣＯＤＥまたはＣＯＤＥＢを受け付けるトランジスタは、抵抗として機能し、相対的なジッタの低減が見込まれる。
また、調整コードＣＯＤＥ＝００００でクロックドインバータ２０１ａ〜２０１ｄが全てオフしクロックドインバータ２０２ａ〜２０２ｄが全てオンし、調整コードＣＯＤＥ＝１１１１でクロックドインバータ２０１ａ〜２０１ｄが全てオンしクロックドインバータ２０２ａ〜２０２ｄが全てオフする構成とする場合には、インバータ回路３０１の設置位置を、ＮＭＯＳトランジスタ３０４のゲートの前段からＰＭＯＳトランジスタ３０３のゲートの前段に変更すればよい。
また、微調整部１２内で並列に接続されているクロックドインバータの数は４に限らず適宜変更可能である。
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
１００ 半導体装置
１０１ クロック端子群
１０２ コマンド端子群
１０３ アドレス端子群
１０４ データ入出力端子群
１０５ 電源端子群
１０６ クロック入力回路
１０７ 位相調整回路
１０８ コマンド入力回路
１０９ コマンドデコード回路
１１０ リフレッシュ制御回路
１１１ アドレス入力回路
１１２ アドレスラッチ回路
１１３ モードレジスタ
１１４ メモリセルアレイ
１１５ ロウデコーダ
１１６ カラムデコーダ
１１７ ＦＩＦＯ回路
１１８ 入出力回路
１１９ 内部電源発生回路
ＢＬ ビット線
ＷＬ ワード線
ＭＣ メモリセル
１ 遅延調整回路
２ レプリカ回路
３ 位相比較回路
４ 更新タイミング発生回路
５ カウンタ回路
１１ 粗調整部
１１ａ ディレイライン
１１ａ１ 遅延段
１１ｂ 選択回路
１２ 微調整部
１２ａ、１２ｂ インバータ回路
２０１ａ〜２０１ｄ、２０２ａ〜２０２ｄ、３００ クロックドインバータ
２０３ インバータ回路
２０４ 合成部
３００ クロックドインバータ
３０１ インバータ回路
３０２、３０３ ＰＭＯＳトランジスタ
３０４、３０５ ＮＭＯＳトランジスタ

Claims (6)

  1. 出力端子と、
    第１の入力ノードに第１のクロック信号を受け、第２の入力ノードに複数の制御信号のうち各々に対応する制御信号を受け、出力ノードが前記出力端子と接続される複数の第１のクロックドインバータ回路と、
    第１の入力ノードに第２のクロック信号を受け、第２の入力ノードに複数の制御信号を其々反転した複数の反転制御信号のうち各々に対応する反転制御信号を受け、出力ノードが前記出力端子と接続される複数の第２のクロックドインバータ回路と、
    入力ノードに前記第１のクロック信号を受け、出力ノードが前記出力端子と接続され、前記制御信号に関わらず前記第１のクロック信号によって制御される第１のインバータ回路と、
    入力ノードに前記第２のクロック信号を受け、出力ノードが前記出力端子と接続され、前記制御信号に関わらず前記第２のクロック信号によって制御される第２のインバータ回路と、を備えることを特徴とする半導体装置。
  2. 前記複数の第１のクロックドインバータ回路の動作抵抗は互いに異なることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第２のクロックドインバータ回路の動作抵抗は互いに異なることを特徴とする請求項２に記載の半導体装置。
  4. 前記複数の第１のクロックドインバータ回路は其々第１の動作抵抗及び第２の動作抵抗である前記第１のクロックドインバータ回路を有し、前記複数の第２のクロックドインバータ回路は其々前記第１の動作抵抗及び前記第２の動作抵抗である前記第２のクロックドインバータ回路を有するものであって、前記第１の動作抵抗である前記第２のクロックドインバータ回路は前記第１の動作抵抗である前記第１のクロックドインバータ回路が受ける前記制御信号の反転信号を受け、前記第２の動作抵抗である前記第２のクロックドインバータ回路は前記第２の動作抵抗である前記第１のクロックドインバータ回路が受ける前記制御信号の反転信号を受けることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のインバータ回路の動作抵抗は、前記複数の第１のクロックドインバータ回路のうち動作抵抗が最も大きい第１のクロックドインバータ回路の動作抵抗以上であり、前記第２のインバータ回路の動作抵抗は、前記複数の第２のクロックドインバータ回路のうち動作抵抗が最も大きい第２のクロックドインバータ回路の動作抵抗以上であることを特徴とする請求項４に記載の半導体装置。
  6. 入出力が互いに縦列接続される複数の遅延素子を含み、前記第１及び第２のクロック信号を出力する遅延回路を更に備え、前記第１及び第２のクロック信号の時間差は前記遅延素子の１つ分の遅延時間に等しいことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
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