JP2013222997A

JP2013222997A - 半導体装置

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Publication number: JP2013222997A
Application number: JP2012091565A
Authority: JP
Inventors: Tomoyuki Shibata; 友之柴田
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2013-10-28

Abstract

【課題】位相の異なるクロック間で信号の乗り換え動作を行う際のラッチマージンを確保する。
【解決手段】半導体装置は、第１及び第２のラッチ回路が縦続接続された同期化部を含む。また、上記半導体装置は、出力部で生ずる遅延を補正するように、位相の進んだ第２の内部クロック信号を生成する第２の内部クロック信号生成回路と、上記出力部と実質的に同一の遅延を生ずるレプリカ回路を含む。さらに、上記半導体装置はタイミング信号生成部を含む。上記タイミング信号生成部は、第２の内部クロック信号を設定した分周数で分周し、第２のラッチ回路に供給する出力タイミング信号とする。また、第２の内部クロック信号に対し、レプリカ回路と分周数の分周とを含む処理を行うことにより、第１のラッチ回路に供給するする入力タイミング信号を生成する。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、本発明は、位相の異なるクロック間で信号の乗り換え動作を行う際のタイミングを制御する半導体装置に関する。

ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路（以下、「位相同期回路」ともいう）を有するＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲＡＭ）では、外部クロック信号ＣＫに対し遅延した（位相の遅れた）内部クロック信号ＰＣＬＫと、ＤＬＬ回路により生成され外部クロック信号ＣＫに対しフライングした（位相の進んだ）内部クロック信号ＬＣＬＫとの２つの内部クロック信号を用いて制御が行われる。

例えば、Ｒｅａｄ時やＯＤＴ（ＯｎＤｉｅＴｅｒｍｉｎａｔｉｏｎ）動作時に外部から入力される制御信号は、遅延した内部クロック信号ＰＣＬＫに同期してＳＤＲＡＭ内に取り込まれ、ＳＤＲＡＭ内部では、フライングした内部クロック信号ＬＣＬＫに同期して出力や終端動作の制御を行う。このようにＳＤＲＡＭでは、所定の信号に対して内部クロック信号ＰＣＬＫから内部クロック信号ＬＣＬＫに乗り換え動作（同期化）を行う必要がある。

ここで、上述した乗り換え動作時のマージン（ラッチマージン等）を確保するために、内部クロック信号ＬＣＬＫを段階的に遅らせ、遅らせたクロックによって、複数の縦続接続されたフリップフロップ回路に順次、入力データを転送し、これによって上記乗り換え動作（同期化）を行う同期化制御回路が知られている。しかしながら、外部クロック信号ＣＫの周波数が高くなると、１段当たりの遅延可能な時間が短くなり、所望の時間の遅延を行うためには、より多くの段数が必要となる。その結果、非常に多くのフリップフロップ回路及び遅延回路を備えなくてはならないという問題があった。

そこで、特許文献１には、変更可能な所定の分周数で、内部クロック信号ＬＣＬＫを分周する可変分周回路を備えることにより、遅延回路に多くの遅延素子を用いなくても同期化マージンを大きくとることが可能な同期化制御回路が開示されている。

図１５のレイテンシカウンタ３は、特許文献１に開示された同期化制御回路を示している。図１５に示すように、この同期化制御回路では、内部クロック信号ＰＣＬＫに同期した内部リードコマンドＲＰを、内部クロックＬＣＬＫに基づく入力タイミング信号ＲＳＥＬＩ（特許文献１では、「遅延分周クロック」という）、出力タイミング信号ＲＳＥＬＯ（特許文献１では、「分周クロック」という）とを用いて、内部クロック信号ＬＣＬＫに同期した内部リードコマンドＲＬとして出力することが開示されている。

特開２０１０−５６８８８号公報

以下に、本発明による分析を与える。

しかしながら、上記した特許文献１に開示されている半導体装置では、内部リードコマンドを内部クロック信号ＰＣＬＫから内部クロック信号ＬＣＬＫに乗り換え動作をする際、電源電圧ＶＤＤが変化すると、ラッチマージンが減少してしまうという問題がある。以下に、図１６を参照して、その現象について簡単に説明する。

図１６（ａ）は、図１５の半導体装置７において、電源電圧ＶＤＤが通常状態の場合の波形図である。図１６（ａ）に示すように、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジで内部リードコマンドＲＰをラッチする際に、内部リードコマンドＲＰがＨｉｇｈレベルとなるパルスの中央をラッチするように設定しておく。このとき、図１６（ａ）に示すように、最大のラッチマージンαが得られる。

図１６（ｂ）は、図１５の半導体装置７において、電源電圧ＶＤＤが低い側に変動した場合の波形図である。図１６（ｂ）に示すように、内部クロック信号ＰＣＬＫの位相がΔＤ１だけ遅れ、内部クロック信号ＬＣＬＫの位相がΔＤ２だけ進み、遅延素子３５（図１５）の位相がΔＤ３だけ遅れが生じている。ここで、内部クロック信号ＬＣＬＫの位相が進む理由は、ＤＬＬ回路１４の第１のフィードバック回路２２の位相が遅れるため、位相同期を取るためにＤＬＬ回路１４内の遅延調整部２０で位相を進める必要があるためである。上記したΔＤ１、ΔＤ２、及びΔＤ３の要因により、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジで内部リードコマンドＲＰをラッチする際のラッチマージンは図中のβになり、減少してしまう（β＜α）ことが分かる（より詳細な説明に関しては、後述する）。

一方、電源電圧ＶＤＤが高い側に変動した場合においても、図１６（ｄ）を参照すると、ラッチマージンは図中のβになり、減少してしまう（β＜α）ことが分かる。

以上のように、特許文献１に開示されている半導体装置では、内部リードコマンドＲＰを入力タイミング信号ＲＳＥＬＩでラッチする際、電源電圧ＶＤＤが変化すると、ラッチマージンが減少してしまうという問題がある。ラッチマージンが減少すると、内部クロック信号ＰＣＬＫに同期した内部リードコマンドＲＰから、内部クロック信号ＬＣＬＫに同期した内部リードコマンドＲＬを生成する、クロックの乗り換えが安定動作しなくなる虞がある。

ここで、上記した電源電圧の変動によりラッチマージンが減少する問題はこれまでに公知でなく、本発明者が見出したものである。

本発明の第１の視点による半導体装置は、以下の構成要素を含む。即ち、第１の内部クロック信号に同期した第１の内部コマンドを入力する第１のラッチ回路と、前記第１のラッチ回路と縦続接続され、前記第１のラッチ回路でラッチされた前記第１の内部コマンドを入力し、第２の内部クロック信号に同期した第２の内部コマンドとして出力する第２のラッチ回路と、を有する同期化部を含む。また、外部にデータを出力する出力部で生ずる遅延を補正するように、位相の進んだ前記第２の内部クロック信号を生成する、第２の内部クロック信号生成回路を含む。また、前記出力部と実質的に同一の遅延を生ずるレプリカ回路を含む。さらに、設定した分周数で前記第２の内部クロック信号を分周することにより、前記第２のラッチ回路に供給する出力タイミング信号を生成し、前記第２の内部クロック信号に対し、前記レプリカ回路と前記分周数の分周とを含む処理を行うことにより、前記第１のラッチ回路に供給する入力タイミング信号を生成する、タイミング信号生成部を含む。

本発明の半導体装置によれば、電源電圧が変動しても、第１のラッチ回路で第１の内部コマンドをラッチする際のラッチマージンを確保することが可能になる。

本発明の一実施形態を示すブロック図である。本発明の一実施形態の動作を示す波形図である。図１の第１の可変分周回路の動作を示す波形図である。本発明の第１の実施形態に係る半導体装置の全体構成を示すブロック図である。本発明の第１の実施形態に係る半導体装置におけるレイテンシカウンタを示すブロック図である。本発明の第１の実施形態に係る半導体装置における位相同期回路（ＤＬＬ回路）を示すブロック図である。本発明の第１の実施形態に係る半導体装置におけるレイテンシデコーダの設定を示す図である。本発明の第１の実施形態に係る半導体装置における第３の可変分周回路を示す回路図である。本発明の第１の実施形態に係る半導体装置における第４の可変分周回路を示す回路図である。本発明の第１の実施形態に係る半導体装置における第３の可変分周回路の動作を示す波形図である。本発明の第１の実施形態に係る半導体装置の動作を示す波形図である。本発明の第１の実施形態に係る半導体装置の動作を示す波形図である。本発明の別の一実施形態を説明するための図である。本発明の第２の実施形態に係る半導体装置におけるレイテンシカウンタを示すブロック図である。従来技術の半導体装置を示すブロック図である。従来技術の半導体装置の動作を示す波形図である。

まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態における半導体装置は、図１に示すように、以下の構成要素を含む。即ち、第１の内部クロック信号ＰＣＬＫに同期した第１の内部コマンドＲＰを入力する第１のラッチ回路２６と、第１のラッチ回路２６と縦続接続され、第１のラッチ回路２６でラッチされた第１の内部コマンドＲＰを入力し、第２の内部クロック信号ＬＣＬＫに同期した第２の内部コマンドＲＬとして出力する第２のラッチ回路２８と、を有する同期化部を含む。また、外部にデータを出力する出力部（図４の７６）で生ずる遅延を補正するように、位相の進んだ第２の内部クロック信号ＬＣＬＫを生成する、第２の内部クロック信号生成回路（例えば、図１の位相同期回路１４等）を含む。また、出力部（図４の７６）と実質的に同一の遅延を生ずるレプリカ回路（例えば、図１の第１のフィードバック回路２２等）を含む。さらに、設定した分周数で第２の内部クロック信号ＬＣＬＫを分周することにより、第２のラッチ回路２８に供給する出力タイミング信号ＲＳＥＬＯを生成し、第２の内部クロック信号ＬＣＬＫに対し、上記レプリカ回路と上記分周数の分周とを含む処理を行うことにより、第１のラッチ回路２６に供給する入力タイミング信号ＲＳＥＬＩを生成する、タイミング信号生成部３６を含む。

半導体装置の動作電圧ＶＤＤが低い状態に変動した場合に、出力部（図４の７６）の遅延量が増加する。その際、第２の内部クロック信号生成回路において、出力部の遅延量の増加を補正するように、第２の内部クロック信号ＬＣＬＫの位相が通常時よりも進む方向に変動する。そこで、入力タイミング信号ＲＳＥＬＩを生成する際に、第２の内部クロック信号ＬＣＬＫに対して、出力部と実質的に同一の遅延を生ずるレプリカ回路を通すようにすることで、第２の内部クロック信号ＬＣＬＫの位相の進んだ分を、上記レプリカ回路の位相の遅れにより抑制することができる。従って、動作電圧ＶＤＤが低い状態に変動した場合に、第１のラッチ回路２６において、第１の内部コマンドＲＰをラッチする際のラッチマージンを確保することが可能になる。

また、動作電圧ＶＤＤが高い状態に変動した場合に、出力部（図４の７６）の遅延量が減少する。その際、第２の内部クロック信号生成回路において、出力部の遅延量の減少を補正するように、第２の内部クロック信号ＬＣＬＫの位相が通常時よりも遅れる方向に変動する。そこで、入力タイミング信号ＲＳＥＬＩを生成する際に、第２の内部クロック信号ＬＣＬＫに対して、上記レプリカ回路を通すようにすることで、第２の内部クロック信号ＬＣＬＫの位相の遅れた分を、上記レプリカ回路の位相の進みにより抑制することができる。従って、動作電圧ＶＤＤが高い状態に変動した場合にも、第１のラッチ回路２６において、第１の内部コマンドＲＰをラッチする際のラッチマージンを確保することが可能になる。（詳細は図２を参照しながら、後述することとする）。

上記第２の内部クロック信号生成回路は、図１に示すように、第２の内部クロック信号ＬＣＬＫからフィードバッククロック信号ＬＣＬＫＦを生成する第１のフィードバック回路２２を有し、外部クロック信号ＣＫとフィードバッククロック信号ＬＣＬＫＦに基づいて位相制御を行うことにより第２の内部クロック信号ＬＣＬＫを生成する位相同期回路１４であり、上記レプリカ回路は、第１のフィードバック回路２２で構成されることが好ましい。

また、上記タイミング信号生成部３６は、図１に示すように、遅延素子３４を備え、入力タイミング信号ＲＳＥＬＩを生成する処理が、遅延素子３４による遅延をさらに含むことが好ましい。

また、上記タイミング信号生成部３６は、図１に示すように、出力タイミング信号ＲＳＥＬＯの生成の際に分周を行う第１の可変分周回路３０と、入力タイミング信号ＲＳＥＬＩの生成の際に分周を行う第２の可変分周回路３２と、を備えることが好ましい。また、第２の内部クロック信号ＬＣＬＫに対する第１の可変分周回路３０の出力を出力タイミング信号ＲＳＥＬＯとし、フィードバッククロック信号ＬＣＬＫＦに対して、第２の可変分周回路３２による分周と遅延素子３４による遅延とを含む処理を行うことにより、入力タイミング信号ＲＳＥＬＩを生成するようにすることが好ましい。

本発明の別の一実施形態における半導体装置は、図１の一実施形態の半導体装置と同様に、上記第２の内部クロック信号生成回路は、第２の内部クロック信号ＬＣＬＫからフィードバッククロック信号ＬＣＬＫＦを生成する第１のフィードバック回路２２を有し、外部クロック信号ＣＫとフィードバッククロック信号ＬＣＬＫＦに基づいて位相制御を行うことにより第２の内部クロック信号ＬＣＬＫを生成する位相同期回路１４であり、また、図１３に示すように、上記レプリカ回路は、位相同期回路１４の外部に設けられ、第１のフィードバック回路２２と実質的に同一である第２のフィードバック回路２４で構成されるようにしてもよい。

また、上記タイミング信号生成部３８は、図１３に示すように、遅延素子３４を備え、入力タイミング信号ＲＳＥＬＩを生成する処理が、遅延素子３４による遅延をさらに含むようにしてもよい。

また、上記タイミング信号生成部３８は、図１３に示すように、入力及び出力タイミング信号（ＲＳＥＬＩ、ＲＳＥＬＯ）の生成の際に分周の処理を共通して行う第１の可変分周回路３０を備え、第１の可変分周回路３０の出力を出力タイミング信号ＲＳＥＬＯとし、第１の可変分周回路３０の出力に対し、第２のフィードバック回路２４と、遅延素子３４による遅延処理とを含む処理を行うことにより、入力タイミング信号ＲＳＥＬＩを生成するようにしてもよい。

本発明のさらに別の一実施形態における半導体装置は、図４、図５に示すように、同一構成の上記同期化部（９７ａ〜ｄ）が、少なくとも最大分周数だけ並列接続される。また、タイミング信号生成部９８は、設定した分周数の同期化部に対する各々の出力タイミング信号（ＲＳＥＬＯ＜３：０＞のうち、設定した分周数の信号）を、第２の内部クロック信号ＬＣＬＫの１クロックごとに順次活性化し、第２の内部クロック信号ＬＣＬＫに対し、上記レプリカ回路と、入力する１クロックごとに上記分周数の出力を順次活性化する分周とを含む処理を行うことにより、上記分周数の同期化部に対する各々の前記入力タイミング信号（ＲＳＥＬＩ＜３：０＞のうち、設定した分周数の信号）を生成する。

上記半導体装置において、図４、図５に示すように、上記第２の内部クロック信号生成回路は、第２の内部クロック信号ＬＣＬＫからフィードバッククロック信号ＬＣＬＫＦを生成する第１のフィードバック回路（図６の２２）を有し、外部クロック信号ＣＫとフィードバッククロック信号ＬＣＬＫＦに基づいて位相制御を行うことにより第２の内部クロック信号ＬＣＬＫを生成する位相同期回路１４であり、上記レプリカ回路は、第１のフィードバック回路２２で構成される。また、上記タイミング信号生成部９８は、遅延素子１０６ａ〜ｄと、第３の可変分周回路１０２と、第４の可変分周回路１０４と、を備えることが好ましい。ここで、第３の可変分周回路１０２は、少なくとも最大分周数の出力線（ＲＳＥＬＯ＜３：０＞）を有し、設定した分周数の出力線を、第２の内部クロックＬＣＬＫ信号の１クロックごとに順次活性化する回路である。また、第４の可変分周回路１０４は、少なくとも最大分周数の出力線（ＲＳＥＬＤＩ＜３：０＞）を有し、設定した分周数の出力線を、入力する１クロックごとに順次活性化する回路である。さらに、タイミング信号生成部９８は、第３の可変分周回路１０２により、分周数の同期化部（９７ａ〜ｄのうち、設定した分周数の同期化部）に対する各々の出力タイミング信号（ＲＳＥＬＯ＜３：０＞のうち、設定した分周数の信号）を順次活性化する。また、第１のフィードバック回路２２が出力するフィードバッククロック信号ＬＣＬＫＦに対し、第４の可変分周回路１０４による分周と、遅延素子１０６ａ〜ｄによる遅延とを含む処理を行うにより、分周数の同期化部に対する各々の入力タイミング信号（ＲＳＥＬＩ＜３：０＞のうち、設定した分周数の信号）を生成することが好ましい。

本発明のさらに別の一実施形態における半導体装置は、上記した図４、図５に示す半導体装置と同様に、上記第２の内部クロック信号生成回路が、第２の内部クロック信号ＬＣＬＫからフィードバッククロック信号ＬＣＬＫＦを生成する第１のフィードバック回路（図６の２２）を有し、外部クロック信号ＣＫとフィードバッククロック信号ＬＣＬＫＦに基づいて位相制御を行うことにより第２の内部クロック信号ＬＣＬＫを生成する位相同期回路１４である。また、図４、図１４に示すように、上記レプリカ回路は、位相同期回路１４の外部に設けられ、第１のフィードバック回路２２と実質的に同一である第２のフィードバック回路１０８ａ〜ｄで構成される。また、タイミング信号生成部１００は、遅延素子１０６ａ〜ｄと、第３の可変分周回路１０２と、を備える。ここで、第３の可変分周回路１０２は、少なくとも最大分周数の出力線（ＲＳＥＬＯ＜３：０＞）を有し、設定した分周数の出力線を、第２の内部クロック信号ＬＣＬＫの１クロックごとに順次活性化する回路である。また、タイミング信号生成部１００は、第３の可変分周回路１０２により、分周数の同期化部（９７ａ〜ｄのうち、設定した分周数の同期化部）に対する各々の出力タイミング信号（ＲＳＥＬＯ＜３：０＞のうち、設定した分周数の信号）を順次活性化する。また、第３の可変分周回路１０２の各々の出力線の信号に対し、第２のフィードバック回路１０８ａ〜ｄと、遅延素子１０６ａ〜ｄによる遅延とを含む処理を行うことにより、分周数の同期化部に対する各々の入力タイミング信号（ＲＳＥＬＩ＜３：０＞のうち、設定した分周数の信号）を生成する。

以上の半導体装置において、上記分周数が、レイテンシ（図４のＣＬ又はＣＷＬ）に応じて設定されることが好ましい。

次に、図１に示す本発明の一実施形態の半導体装置４について、図１５に示す従来技術による半導体装置７と対比しながら、図１の半導体装置４が上述したラッチマージンの確保を実現可能としている動作原理について詳細に説明する。

まず、図１の半導体装置４の構成について説明する。図１に示すように、半導体装置４は、位相同期回路１４とレイテンシカウンタ１とクロック入力回路１０とタイミング発生回路１２とコマンドデコーダ１９とを有している。図１の半導体装置４では、第２の内部クロック信号ＬＣＬＫを生成する第２の内部クロック信号生成回路は、位相同期回路１４で構成される。また、レイテンシカウンタ１は、同期化部１６とタイミング信号生成部３６で構成される。

外部クロック信号ＣＫ、／ＣＫは、クロック入力回路１０に入力され、内部クロックＰｒｅＣＬＫを出力する。ここで、内部クロックＰｒｅＣＬＫは、外部クロック信号ＣＫと同等の位相を有するクロック信号である。位相同期回路１４は、遅延調整部２０と第１のフィードバック回路２２と位相検出回路２５とを有している（位相同期回路１４の詳細については、図６を参照しながら後述する。尚、図１の遅延調整部２０は、図６のディレイライン８６、８８、カウンタ回路８２、９４、信号合成器９０等を含んでいる）。ここで、出力部（図４の７６）と実質的に同一の遅延を生じるレプリカ回路は、第１のフィードバック回路２２により構成される。

位相同期回路１４は、位相検出器２５において内部クロック信号ＰｒｅＣＬＫと第１のフィードバック回路が出力するフィードバッククロック信号ＬＣＬＫの位相が揃うように遅延調整部２０の遅延量を調整する。その結果、位相同期回路１４が出力する第２の内部クロック信号ＬＣＬＫは、内部クロックＰｒｅＣＬＫに対して位相の進んだクロック信号となる。

そして、出力部７６に対して第２の内部クロック信号ＬＣＬＫを供給し動作させることで、出力部７６において所定の遅延が生じ、外部クロックＣＫと同期したタイミングで、データ入出力端子ＤＱからデータが出力可能なように構成されている。

コマンドデコーダ１９は、外部から入力されるコマンド信号Ｃｏｍｍａｎｄをデコードする。例えば、Ｒｅａｄコマンドが入力された場合、コマンドデコーダ１９は、第１の内部クロック信号ＰＣＬＫに同期して、第１の内部コマンド（内部リードコマンド）ＲＰを出力する。同期化部１６は、第１のラッチ回路２６と第２のラッチ回路２８とで構成され、第１のラッチ回路２６と第２のラッチ回路２８は縦続接続される（第１のラッチ回路２６のデータ出力端子Ｑと第２のラッチ回路２８のデータ入力端子Ｄは接続されている）。第１のラッチ回路２６のデータ入力端子Ｄには、コマンドデコーダ１９が出力した第１の内部コマンドＲＰが入力され、第２のラッチ回路２８のデータ出力端子Ｑから第２の内部コマンドＲＬが出力される。

タイミング信号生成部３６は、第１の可変分周回路３０と第２の可変分周回路３２と遅延素子３４とを有する。ここで、第１及び第２の可変分周回路（３０、３２）において設定する分周数は、ＳＤＲＡＭのレイテンシに基づいて設定される（詳細は後述）。第１の可変分周回路３０は、図３に示すように、設定した分周数に応じて、第２の内部クロック信号ＬＣＬＫを分周し、出力タイミング信号ＲＳＥＬＯを出力する。最大分周数が４であるとし、分周数１〜４の出力波形を示している。また、第２の可変分周回路３２も、第１の可変分周回路３０と同様に機能し、フィードバッククロック信号ＬＣＬＫＦを入力し、分周する。図３の波形に示すように、分周数１の場合は入力クロックをそのまま出力し、分周数２の場合は入力クロックを２クロックに１回出力し、分周数３の場合は入力クロックを３クロックに１回出力し、分周数４の場合は入力クロックを４クロックに１回出力する。このように第１及び第２の可変分周回路３０、３２は、分周数Ｎ＿ＤＩＶを設定した場合、入力クロックをＮ＿ＤＩＶクロックに１回出力する。また、可変分周回路の具体的な回路構成は、特許文献１に開示されている（特許文献１の図３を参照）。

タイミング信号生成部３６は、位相同期回路１４から第２の内部クロック信号ＬＣＬＫとフィードバッククロック信号ＬＣＬＫＦを入力し、第１及び第２のラッチ回路（２６、２８）の制御端子（ＥＮ端子）に供給する入力タイミング信号ＲＳＥＬＩ及び出力タイミング信号ＲＳＥＬＯを生成する。

出力タイミング信号ＲＳＥＬＯは、第１の可変分周回路３０により、設定された分周数で第２の内部クロック信号ＬＣＬＫを分周することにより生成する。また、入力タイミング信号ＲＳＥＬＩは、フィードバッククロック信号ＬＣＬＫＦを第２の可変分周回路３２により設定された分周数で分周した後、遅延素子３４で遅延することにより生成する。

図１に示す半導体装置４では、上記した構成により、第１の内部クロック信号ＰＣＬＫに同期した第１の内部コマンドＲＰを、第１のラッチ回路２６で入力タイミング信号ＲＳＥＬＩの立ち下がりエッジのタイミングでラッチした後、ラッチした第１の内部コマンドＲＰを、第２のラッチ回路２８で、出力タイミング信号ＲＳＥＬＯの立ち上がりエッジのタイミングでラッチするとともに、第２の内部コマンドＲＬとして出力している。即ち、内部リードコマンドを、第１の内部クロック信号ＰＣＬＫに同期した信号から第２の内部クロック信号ＬＣＬＫに同期した信号に、クロックの乗り換え動作を行っている。

次に、図１５を参照しながら、従来の半導体装置７の構成について説明する。図１５を図１と比較すると分かるように、両者はタイミング信号生成部の構成のみが異なっている。その他の構成要素は同じであるため、説明を省略する。図１５のタイミング信号生成部３７は、第１の可変分周回路３０と遅延素子３５を備えている（図１の第２の可変分周回路３２は備えていない）。

タイミング信号生成部３７において、出力タイミング信号ＲＳＥＬＯは、図１と同様に、第２の内部クロック信号ＬＣＬＫを第１の可変分周回路３０で分周することにより生成している。一方、入力タイミング信号ＲＳＥＬＩは、出力タイミング信号ＲＳＥＬＯを遅延素子３５で遅延することにより生成している。

次に図１６を参照しながら、図１５に示す従来の半導体装置７の動作について詳細に説明することにより、従来の半導体装置７では、電源電圧ＶＤＤが変動した場合に入力タイミング信号ＲＳＥＬＩで第１の内部コマンドＲＰをラッチする際にラッチマージンが減少する現象を詳細に説明する。図１６（ａ）は、半導体装置７の動作電圧ＶＤＤが通常状態の場合の波形を示している。上から、第２の内部クロック信号ＬＣＬＫ、第１の内部コマンドＲＰ、入力タイミング信号ＲＳＥＬＩである。また、図１６（ｂ）は、ＶＤＤ動作電圧が低い状態に変化した場合の波形を示している。上から、外部クロック信号ＣＫ、コマンド信号Ｃｏｍｍａｎｄ、第１の内部クロック信号ＰＣＬＫ、第２の内部クロック信号ＬＣＬＫ、第１の内部コマンドＲＰ、入力タイミング信号ＲＳＥＬＩである。ここで、ＣＫ、Ｃｏｍｍａｎｄに関しては、共通であるため、図１６（ｂ）のみに示している。また、第１の内部クロック信号ＰＣＬＫは動作電圧ＶＤＤによって変化するが、図１６（ａ）では図示を省略している（ＶＤＤ通常状態のＰＣＬＫの波形は、図１６（ｂ）のＰＣＬＫの波形をΔＤ１マイナス側にシフトしたものになる。）。

図１６の（ａ）、（ｂ）では、時刻ｔ０にコマンドデコーダ１９にＲｅａｄコマンドが入力された場合を想定している。また、設定されている分周数は１である。コマンドデコーダ１９は、第１の内部クロック信号ＰＣＬＫに同期して、第１の内部コマンドＲＰを出力する。このとき、第１の内部コマンドＲＰの立ち上がりエッジは、図１６（ａ）に示すように、時刻ｔ０に対して期間Ｄ１だけ位相が遅れる。

一方、第２の内部クロック信号ＬＣＬＫは、外部クロックＣＫ信号に基づいて位相同期回路１４で生成されるものであり、時刻ｔ０に対して期間Ｄ２だけフライングした（位相の進んだ）クロック信号になる。ここで、Ｄ１及びＤ２の値は、絶対値を示し、遅れ／進みの区別は、図６（ａ）〜（ｄ）に示す矢印の方向で行うこととする。

また、図１６（ａ）に示すように、第１のラッチ回路２６において、第１の内部コマンドＲＰは、入力タイミング信号ＲＳＥＬＩのエッジの立ち下がりでラッチされる。ここで、第１の内部コマンドＲＰが活性化状態（Ｈｉｇｈレベル）となるパルスの中心を、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジのタイミングでラッチするように設定し、十分なラッチマージンαを確保する。

以下に、ラッチマージンαを確保するための条件について、数式を用いて具体的に示す。時刻ｔ０の外部クロック信号ＣＫに対応した第２の内部クロック信号ＬＣＬＫの立ち上がりエッジの時刻を図１６（ａ）に示すように、ｔ０＿Ｌとする。第２の内部クロック信号ＬＣＬＫに対して第１の内部クロック信号ＰＣＬＫは、式（１）に示す期間だけ遅れている。また、第１の内部コマンドＲＰの立ち上がりエッジは、第１の内部クロック信号ＰＣＬＫの立ち上がりエッジと略同じ時点にあるので、時刻ｔ０＿Ｌから第１の内部コマンドＲＰの立ち上がりエッジまでの期間も式（１）で表される。

ＰＣＬＫ−ＬＣＬＫ＝Ｄ１＋Ｄ２式（１）

ここで、ラッチマージンαを確保するには、第１の内部コマンドＲＰの立ち上がりエッジからαだけ遅れた位置をラッチすればよいので、時刻ｔ０＿Ｌを基準とし、式（２）に示す期間ｔＤＥＬＡＹだけ遅れた時点に、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジがくるようにすればよい。

ｔＤＥＬＡＹ＝ＰＣＬＫ−ＬＣＬＫ＋α ＝Ｄ１＋Ｄ２＋α 式（２）

入力タイミング信号ＲＳＥＬＩのタイミングは、図１５から分かるように、遅延素子３５の遅延量によって変化する。従って、タイミング信号生成部３７の遅延素子３５の遅延量を、式（２）の条件を満たすように設定することにより、図１６（ａ）に示すように、ラッチマージンαが確保された状態にすることができる。

次に、動作電圧ＶＤＤが低い状態になった場合の波形について、検討する。図１６（ａ）、（ｃ）中の「Ｄ１（ＶＤＤ依存）」の表記は、一般的な遅延素子の電源電圧依存性と同様の方向に変動する特性であることを示し、一方、「Ｄ２（−ＶＤＤ依存）」の表記は、一般的な遅延素子の電源電圧依存性と逆方向に変動する特性であることを示している。即ち、図１６（ａ）において、電源電圧ＶＤＤが低い状態に変動した場合に、第１の内部コマンドＲＰは位相が遅れる方向に変動するが、第２の内部クロック信号ＬＣＬＫは逆に位相が進む方向に変動することを示している。

以下に、第２の内部クロック信号ＬＣＬＫは、電源電圧ＶＤＤが変動した場合、一般的な遅延素子とは逆方向に位相が変動する理由について説明する。まず、電源電圧ＶＤＤが低い状態に変動すると、第１のフィードバック回路２２の位相が遅れる。この時、位相制御回路（ＤＬＬ回路）１４では第１のフィードバック回路２２が出力するフィードバッククロック信号ＬＣＬＫＦと、内部クロックＰｒｅＣＬＫの位相が等しくなるように位相制御回路１４の遅延調整部２０で第２の内部クロック信号ＬＣＬＫの位相を進めるように調整がなされる。その結果、第２の内部クロック信号ＬＣＬＫの位相が進むことになる。

また、ＳＤＲＡＭ等の半導体記憶装置では、第１のフィードバック回路２２は出力部（図４の７６）を模した回路としている。それにより、出力部７６と第１のフィードバック回路２２は、実質的に同一の位相の遅れが生じる。その結果、電源電圧ＶＤＤが低い状態に変動した場合でも、出力部７６の位相の遅れは、出力部７６に供給される第２の内部クロック信号ＬＣＬＫの位相の進みにより補正されて、データ入出力端子ＤＱ（図４）からデータが出力されるタイミングを、常に外部クロック信号ＣＫに同期させることができるようなっている。

一方、電源電圧ＶＤＤが高い状態に変動した場合には、第１のフィードバック回路２２の位相が進むため、位相制御回路（ＤＬＬ回路）１４が出力する第２の内部クロック信号ＬＣＬＫは、第１のフィードバック回路２２で生ずる位相の進みとは逆に位相が遅れることになる。また、出力部７６と第１のフィードバック回路２２は、実質的に同一の位相の進みが生じる。その結果として、電源電圧ＶＤＤが高い状態に変動した場合にも、出力部７６の位相の進みは、出力部７６に供給される第２の内部クロック信号ＬＣＬＫの位相の遅れにより補正されて、データ入出力端子ＤＱからデータが出力されるタイミングを、常に外部クロック信号ＣＫに同期させることができるようになっている。

次に、電源電圧ＶＤＤが低い状態に変動した場合の動作波形について説明する。電源電圧ＶＤＤが低い状態に変動した場合に、第１の内部コマンドＲＰ、第２の内部クロック信号ＬＣＬＫ、入力タイミング信号ＲＳＥＬＩの変動量である、ΔＤ１、ΔＤ２、ΔＤ３を図１６（ａ）中に、矢印で示している。具体的には、ΔＤ１は、第１の内部クロック信号ＰＣＬＫの位相の遅れによる第１の内部コマンドＲＰの位相の遅れを示し、ΔＤ２は、第２の内部クロック信号ＬＣＬＫの位相の進みを示し、ΔＤ３は、遅延素子３５の位相の遅れによる入力タイミング信号ＲＳＥＬＩの位相の遅れを示している。

図１６（ｂ）に、電源電圧ＶＤＤが低い状態に変動した場合の動作波形を示す。図１６（ｂ）を参照すると、時刻ｔ０でＲｅａｄコマンドを受け取ると、コマンドデコーダ１９は、第１の内部クロックＰＣＬＫに同期した第１の内部コマンドＲＰを出力するが、その第１の内部コマンドＲＰは、図１６（ａ）に比べて、ΔＤ１だけ位相が遅れている。

また、図１６（ｂ）に示すように、第２の内部クロック信号ＬＣＬＫは、図１６（ａ）に比べて、ΔＤ２位相が進んでいる。図１６（ｂ）において時刻ｔ０の外部クロック信号ＣＫに対応した第２の内部クロック信号ＬＣＬＫの立ち上がりエッジの時刻をｔ０＿Ｌ’とする。時刻ｔ０＿Ｌ’から第１の内部コマンドＲＰの立ち上がりエッジまでの期間は、式（３）で表される。

ＰＣＬＫ−ＬＣＬＫ＝Ｄ１＋Ｄ２＋ΔＤ１＋ΔＤ２式（３）

これに対し、時刻ｔ０＿Ｌ’から入力タイミング信号ＲＳＥＬＩの立ち下がりエッジまでの期間は、ＶＤＤが通常状態の場合に比べてΔＤ３位相が遅れるので、式（４）に示すｔＤＥＬＡＹａになる。

ｔＤＥＬＡＹａ＝ｔＤＥＬＡＹ＋ΔＤ３＝Ｄ１＋Ｄ２＋α＋ΔＤ３式（４）

ここで、遅延素子３５の位相の遅れΔＤ３と第１の内部コマンドＲＰの位相の遅れΔＤ１は、同じ電源電圧ＶＤＤで動作させているので、同等の値になる傾向があり、ΔＤ３＝ΔＤ１と仮定した場合には、ｔＤＥＬＡＹａは、式（５）になる。

ｔＤＥＬＡＹａ＝Ｄ１＋Ｄ２＋α＋ΔＤ１式（５）

ここで、ラッチマージンαを確保するためには、前述のように、ｔＤＥＬＡＹａ＝ＰＣＬＫ−ＬＣＬＫ＋αであることが要件となるが、式（３）と式（５）を参照すると、式（５）のｔＤＥＬＡＹａは、上記の条件に対してΔＤ２不足していることが分かる。従って、図１６（ｂ）に示すように、入力タイミング信号ＲＳＥＬＩにより、第１の内部コマンドが活性状態（Ｈｉｇｈレベル）となるパルスの中心に対して早すぎる時点をラッチすることになり、ラッチマージンは、ＶＤＤが通常状態のαに対して、ΔＤ２だけ不足しβとなる（即ち、β＝α−ΔＤ２）。

次に、電源電圧ＶＤＤが高い状態に変動した場合の動作波形について、図１６（ｃ）、（ｄ）を参照しながら、説明する。図１６（ｃ）に、電源電圧ＶＤＤが高い状態に変動した場合の第１の内部コマンドＲＰ、第２の内部クロック信号ＬＣＬＫ、入力タイミング信号ＲＳＥＬＩの変動量ΔＤ１、ΔＤ２、ΔＤ３を矢印で示している。これらの変動する方向は、図１６（ａ）と逆方向になる。

図１６（ｄ）に、電源電圧ＶＤＤが高い状態に変動した場合の動作波形を示す。図１６（ｄ）に示すように、第１の内部コマンドＲＰは、図１６（ｃ）に比べて、ΔＤ１だけ位相が進む。

また、図１６（ｄ）に示すように、第２の内部クロック信号ＬＣＬＫは、図１６（ｃ）に比べて、ΔＤ２だけ位相が遅れている。図１６（ｄ）において時刻ｔ０の外部クロック信号ＣＫに対応した第２の内部クロック信号ＬＣＬＫの立ち上がりエッジの時刻をｔ０＿Ｌ”とする。時刻ｔ０＿Ｌ”から第１の内部コマンドＲＰの立ち上がりエッジまでの期間は、式（６）で示す値になる。
ＰＣＬＫ−ＬＣＬＫ＝Ｄ１＋Ｄ２−ΔＤ１−ΔＤ２式（６）

これに対し、時刻ｔ０＿Ｌ”から入力タイミング信号ＲＳＥＬＩの立ち下がりエッジまでの期間は、ＶＤＤが通常状態の場合に比べてΔＤ３位相が進むので、式（７）に示すｔＤＥＬＡＹｂになる。

ｔＤＥＬＡＹｂ＝ｔＤＥＬＡＹ−ΔＤ３＝Ｄ１＋Ｄ２＋α−ΔＤ３式（７）

ここで、前述のように、ΔＤ１とΔＤ３は、同等の値になる傾向があり、ΔＤ３＝ΔＤ１と仮定した場合には、ｔＤＥＬＡＹｂは、式（８）になる。
ｔＤＥＬＡＹｂ＝Ｄ１＋Ｄ２＋α−ΔＤ１式（８）

ここで、ラッチマージンαを確保するためには、前述のようにｔＤＥＬＡＹｂ＝ＰＣＬＫ−ＬＣＬＫ＋αであることが要件となるが、式（６）と式（８）を参照すると、式（８）のｔＤＥＬＡＹｂは、上記の条件に対してΔＤ２だけ長すぎることが分かる。従って、図１６（ｂ）に示すように、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジにより、第１の内部コマンドＲＰが活性状態（Ｈｉｇｈレベル）となるパルスに対し、パルスの中心から遅れた時点をラッチすることになり、ラッチマージンは、ＶＤＤが通常状態のαに対して、ΔＤ２だけ不足しβとなる（即ち、β＝α−ΔＤ２）。

以上説明したように、図１５に示す従来の半導体装置７では、電源電圧ＶＤＤが変動した場合、ラッチマージンが減少してしまうという問題が発生する。特に、ΔＤ３＝ΔＤ１と仮定した場合には、第２の内部クロック信号ＬＣＬＫの位相が変動分する分（ΔＤ２）だけ、ラッチマージンが減少するという問題がある。

次に、図１に示す本発明の一実施形態の半導体装置の動作について、図２を参照しながら、上記ラッチマージンが減少する問題を解決している動作原理について説明する。図２（ａ）の動作電圧ＶＤＤの通常状態において、図１６（ａ）と同様に、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジによるラッチタイミングが、第１の内部コマンドＲＰが活性化状態（Ｈｉｇｈレベル）となるパルスの中央になるように設定する。そのためには、図１に示す半導体装置では、第２の内部クロック信号ＬＣＬＫに対し、第１のフィードバック回路２２の遅延時間と遅延素子３４による遅延時間の合計により、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジの時点を調整することになる。図１のタイミング生成部３６は、図１５のタイミング信号生成部３７に対して、入力タイミング信号を生成する処理に、第１のフィードバック回路２２を含んでいるので、タイミング信号生成部３６の遅延素子３４（図１）の遅延時間は、タイミング信号生成部３７の遅延素子３５（図１５）の遅延時間よりも短くてよいことになる。

また、図２（ａ）において、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジのタイミングで第１の内部コマンドＲＰをラッチする際に、ラッチマージンαを確保するための条件は、従来技術の場合と同様に、式（２）で表される。

次に、電源電圧ＶＤＤが低い状態に変動した場合について説明する。電源電圧ＶＤＤが低い状態に変動した場合の第１の内部コマンドＲＰ、第２の内部クロック信号ＬＣＬＫ、遅延素子３４の変動量ΔＤ１、ΔＤ２、ΔＤ３については、図１６（ａ）の場合と同様である。図２（ａ）では、電源電圧ＶＤＤが低い状態に変動した場合の変動要因として、新たにΔＤ４が示されている。ΔＤ４は、第１のフィードバック回路２２の遅延量で位相が遅れる分を示している。

次に、図２（ｂ）を参照しながら、電源電圧ＶＤＤが低い状態に変動した場合の動作波形について説明する。ΔＤ１、ΔＤ２、ΔＤ３が関連する波形については、図１６（ｂ）と同じであるため、説明は省略する。図１６（ｂ）の場合と同様に、時刻ｔ０の外部クロック信号ＣＫに対応した第２の内部クロック信号ＬＣＬＫの立ち上がりエッジの時刻をｔ０＿Ｌ’とする。時刻ｔ０＿Ｌ’から入力タイミング信号ＲＳＥＬＩの立ち下がりエッジまでの期間は、ＶＤＤが通常状態の場合に比べてΔＤ３、及びΔＤ４により位相が遅れるので、式（４）に対しさらに、ΔＤ４が加算され、式（９）に示すｔＤＥＬＡＹＲａになる。

ｔＤＥＬＡＹＲａ＝ｔＤＥＬＡＹ＋ΔＤ３＋ΔＤ４
＝Ｄ１＋Ｄ２＋α＋ΔＤ３＋ΔＤ４式（９）

ここで、第１のフィードバック回路２２の遅延量の位相の遅れΔＤ４が、第２の内部クロック信号ＬＣＬＫの位相の進みΔＤ２を引き起こすので、ΔＤ４とΔＤ２は同等になるとし、ΔＤ４＝ΔＤ２を仮定すると、式（９）は、式（１０）のようになる。

ｔＤＥＬＡＹＲａ＝ｔＤＥＬＡＹ＋ΔＤ３＋ΔＤ２式（１０）

さらに、図１６（ｂ）の場合と同様にΔＤ３＝ΔＤ１と仮定すると、式（１０）は、式（１１）となる。

ｔＤＥＬＡＹＲａ＝ｔＤＥＬＡＹ＋ΔＤ１＋ΔＤ２式（１１）

図１６（ｂ）の説明で述べたように、ラッチマージンαを確保するためには、ｔＤＥＬＡＹＲａ＝ＰＣＬＫ−ＬＣＬＫ＋αであることが要件となるが、式（１１）と式（３）を参照すると、式（１１）に示すｔＤＥＬＡＹＲａは、ラッチマージンαを完全に維持する条件を満たしている。このように、図２（ｂ）において、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジが第１の内部コマンドＲＰをラッチする際に、ラッチマージンを確保することができる。

また、ΔＤ３＝ΔＤ１の条件が完全に満たされない場合でも、ラッチマージンの減少はその残差分｜ΔＤ３−ΔＤ１｜に過ぎず、ラッチマージンの減少を充分に抑制することができる。

次に、図２（ｃ）、（ｄ）を参照し、動作電圧ＶＤＤが高くなった場合について説明する。図２（ｃ）に示すΔＤ１〜ΔＤ４の各々の位相の変動は、図２（ａ）に示すΔＤ１〜ΔＤ４の各々の位相の変動と逆方向になる。

次に、図２（ｄ）に、電源電圧ＶＤＤが高い状態に変動した場合の動作波形を示す。図２（ｄ）に示すように、第１の内部コマンドＲＰは、図１６（ｄ）に比べて、ΔＤ１位相が進んでいる。

また、図１６（ｄ）に示すように、第２の内部クロック信号ＬＣＬＫは、図１６（ｃ）に比べて、ΔＤ２位相が遅れている。図１６（ｄ）の場合と同様に、時刻ｔ０の外部クロック信号ＣＫに対応した第２の内部クロック信号ＬＣＬＫの立ち上がりエッジの時刻をｔ０＿Ｌ”とする。時刻ｔ０＿Ｌ”から第１の内部コマンドＲＰの立ち上がりエッジまでの期間は、式（６）で表される。これに対し、時刻ｔ０＿Ｌ”から入力タイミング信号ＲＳＥＬＩの立ち下がりエッジまでの期間は、ＶＤＤが通常状態の場合に比べてΔＤ３、及びΔＤ４だけ位相が進むので、式（１２）に示すｔＤＥＬＡＹＲｂになる。

ｔＤＥＬＡＹＲｂ＝ｔＤＥＬＡＹ−ΔＤ３−ΔＤ４
＝Ｄ１＋Ｄ２＋α−ΔＤ３−ΔＤ４式（１２）

ここで、第１のフィードバック回路２２の遅延量の位相の進みΔＤ４が、第２の内部クロック信号ＬＣＬＫの位相の遅れΔＤ２を引き起こすので、ΔＤ４とΔＤ２は同等になるとし、ΔＤ４＝ΔＤ２を仮定すると、式（１２）は、式（１３）のようになる。

ｔＤＥＬＡＹＲｂ＝ｔＤＥＬＡＹ−ΔＤ３−ΔＤ２式（１３）

さらに図１６（ｄ）の場合と同様にΔＤ３＝ΔＤ１と仮定すると、式（１３）は、式（１４）となる。

ｔＤＥＬＡＹＲｂ＝ｔＤＥＬＡＹ−ΔＤ１−ΔＤ２式（１４）

図１６（ｂ）の説明で述べたように、ラッチマージンαを確保するためには、ｔＤＥＬＡＹＲｂ＝ＰＣＬＫ−ＬＣＬＫ＋αであることが要件となるが、式（１４）と式（６）を参照すると、式（１４）に示すｔＤＥＬＡＹＲｂは、ラッチマージンαを完全に維持する条件を満たしている。このように、図２（ｄ）において、入力タイミング信号ＲＳＥＬＩの立ち下がりエッジが第１の内部コマンドＲＰをラッチする際に、ラッチマージンを確保することができる。

また、ΔＤ３＝ΔＤ１の条件が完全に満たされない場合においても、ラッチマージンの減少は残差分｜ΔＤ３−ΔＤ１｜に過ぎず、ラッチマージンの減少を充分に抑制することができる。

以上説明したように、図１５に示す半導体装置７では、電源電圧ＶＤＤが変動した場合、入力タイミング信号ＲＳＥＬＩに基づいて第１の内部コマンドＲＰをラッチする際にラッチマージンが減少する問題があったが、図１に示す本発明の一実施形態の半導体装置４よれば、電源電圧ＶＤＤが変動した場合においても、上記ラッチマージンを確保することが可能になる。

また、電源電圧ＶＤＤが変動した場合においても、上記ラッチマージンが確保されるので、第１の内部クロック信号ＰＣＬＫに同期した第１の内部コマンドから、第２の内部クロック信号ＬＣＬＫに同期した第２の内部コマンド信号を生成する、クロックの乗り換えを安定して動作させることができる。

以下、本発明の各実施形態について、図面を参照して詳しく説明する。

［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態について、図面を参照しながら説明する。図４は、第１の実施形態に係る半導体装置５の全体構成を示すブロック図である。図４に示す半導体装置５はＳＤＲＡＭであり、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ、ＯＤＴ、アドレス端子ＡＤＤ、電源端子ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、データ入出力端子ＤＱ、キャリブレーション端子ＺＱを備えている。尚、本明細書において信号名の先頭に「／］が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。

クロック入力回路１０には、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥが入力され、クロック入力回路１０は内部クロック信号ＰｒｅＣＬＫを出力する（ここで、内部クロック信号ＰｒｅＣＬＫは外部クロック信号ＣＫと同等の位相を有している）。内部クロック信号ＰｒｅＣＬＫは、タイミング発生回路１２及びＤＬＬ回路（位相同期回路）１４に供給される。

タイミング発生回路１２は、内部クロック信号ＰｒｅＣＬＫに基づいて第１の内部クロック信号ＰＣＬＫを生成し、データ出力系の回路を除く各種内部回路に供給する。また、ＤＬＬ回路１４は内部クロック信号ＰｒｅＣＬＫを入力し、第２の内部クロック信号ＬＣＬＫ及びフィードバッククロック信号ＬＣＬＫＦを生成する。第２の内部クロック信号ＬＣＬＫ及びフィードバッククロック信号ＬＣＬＫＦは、レイテンシカウンタ４１に供給される。また、第２の内部クロック信号ＬＣＬＫは、出力部７６に供給される。

第１の実施形態において、第２の内部クロック信号を生成する第２の内部クロック信号生成回路は、ＤＬＬ回路１４である。ＤＬＬ回路１４は、第２の内部クロック信号ＬＣＬＫの位相を、外部クロック信号ＣＫ、／ＣＫに基づいて制御する。具体的には、出力部７６においてデータ入出力端子ＤＱからリードデータＤＱを出力する際に、リードデータＤＱの位相が外部クロック信号ＣＫ、／ＣＫの位相と一致するように、出力部７６に供給する第２内部クロック信号ＬＣＬＫの位相を制御している。ＤＬＬ回路１４の詳細については後述する。

また、ＤＬＬ回路１４は、モードレジスタ６２にセットされる内容に応じて、使用／不使用が選択される。具体的には、モードレジスタ６２に「ＤＬＬオートモード」がセットされている場合には、ＤＬＬ回路１４は使用状態とされ、第２の内部クロック信号ＬＣＬＫは外部クロック信号ＣＫ、／ＣＫに対して位相制御される。一方、モードレジスタ６２に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路１４は不使用状態とされ、第２の内部クロック信号ＬＣＬＫは位相制御されない。

コマンド端子／ＲＡＳ、／ＣＡＳ、ＷＥ、／ＣＳ、ＯＤＴには、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される。これらのコマンド信号は、コマンド入力回路４４を介して、コマンドデコーダ１９に供給される。コマンドデコーダ１９は、各種内部コマンドＩＣＭＤを生成する。ここで、内部コマンドＩＣＭＤは、第１の内部クロック信号ＰＣＬＫに同期した信号となる。例えば、コマンド信号がリードコマンドＲｅａｄであった場合には、コマンドデコーダ１９は、内部コマンドＩＣＭＤとして、第１の内部コマンドＲＰを出力する。

コマンドデコーダ１９から出力された内部コマンドＩＣＭＤは、ロウ系制御回路５２、カラム系制御回路５０、リード制御回路６６、レイテンシカウンタ４１、モードレジスタ６２等に供給される。各種内部コマンドＩＣＭＤのうち第１の内部コマンドＲＰは、少なくともレイテンシカウンタ４１及びリード制御回路６６に供給される。

レイテンシカウンタ４１は、第１の内部クロック信号ＰＣＬＫに同期した第１の内部コマンドＲＰを入力して遅延させ、第２の内部クロック信号ＬＣＬＫに同期した第２の内部コマンドＲＬを生成する、クロックの乗り換え動作を行う回路である。

レイテンシカウンタ４１での遅延量は、コマンド入力回路４４にリードコマンドＲｅａｄが供給されてから、モードレジスタ６２に予め設定されたレイテンシ（ＣＬ又はＣＷＬ）が経過した後にリードデータＤＱが出力されるように決定される。具体的には、ＣＬ又はＣＷＬに基づいて、レイテンシカウンタ４１内の第３及び第４の可変分周回路（１０２、１０４）の分周数を設定することにより行われる（詳細は後述）。

レイテンシデコーダ６４は、モードレジスタ６２に設定されたレイテンシＣＬ（ＣＡＳレイテンシ）とレイテンシＣＷＬ（ＣＡＳライトレイテンシ）を入力し、入力されたＣＬ又はＣＬＷに基づいて、設定する分周数Ｎ＿ＤＩＶを決定し、第３及び第４の可変分周回路１０２、１０４に対して可変分周数Ｎ＿ＤＩＶに対応するＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴを供給する回路である。

レイテンシＣＬＷに基づいて、分周数を設定する一例を以下に示す。例えば、ＣＬＷ＝５の場合、分周数Ｎ＿ＤＩＶ＝１とし（分周を行わない）、ＣＷＬ＝６の場合、分周数Ｎ＿ＤＩＶ＝２とし、ＣＷＬ＝７の場合、分周数Ｎ＿ＤＩＶ＝３とし、ＣＷＬ＝８の場合、分周数Ｎ＿ＤＩＶ＝４とする。この場合、レイテンシＣＬには依存せずに分周数Ｎ＿ＤＩＶが決まる。また、ＣＬに応じて分周数Ｎ＿ＤＩＶを決めるようにすることも勿論可能である。レイテンシＣＬはレイテンシＣＷＬと直接関係はないが、一般的な特性では素子の速度に依存するので、レイテンシＣＬが小さい値をとる時はレイテンシＣＷＬも小さくなる。

アドレス端子ＡＤＤに供給されるアドレス信号ＡＤＤは、アドレス入力回路４６を介して、アドレスラッチ回路４８に供給される。アドレスラッチ回路４８は、第１の内部クロック信号ＰＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。

アドレス信号ＡＤＤは、メモリセルアレイ５７内のメモリセルを特定する信号である。メモリセルアレイ５７において、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にメモリセルＭＣが配置されている。また、メモリセルアレイ５７に隣接して配置されるセンス回路５８にはビット線ＢＬごとにセンスアンプが設けられており、複数のビット線ＢＬはそれぞれ、センス回路５８内の対応するセンスアンプに接続されている。

アドレス信号ＡＤＤは、ワード線ＷＬを特定するロウアドレスと、ビット線ＢＬを特定するカラムアドレスとを含んでいる。アドレスラッチ回路４８にラッチされたアドレス信号のうち、ロウアドレスはロウ系制御回路５２に供給され、カラムアドレスはカラム制御回路５０に供給される。

ロウ系制御回路５２は、ロウアドレスをロウデコーダ５４に供給する回路である。ロウ系制御回路５２は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路４８からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線であるか否かを判定する。欠陥のあるワード線でないと判定した場合には、そのロウアドレスをそのままロウデコーダ５４に供給する。一方、欠陥のあるワード線であると判定した場合には、そのロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ５４に供給する。

ロウデコーダ５４は、複数のワード線ＷＬのうち、ロウ系制御回路５２から供給されるロウアドレスに対応するワード線ＷＬを選択する回路である。

カラム系制御回路５０は、カラムアドレスをカラムデコーダ５６に供給する回路である。カラム系制御回路５０は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路４８からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線であるか否かを判定する。欠陥のあるビット線でないと判定した場合には、そのカラムアドレスをそのままカラムデコーダ５６に供給する。一方、欠陥のあるビット線であると判定した場合には、そのカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ５６に供給する。

カラムデコーダ５６は、複数のビット線ＢＬのうち、カラム系制御回路５０から供給されるカラムアドレスに対応するビット線ＢＬを選択する回路である。選択されたビット線ＢＬに接続されたセンスアンプは、データアンプ６０に接続される。

キャリブレーション端子ＺＱは、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路７８に接続されている。キャリブレーション回路７８は、データ入出力回路７４内の単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、外気温や電源電圧の変化等により変動する場合がある。そこで、キャリブレーション回路７８は、この変動をキャンセルするためのインピーダンスコードＺＱＣＯＤＥを生成し、データ入出力回路７４に供給する回路である。

キャリブレーション端子ＺＱに接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗となる。キャリブレーション回路７８は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことで、インピーダンスコードＺＱＣＯＤＥを生成する。

データ入出力端子ＤＱは、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７４に接続されている。データ入出力回路７４は、マルチプレクサ７０及びＦＩＦＯ回路６８を介してデータアンプ６０に接続される。リード動作時には、メモリセルアレイ５７からＦＩＦＯ回路６８にプリフェッチされた複数のリードデータＤＱが、マルチプレクサ７０及びデータ入出力回路７４を介して、データ入出力端子ＤＱからバースト出力される。ライト動作時には、データ入出力端子ＤＱにバースト入力された複数のライトデータＤＱが、データ入出力回路７４及びマルチプレクサ７０を介してＦＩＦＯ回路６８にプリフェッチされ、メモリセルアレイ５７に同時に書き込まれる。

リード時のＦＩＦＯ回路６８の動作は、リード制御回路６６によって制御される。リード制御回路６６は、コマンドデコーダ１９から第１の内部コマンドＲＰが供給されると、第１の内部クロック信号ＰＣＬＫに同期したタイミングで、ＦＩＦＯ回路６８にリードデータＤＱの出力を指示する回路である。ＦＩＦＯ回路６８には、レイテンシカウンタ４１によって生成される第２の内部コマンドＲＬも供給される。ＦＩＦＯ回路６８は、リード制御回路６６からリードデータＤＱの出力を指示されると、第２の内部コマンドＲＬに同期したタイミングで、リードデータＤＱの出力を開始する。

マルチプレクサ７０は、クロック分割回路７２から供給される相補の内部クロック信号ＬＣＬＫＯＥＤＴ、ＬＣＬＫＯＥＤＢに同期して動作するように構成される。クロック分割回路７２は、ＤＬＬ回路１４から第２のクロック信号ＬＣＬＫの供給を受け、これに基づいて相補の内部クロック信号ＬＣＬＫＯＥＤＴ、ＬＣＬＫＯＥＤＢを生成する回路である。上記したクロック分割回路７２、マルチプレクサ７０、及びデータ入出力回路７４は出力部７６を構成している。

電源端子ＶＤＤ、ＶＳＳは、それぞれ外部電圧ＶＤＤ及びＶＳＳが供給される端子であり、内部電圧生成回路８０及びデータ入出回路７４に接続されている。内部電圧生成回路８０は、外部電圧ＶＤＤ、ＶＳＳから各種内部電圧を生成する回路である。但し、本発明の第１の実施形態に係る半導体装置５では、半導体装置５の全てのブロックが同一電源電圧ＶＤＤ、ＶＳＳで動作するものとする。尚、電源電圧ＶＤＤを受け取る端子を複数用意し、特定のブロックを異なる電源端子から供給される電源電圧ＶＤＤで動作させる構成としてもよい。例えば、データ入出回路７４やＤＬＬ回路１４を専用の端子から供給される電源電圧で動作させることができる。

例えば、図４の電源端子ＶＤＤＱ、ＶＳＳＱは、それぞれ外部電圧ＶＤＤＱ及びＶＳＳＱが供給される端子であり、それぞれ外部電圧ＶＤＤ、ＶＳＳの各電位と等しい電位を有している。ここで、外部電圧ＶＤＤ、ＶＳＳとは別に外部電圧ＶＤＤ、ＶＳＳを供給することにより、電源配線を通じてノイズが拡散することを防止することができる。

次にＤＬＬ回路１４の構成について詳細に説明する。図６は、ＤＬＬ回路１４の構成を示すブロック図である。図６に示すように、ＤＬＬ回路１４は、ディレイライン８６、８８と、カウンタ回路９４と、カウンタ回路（デューティ補正回路）８２と、分周回路９２と、位相検出回路２５と、第１のフィードバック回路２２と、デューティ検出回路９３と、信号合成器９０とを含んでいる。これらの回路は、全て電源電圧ＶＤＤで動作する。

ＤＬＬ回路１４は、内部クロック信号ＰｒｅＣＬＫを入力し、第２の内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路１４は、生成した第２の内部クロック信号ＬＣＬＫ及びフィードバッククロック信号ＬＣＬＫＦを出力する。

ＤＬＬ回路１４の第１のフィードバック回路２２は、図４の出力部７６を模したレプリカ回路であり、出力部７６のクロック分割回路７２、マルチプレクサ７０、及びデータ入出力回路７４による遅延時間と実質的に同一の遅延時間を生じる回路である。第１のフィードバック回路２２は、第２の内部クロック信号ＬＣＬＫを入力し、フィードバッククロック信号ＬＣＬＫＦを出力する。

ディレイライン８８は、内部クロック信号ＰｒｅＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ１を生成する回路である。ディレイライン８８を用いた遅延量の調整は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ＬＣＬＫＦとの位相差ＰＤに基づいて行われる。位相差ＰＤは、位相検出回路２５によって検出される。

一方、ディレイライン８６は、内部クロック信号ＰｒｅＣＬＫをインバータ回路８４によって反転した／ＰｒｅＣＬＫを遅延することによって、内部クロック信号ＬＣＬＫ２を生成する回路である。ディレイライン８６を用いた遅延量の調整は、相補のフィードバッククロック信号ＬＣＬＫＦ、／ＬＣＬＫＦのデューティＤＣＣに基づいて行われる。デューティＤＣＣは、デューティ検出回路９３によって検出される。デューティ検出回路９３は、相補のフィードバッククロック信号ＬＣＬＫＦ、／ＬＣＬＫＦに基づいて、デューティＤＣＣを検出する。

ディレイライン８８、８６によって生成された内部クロック信号ＬＣＬＫ１、ＬＣＬＫ２は信号合成器９０に供給される。信号合成器９０は、内部クロック信号ＬＣＬＫ１、ＬＣＬＫ２に基づいて、第２の内部クロック信号ＬＣＬＫを生成する。

カウンタ回路９４は、ディレイライン８８の遅延量を調整する回路である。カウンタ回路９４のカウント値は、位相検出器２５から出力される位相差ＰＤに基づき、分周回路９２から供給されるサンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、位相差ＰＤが位相の進みすぎを示している場合、カウンタ回路９４は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をカウントアップする。これを受け、ディレイライン８８は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを遅らせる。逆に、位相差ＰＤが位相の遅れを示している場合、カウンタ回路９４は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をカウントダウンする。これを受け、ディレイライン８８は内部クロック信号ＬＣＬＫ１の立ち上がりエッジを早める。以上のようにして、カウンタ回路９４及びディレイライン８８は、位相差ＰＤに基づく内部クロック信号ＬＣＬＫ１の立ち上がりエッジの位置調整を行う。

分周回路９２は、内部クロック信号ＰｒｅＣＬＫを分周することにより、サンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫはカウンタ回路８２、９４に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路９２を用いる理由は、カウンタ回路８２、９４の更新及びディレイライン８６、８８の遅延量変更にはある一定の時間が必要であり、内部クロック信号ＰｒｅＣＬＫの毎周期ごとにカウンタ回路８２、９４の更新及びディレイライン８６、８８の遅延量変更を行うことは困難だからである。また、カウンタ回路８２、９４の更新及びディレイライン８６、８８の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。

カウンタ回路（デューティ補正回路）８２は、ディレイライン８６の遅延量を調整する回路である。カウンタ回路（デューティ補正回路）８２のカウント値は、デューティ検出回路９３から供給されるデューティＤＣＣに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、デューティＤＣＣが５０％未満である場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をカウントアップする。これを受けディレイライン８６は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを遅らせる。逆に、デューティＤＣＣが５０％超である場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をカウントダウンする。これを受け、ディレイライン８６は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを早める。以上のようにして、カウンタ回路（デューティ補正回路）８２及びディレイライン８６は、デューティＤＣＣに基づく内部クロック信号ＬＣＬＫ２の立ち上がりエッジの位置調整を行う。

次に、レイテンシカウンタ４１の構成について詳細に説明する。図５は、レイテンシカウンタ４１の構成を示すブロック図である。図５を、図１（本発明の一実施形態を示す図）のレイテンシカウンタ１と比較すると分かるように、図５に示すレイテンシカウンタ４１は、複数の同期化部により構成され、それらが並列接続されている点が異なっている。図５において、レイテンシカウンタ４１は、同一構成の複数の同期化部９７ａ〜ｄと、タイミング信号生成部９８を備えている。ここで、上記同期化部は、少なくとも最大分周数だけ設けられる。図５は最大分周４に対応可能なレイテンシカウンタであり、４つの同期化部が設けられている。

各々の同期化部（９７ａ〜ｄ）は、図１の同期化部１６と同じ構成を有している。具体的には、同期化部９７ａは第１のラッチ回路９５ａと第２のラッチ回路９６ａの縦続接続で構成され、同期化部９７ｂは第１のラッチ回路９５ｂと第２のラッチ回路９６ｂの縦続接続で構成され、同期化部９７ｃは第１のラッチ回路９５ｃと第２のラッチ回路９６ｃの縦続接続で構成され、同期化部９７ｄは第１のラッチ回路９５ｄと第２のラッチ回路９６ｄの縦続接続で構成される。

複数の同期化部の第１のラッチ回路（９５ａ〜ｄ）の各データ入力端子Ｄは、互いに接続され、第１の内部コマンドＲＰが入力される。また、複数の同期化部の第２のラッチ回路（９６ａ〜ｄ）の各データ出力端子Ｑは互いに接続され、第２の内部コマンドＲＬが出力される。

タイミング信号生成部９８は、第３及び第４の可変分周回路（１０２、１０４）と、最大分周数（図５では、４個）の遅延素子１０６ａ〜ｄを備えている。第３の可変分周回路１０２には、ＤＬＬ回路１４から第２の内部クロック信号ＬＣＬＫが供給される。また、第３の可変分周回路１０２の４つの出力線は、各々の第２のラッチ回路９６ａ〜ｄの制御端子（ＥＮ端子）に接続され、各々の制御端子に出力タイミング信号ＲＳＥＬＯ＜３：０＞が供給される。

また、第４の可変分周回路１０４には、ＤＬＬ回路１４からフィードバッククロック信号ＬＣＬＫＦが供給される。第４の可変分周回路１０４の４つの出力線は、それぞれ遅延素子１０６ａ〜ｄを介して、第１のラッチ回路９５ａ〜ｄの制御端子（ＥＮ端子）と接続され、各々の制御端子に入力タイミング信号ＲＳＥＬＩ＜３：０＞が供給される。以上のように、タイミング信号生成部９８は、各同期化部（９７ａ〜ｄ）に、それぞれ入力タイミング信号ＲＳＥＬＩ＜３：０＞及び出力タイミング信号ＲＳＥＬＯ＜３：０＞を供給することによって、第１及び第２のラッチ回路（９５ａ〜ｄ、９６ａ〜ｄ）のラッチのタイミングを制御している。

次に、第３及び第４の可変分周回路１０２、１０４の詳細について説明する。図８は、第３の可変分周回路１０２の構成を示す回路図である。第３の可変分周回路１０２は、第２の内部クロック信号ＬＣＬＫを入力し、出力タイミング信号ＲＳＥＬＯ＜３：０＞を出力する回路である。図８において、３つのフリップフロップ回路２１０ａ〜ｃは縦続接続されている。また、フリップフロップ回路２１０ａ〜ｃのクロック入力端子には、それぞれ第２の内部クロック信号ＬＣＬＫが反転して入力される。また、フリップフロップ回路２１０ａ〜ｃのリセット入力端子Ｒには、それぞれレイテンシデコーダ６４からＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴが供給される。また、フリップフロップ回路２１０ａ〜ｃの各出力端子Ｑは、ＮＯＲ回路２１４に入力される。また、ＮＯＲ回路２１４の出力端子は、ＡＮＤ回路２１２ａの一方の入力端子と接続される。また、フリップフロップ回路２１０ａ〜ｃの出力端子Ｑは、それぞれＡＮＤ回路２１２ｂ〜ｄの一方の入力端子と接続される。また、ＡＮＤ回路２１８の一方の入力端子には、第２の内部クロック信号ＬＣＬＫが入力され、ＡＮＤ回路２１８の他方の入力端子には、第２の内部クロック信号ＬＣＬＫが遅延素子２１６を介して反転して入力される。また、ＡＮＤ回路２１８の出力は、ＡＮＤ回路２１２ａ〜ｄの他方の入力端子と、それぞれ接続される。そして、ＡＮＤ回路２１２ａ〜ｄの出力が、それぞれ出力タイミング信号ＲＳＥＬＯ＜３：０＞として出力される。

図９は、第４の可変分周回路１０４の構成を示す回路図である。第４の可変分周回路１０４は、フィードバッククロック信号ＬＣＬＫＦを入力し、ＲＳＥＬＤＩ＜３：０＞（図５、図９）を出力する回路である。第４の可変分周回路１０４の構成は、第３の可変分周回路と同じであるため、説明は省略する。

図７は、レイテンシデコーダ６４において、レイテンシＣＬ又はＣＬＷに基づいて、第３及び第４の可変分周回路１０２、１０４に設定する分周数Ｎ＿ＤＩＶが決定された後、分周数Ｎ＿ＤＩＶから第３及び第４の可変分周回路１０２、１０４に設定するＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴを得る変換テーブルを示している。図７は、最大分周数ＭＡＸ＿ＤＩＶが４の場合に、１〜４の分周数Ｎ＿ＤＩＶとそれに対応したＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴの論理レベルを示している。レイテンシデコーダ６４は図７に示す表に基づいて、設定された分周数Ｎ＿ＤＩＶからＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴを出力する。

図１０は、第３の可変分周回路１０２の動作を示す波形図である。図１０には、第３の可変分周回路１０２に入力する第２の内部クロック信号ＬＣＬＫと、分周数１〜４の各々の出力タイミング信号ＲＳＥＬＯ＜３：０＞の波形を示している。設定された各分周数において、出力タイミング信号ＲＳＥＬＯ＜３：０＞の出力線のうち、設定した分周数の出力線が入力する１クロックごとに順次活性化される。具体的には、分周数１が設定された場合には、１つの出力線ＲＳＥＬＯ＜０＞のみが、入力される第２の内部クロック信号ＬＣＬＫをそのまま出力する。それ以外のＲＳＥＬＯ<３:１>は、Ｌｏｗレベルである。また、分周数２が設定された場合には、２つの出力線ＲＳＥＬＯ＜１：０＞が、入力する１クロックごとに順次活性化される。それ以外のＲＳＥＬＯ＜３：２＞は、Ｌｏｗレベルである。また、分周数３が設定された場合には、３つの出力線ＲＳＥＬＯ＜２：０＞が、入力する１クロックごとに順次活性化される。それ以外のＲＳＥＬＯ＜３＞は、Ｌｏｗレベルである。また、分周数４が設定された場合には（最大分周数ＭＡＸ＿ＤＩＶの場合）、４つの出力線ＲＳＥＬＯ＜３：０＞が、全て、入力する１クロックごとに順次活性化される。

また、第４の可変分周回路１０４の場合には、第３の可変分周回路１０２の動作を示した図１０において、入力する信号をフィードバッククロック信号ＬＣＬＫＦに置き換えただけである。従って、ＲＳＥＬＩＤ＜３：０＞は、第２の内部クロック信号ＬＣＬＫに対してフィードバッククロック信号ＬＣＬＫＦが遅延している分だけ、ＲＳＥＬＯ＜３：０＞を遅らせたタイミングで出力される。

（第１の実施形態の動作）
次に、第１の実施形態の動作について、図１１及び図１２を参照しながら詳細に説明する。図１１は、図４に示す第１の実施形態に係る半導体装置５の動作を示す波形図であり、図１１（ａ）は、電源電圧ＶＤＤが通常状態の場合の波形図を示している。上から、第２の内部クロック信号ＬＣＬＫ、第１の内部コマンドＲＰ、入力タイミング信号ＲＳＥＬＩ＜ｉ＞（ｉ＝０〜３）である。また、図１１（ｂ）は、電源電圧が低い状態に変動した場合の波形図を示している。上から、外部クロック信号ＣＫ、コマンド信号Ｃｏｍｍａｎｄ、第１の内部クロック信号ＰＣＬＫ、第２の内部クロック信号ＬＣＬＫ、第１の内部コマンドＲＰ、入力タイミング信号ＲＳＥＬＩ＜ｉ＞（ｉ＝０〜３）、出力タイミング信号ＲＳＥＬＯ＜ｉ＞（ｉ＝０〜３）、第２の内部コマンドＲＬである。ここで、ＣＫ、Ｃｏｍｍａｎｄに関しては共通なので、図１１（ｂ）のほうのみに示している。また、第１の内部クロック信号ＰＣＬＫについては動作電圧ＶＤＤによって変化するが、図１１（ａ）では図示を省略している（ＶＤＤ通常状態のＰＣＬＫの波形は、図１１（ｂ）のＰＣＬＫの波形をΔＤ１だけマイナス側にシフトしたものになる）。

図１１（ａ）、（ｂ）では、時刻ｔ０、ｔ２において連続して、コマンドデコーダ１９にＲｅａｄコマンド（Ｒｅａｄ０、Ｒｅａｄ１）が入力される場合を想定している。また、モードレジスタ６２にはレイテンシＣＬ＝４が設定され、レイテンシデコーダ６４において、レイテンシＣＬ＝４を実現する分周数４（即ち、最大分周数になる）が設定される。また、レイテンシデコーダ６４は、図７に示す変換表を参照し、分周数が４であることから、ＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴを、いずれもＬｏｗレベルに設定し、第３及び第４の可変分周回路１０２、１０４に供給する。そして、第３及び第４の可変分周回路１０２、１０４のＤＩＶ１ＲＳＴ、ＤＩＶ１２ＲＳＴ、ＤＩＶ１２３ＲＳＴは、全てＬｏｗレベルに設定される。その結果、第３の可変分周回路１０２は、図１０の分周数４に示すように、入力される１クロックごとにＲＳＥＬＯ＜３：０＞を順次活性化した波形を出力する。第４の可変分周回路１０４も同様に、入力される１クロックごとにＲＳＥＬＩＤ＜３：０＞を順次活性化した波形を出力する。

コマンドデコーダ１９は、第１の内部クロック信号ＰＣＬＫに同期して、第１の内部コマンドＲＰを出力する。これにより、図１１（ａ）に示すように、Ｒｅａｄ０に対応した第１の内部コマンドＲＰの立ち上がりエッジは、時刻ｔ０に対して期間Ｄ１だけ位相が遅れた信号になる。

一方、第２の内部クロック信号ＬＣＬＫは、外部クロック信号ＣＫに基づいてＤＬＬ回路１４で生成されるものであり、時刻ｔ０に対して期間Ｄ２だけフライングした（位相の進んだ）クロック信号となっている。

複数の同期化部の第１のラッチ回路（９５ａ〜ｄ）の制御端子ＥＮに供給する入力タイミング信号ＲＳＥＬＩ＜ｉ＞（ｉ＝０〜３）は、エッジの立ち下がりで第１の内部コマンドＲＰをラッチする。図１１では、分周数を４に設定した場合においても、外部クロック信号ＣＫの１クロックごとに、必ず４つの入力タイミング信号ＲＳＥＬＩ＜ｉ＞のいずれかが活性化されるので、第１の内部コマンドＲＰが活性化した状態（Ｈｉｇｈレベル）を入力タイミング信号ＲＳＥＬＩ＜ｉ＞（ｉ＝０〜３）のいずれかで必ずラッチすることができるという効果が得られる。一方、図１に示す半導体装置において、第１及び第２の可変分周回路３０、３２において、分周数を４に設定すると、入力タイミング信号ＲＳＥＬＩは、外部クロック信号ＣＫの４クロックに一度だけしかラッチされないので、Ｒｅａｄコマンドの入力タイミングが制約されてしまう。図１のレイテンシカウンタ１に対して、図５のレイテンシカウンタ４１は、その点が改良されている。

図１１に示すように、Ｒｅａｄ０に対応した第１の内部コマンドＲＰは、ＲＳＥＬＩ＜０＞の立ち下がりエッジで第１のラッチ回路９５ａによりラッチされ、Ｒｅａｄ１に対応した第２の内部コマンドＲＰは、ＲＳＥＬＩ＜２＞の立ち下がりエッジで第１のラッチ回路９５ｃによりラッチされる。

以下に、入力タイミング信号ＲＳＥＬＩ＜ｉ＞（ｉ＝０〜３）の立ち下がりエッジで第１の内部コマンドＲＰをラッチする際のラッチマージンについて述べる。図１のレイテンシカウンタ１と、図５のレイテンシカウンタ４１を比較すると、図５のレイテンシカウンタ４１は、４つの同期化部９７ａ〜ｄを並列接続し、４つの同期化部を１クロックごとに順次活性化している点が異なるだけである。従って、電源電圧ＶＤＤが変動した際のレイテンシカウンタ４１の各同期化部における上記ラッチマージンは、単一の同期化部で構成されている図１のレイテンシカウンタ１の場合と同様になる。従って、図１１（ｂ）におけるラッチマージンに関する詳細な説明は省略し、以下に結果のみ述べる。

図１１（ａ）、（ｂ）に示すように、電源電圧ＶＤＤが低い状態に変動した場合の第１の内部コマンドＲＰ、第２の内部クロック信号ＬＣＬＫ、遅延素子１０６ａ〜ｄ、第１のフィードバック回路２２のそれぞれの位相の変動量をΔＤ１、ΔＤ２、ΔＤ３、ΔＤ４とすると、図２（ａ）、（ｂ）と同様になる。これにより、電源電圧ＶＤＤが低い状態に変動した場合、図２（ｂ）で説明した場合と同様に、上記ラッチマージンが確保される。図１１（ｂ）に示すように、ＲＳＥＬＩ＜０＞、ＲＳＥＬＩ＜２＞の立ち下がりエッジが、それぞれＲｅａｄ０、Ｒｅａｄ２に対応した第１の内部コマンドＲＰに対し、第１の内部コマンドＲＰが活性化状態（Ｈｉｇｈレベル）となるパルスの中央をラッチしていることが分かる。

また、図１２（ａ）、（ｂ）に示すように、電源電圧ＶＤＤが高い状態に変動した場合の第１の内部コマンドＲＰ、第２の内部クロック信号ＬＣＬＫ、遅延素子１０６ａ〜ｄ、第１のフィードバック回路２２のそれぞれの位相の変動量をΔＤ１、ΔＤ２、ΔＤ３、ΔＤ４とすると、図２（ｃ）、（ｄ）と同様になる。これにより、電源電圧ＶＤＤが高い状態に変動した場合、図２（ｄ）で説明した場合と同様に、上記ラッチマージンが確保される。図１２（ｂ）に示すように、ＲＳＥＬＩ＜０＞、ＲＳＥＬＩ＜２＞の立ち下がりエッジが、それぞれＲｅａｄ０、Ｒｅａｄ２に対応した第１の内部コマンドＲＰに対し、第１の内部コマンドＲＰが活性化状態（Ｈｉｇｈレベル）となるパルスの中央をラッチしていることが分かる。

また、第１のラッチ回路でラッチされた第１の内部コマンドＲＰは、それぞれ縦続接続された第２のラッチ回路で、出力タイミング信号ＲＳＥＬＯ＜ｉ＞（ｉ＝０〜３）によりラッチされ、第２の内部コマンドＲＬとして出力される。具体的には、図１１、図１２の場合には、第１のラッチ回路９５ａでラッチされた信号は、第２のラッチ回路９６ａで出力タイミング信号ＲＳＥＬＯ＜０＞の立ち上がりエッジのタイミングでラッチされ、これに応じて第２の内部コマンドＲＬが、Ｈｉｇｈレベルに遷移する。そして、次の出力タイミング信号ＲＳＥＬＯ＜１＞の立ち上がりエッジのタイミングで、第２の内部コマンドＲＬは、Ｌｏｗレベルに遷移する。また、第１のラッチ回路９５ｃでラッチされた信号は、第２のラッチ回路９６ｃで出力タイミング信号ＲＳＥＬＯ＜２＞の立ち上がりエッジのタイミングでラッチされ、これに応じて第２の内部コマンドＲＬが、Ｈｉｇｈレベルに遷移する。そして、次の出力タイミング信号ＲＳＥＬＯ＜３＞の立ち上がりエッジのタイミングで、第２の内部コマンドＲＬは、Ｌｏｗレベルに遷移する。

このように、レイテンシ４１では、ある出力タイミング信号ＲＳＥＬＯ＜ｍ＞（ｍは０〜３のいずれか）に対応した入力タイミング信号ＲＳＥＬＩ＜ｍ＞により、第１のラッチ回路で第１の内部コマンドＲＰをラッチした場合、第２のラッチ回路では、同じｍに対する次に活性化された出力タイミング信号ＲＳＥＬＯ＜ｍ＞で第２の内部コマンドＲＬを出力している。例えば、図１１（ｂ）では、時刻ｔ−１〜ｔ０に活性化されたＲＥＳＬＯ＜０＞に対応した、時刻ｔ２に活性化されたＲＳＥＬＩ＜０＞により第１のラッチ回路９５ａで第１の内部コマンドＲＰをラッチし、次に活性化されたｔ３〜ｔ４のＲＳＥＬＯ＜０＞で、第２のラッチ回路９６ａにより第２の内部コマンドＲＬを出力している。

以上により、図１１、図１２のそれぞれにおいて、Ｒｅａｄ０に対応する第２の内部コマンドＲＬは、第２の内部クロック信号ＬＣＬＫに同期し、レイテンシＣＬ＝４の制御のなされた信号として出力され、また、Ｒｅａｄ１に対応する第２の内部コマンドＲＬは、第２の内部クロック信号ＬＣＬＫに同期し、レイテンシＣＬ＝４の制御のなされた信号として出力される。

以上説明したように、第１の実施形態に係る半導体装置によれば、電源電圧ＶＤＤが変動した場合においても、入力タイミング信号に基づいて第１の内部コマンドＲＰをラッチする際のラッチマージンを確保することが可能になる。

尚、第１の実施形態のレイテンシカウンタ４１（図５）の代わりに、レイテンシカウンタ１（図１）を用いる構成にすることも可能である。

（第２の実施形態）
次に、本発明の第２の実施形態について、説明する。図１３は、第２の実施形態の基本原理を説明するための図であり、図１と同様に単一の同期化部１８で構成されたものである。図１３と図１を比較すると分かるように、図１３に示す半導体装置６は、出力部（図４の７６）と実質的に同一遅延を生ずるレプリカ回路を位相同期回路１４の外部に、第２のフィードバック回路２４として設けている。そして、図１３のタイミング信号生成部３８は、第２の内部クロック信号ＬＣＬＫを第１の可変分周回路３０で分周し、出力タイミング信号ＲＳＥＬＯを生成している。また、上記第１の可変分周回路３０の出力に対して、第２のフィードバック回路２４と遅延素子３４による遅延とを含む処理を行うことにより入力タイミング信号ＲＳＥＬＩを生成している。図１３において、上記以外の構成要素は図１と同じであり、説明は省略する。

図１３のタイミング信号生成部３８と、図１のタイミング信号生成部３６を比較すると、出力タイミング信号ＲＳＥＬＯを生成する部分の構成は全く同じである。入力タイミング信号ＲＳＥＬＩを生成する部分の構成は、図１のタイミング信号生成部３６では、第１のフィードバック回路２２（位相同期回路１４の内部）、第２の可変分周回路３２、遅延素子３４の縦続接続であるのに対し、図１３のタイミング信号生成部３８では、第１の可変分周回路３０、第２のフィードバック回路２４、遅延素子３４の縦続接続である。即ち、タイミング信号生成部３６、３８の入力タイミング信号ＲＳＥＬＩの生成はどちらも、可変分周回路による分周、遅延素子による遅延、フィードバック回路で構成されており、同等になる。従って、図１３の半導体装置６は、図１の半導体装置４と同様の動作をすることになる。

また、レイアウトの配置関係によっては、クロック信号の乗り換え回路用に専用のフィードバック回路（第２のフィードバック回路２４）を持つ方が特性的に良い場合も考えられ、そのような場合には、図１に代えて、図１３の構成にすることが好ましい。また、図１３の構成では、２つの可変分周回路を共通化することができ、消費電流を抑えることができる。また、図１３において、入力タイミング信号ＲＳＥＬＩを生成する側の第２のフィードバック回路２４を通るパスに、分周後のクロック信号を入れることにより第２のフィードバック回路２４を追加したことによる消費電力の増加を抑えることができる。

次に、第２の実施形態の構成について説明する。第２の実施形態は、図４に示す第１の実施形態に係る半導体装置５のレイテンシカウンタ４１を図１４に示すレイテンシカウンタ４２に置き換えた構成になっている。

また、図１４のレイテンシカウンタ４２のタイミング信号生成部１００は、図１３のタイミング信号生成部３８を、複数の同期化部９７ａ〜ｄに入力タイミング信号ＲＳＥＬＩ＜３：０＞及び出力タイミング信号ＲＳＥＬＯ＜３：０＞を供給するように構成した点が異なっているだけである。具体的には、図１４のタイミング信号生成部１００は、第３の可変分周回路１０２と、第２のフィードバック回路１０８ａ〜ｄと、遅延素子１０６ａ〜ｄを備えている。出力タイミング信号ＲＳＥＬＯ＜３：０＞は、第３の可変分周回路１０２の４つの出力線から出力される。また、第３の可変分周回路１０２の４つの出力線は、それぞれ第２のフィードバック回路１０８ａ〜ｄ、遅延素子１０６ａ〜ｄを介して入力タイミング信号ＲＳＥＬＩ＜３：０＞として出力される。従って、図１と図１３で入力タイミング信号ＲＳＥＬＩが同等になるのと同じ理由により、図１４の入力タイミング信号ＲＳＥＬＩ＜３：０＞は、図５（第１の実施形態）の入力タイミング信号ＲＳＥＬＩ＜３：０＞と同等になる。

従って、第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様に動作する。

以上説明したように、第２の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と同様に動作し、電源電圧ＶＤＤが変動した場合においても、入力タイミング信号に基づいて第１の内部コマンドＲＰをラッチする際のラッチマージンを確保することが可能になる。

また、タイミング信号生成部１００において、可変分周回路を共通化することができるから、消費電流を抑えることができる。

また、第２の実施形態のレイテンシカウンタ４２（図１４）の代わりに、レイテンシカウンタ２（図１３）を用いる構成にすることも可能である。

尚、図１、図５、図１３、図１４の各タイミング信号生成部（３６、９８、３８、１００）の入力タイミング信号ＲＳＥＬＩを生成する処理は、それぞれ以下の順序で処理するようになっている。タイミング信号生成部３６では、第２の可変分周回路３２による分周→遅延素子３４による遅延の順序に処理され、タイミング信号生成部９８では、第４の可変分周回路１０４による分周→遅延素子１０６ａ〜ｄによる遅延の順序に処理され、タイミング信号生成部３８では、第２のフィードバック回路２４→遅延素子３４による遅延の順序に処理され、タイミング信号生成部１００では、第２のフィードバック回路１０８ａ〜ｄ→遅延素子１０６ａ〜ｄの順序に処理されている。しかしながら、各タイミング信号生成部において入力タイミング信号ＲＳＥＬＩを生成する処理の順序は、上記の順序に限定されず、入れ替えてもよい。

また、第１及び第２の実施形態において、内部回路が全て外部電圧ＶＤＤで動作する場合を例示したが、本発明はそれに限定されるものではない。即ち、例えば内部回路の少なくとも一部が外部電源電圧ＶＤＤよりも低い内部電源電圧ＶＰＥＲＩで動作する場合にも本発明を適用することができる。特に、出力部７６の一部の回路が内部電源電圧ＶＰＥＲＩで動作する場合には、出力部７６はその内部で信号の振幅を内部電圧レベルから外部電圧レベルに変換する必要がある。このような場合には、ＤＬＬ回路１４内の第１のフィードバック回路２２（第２の実施形態の場合には、第２のフィードバック回路１０８ａ〜ｄ）にも、内部電源電圧ＶＰＥＲＩで動作する部分と外部電源電圧ＶＤＤで動作する部分が含まれる構成となる。

本発明は、ＳＤＲＡＭ等の半導体記憶装置に適用することができる。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、２、３、４１、４２：レイテンシカウンタ
４、５、６、７：半導体装置
１０：クロック入力回路
１２：タイミング発生回路
１４：位相同期回路（ＤＬＬ回路）
１６、１７、１８、９７ａ〜ｄ：同期化部
１９：コマンドデコーダ
２０：遅延調整部
２２：第１のフィードバック回路
２４、１０８ａ〜ｄ：第２のフィードバック回路
２５：位相検出回路
２６、９５ａ〜ｄ：第１のラッチ回路
２８、９６ａ〜ｄ：第２のラッチ回路
３０：第１の可変分周回路
３２：第２の可変分周回路
３４、３５、１０６ａ〜ｄ、１１６、２１６：遅延素子
３６、３７、３８、９８、１００：タイミング信号生成部
４４：コマンド入力回路
４６：アドレス入力回路
４８：アドレスラッチ回路
５０：カラム系制御回路
５２：ロウ系制御回路
５４：ロウデコーダ
５６：カラムデコーダ
５７：メモリセルアレイ
５８：センス回路
６０：データアンプ
６２：モードレジスタ
６４：レイテンシデコーダ
６６：リード制御回路
６８：ＦＩＦＯ回路
７０：マルチプレクサ
７２：クロック分割回路
７４：データ入出力回路
７６：出力部
７８：キャリブレーション回路
８０：内部電圧生成回路
８２：カウンタ回路（デューティ補正回路）
８４：インバータ回路
８６、８８：ディレイライン
９０：信号合成器
９２：分周回路
９３：デューディ検出回路
９４：カウンタ回路
１０２：第３の可変分周回路
１０４：第４の可変分周回路
１１０ａ〜ｃ、２１０ａ〜ｃ：フリップフロップ回路
１１２ａ〜ｄ、２１２ａ〜ｄ、１１８、２１８：ＡＮＤ回路
１１４、２１４：ＮＯＲ回路
ＣＫ、／ＣＫ：外部クロック信号
ＰｒｅＣＬＫ：内部クロック信号
ＰＣＬＫ：第１の内部クロック信号（内部クロック信号）
ＬＣＬＫ：第２の内部クロック信号（内部クロック信号）
ＬＣＬＫＦ：フィードバッククロック信号
ＲＳＥＬＩ：入力タイミング信号
ＲＳＥＬＯ：出力タイミング信号
Ｃｏｍｍａｎｄ：コマンド信号
ＲＰ：第１の内部コマンド（内部リードコマンド）
ＲＬ：第２の内部コマンド（内部リードコマンド）
ＶＤＤ：電源電圧

Claims

第１の内部クロック信号に同期した第１の内部コマンドを入力する第１のラッチ回路と、前記第１のラッチ回路と縦続接続され、前記第１のラッチ回路でラッチされた前記第１の内部コマンドを入力し、第２の内部クロック信号に同期した第２の内部コマンドとして出力する第２のラッチ回路と、を有する同期化部と、
外部にデータを出力する出力部で生ずる遅延を補正するように、位相の進んだ前記第２の内部クロック信号を生成する、第２の内部クロック信号生成回路と、
前記出力部と実質的に同一の遅延を生ずるレプリカ回路と、
設定した分周数で前記第２の内部クロック信号を分周することにより、前記第２のラッチ回路に供給する出力タイミング信号を生成し、
前記第２の内部クロック信号に対し、前記レプリカ回路と前記分周数の分周とを含む処理を行うことにより、前記第１のラッチ回路に供給する入力タイミング信号を生成する、タイミング信号生成部と、
を備えることを特徴とする半導体装置。
前記第２の内部クロック信号生成回路は、前記第２の内部クロック信号からフィードバッククロック信号を生成する第１のフィードバック回路を有し、外部クロック信号と前記フィードバッククロック信号に基づいて位相制御を行うことにより前記第２の内部クロック信号を生成する位相同期回路であり、
前記レプリカ回路は、前記第１のフィードバック回路で構成される、ことを特徴とする請求項１に記載の半導体装置。
前記タイミング信号生成部は、遅延素子を備え、
前記入力タイミング信号を生成する処理が、前記遅延素子による遅延をさらに含む、ことを特徴とする請求項２に記載の半導体装置。
前記タイミング信号生成部は、前記出力タイミング信号の生成の際に前記分周を行う第１の可変分周回路と、前記入力タイミング信号の生成の際に前記分周を行う第２の可変分周回路と、を備え、
前記第２の内部クロック信号に対する前記第１の可変分周回路の出力を前記出力タイミング信号とし、
前記フィードバッククロック信号に対して、第２の可変分周回路による分周と前記遅延素子による遅延とを含む処理を行うことにより、前記入力タイミング信号を生成する、ことを特徴とする請求項３に記載の半導体装置。
前記第２の内部クロック信号生成回路は、前記第２の内部クロック信号からフィードバッククロック信号を生成する第１のフィードバック回路を有し、外部クロック信号と前記フィードバッククロック信号に基づいて位相制御を行うことにより前記第２の内部クロック信号を生成する位相同期回路であり、
前記レプリカ回路は、前記位相同期回路の外部に設けられ、前記第１のフィードバック回路と実質的に同一である第２のフィードバック回路で構成される、ことを特徴とする請求項１に記載の半導体装置。
前記タイミング信号生成部は、遅延素子を備え、
前記入力タイミング信号を生成する処理が、前記遅延素子による遅延をさらに含む、ことを特徴とする請求項５に記載の半導体装置。
前記タイミング信号生成部は、前記入力及び出力タイミング信号の生成の際に前記分周の処理を共通して行う第１の可変分周回路を備え、
前記第１の可変分周回路の出力を前記出力タイミング信号とし、
前記第１の可変分周回路の出力に対し、前記第２のフィードバック回路と、前記遅延素子による遅延とを含む処理を行うことにより、前記入力タイミング信号を生成する、ことを特徴とする請求項６に記載の半導体装置。
同一構成の前記同期化部を、少なくとも最大分周数だけ並列接続し、
前記タイミング信号生成部は、
設定した前記分周数の前記同期化部に対する各々の前記出力タイミング信号を、前記第２の内部クロック信号の１クロックごとに順次活性化し、
前記第２の内部クロック信号に対し、前記レプリカ回路と、入力する１クロックごとに前記分周数の出力を順次活性化する分周とを含む処理を行うことにより、前記分周数の前記同期化部に対する各々の前記入力タイミング信号を生成する、ことを特徴とする請求項１に記載の半導体装置。
前記第２の内部クロック信号生成回路は、前記第２の内部クロック信号からフィードバッククロック信号を生成する第１のフィードバック回路を有し、外部クロック信号と前記フィードバッククロック信号に基づいて位相制御を行うことにより前記第２の内部クロック信号を生成する位相同期回路であり、
前記レプリカ回路は、前記第１のフィードバック回路で構成され、
前記タイミング信号生成部は、遅延素子と、第３の可変分周回路と、第４の可変分周回路と、を備え、
前記第３の可変分周回路は、少なくとも前記最大分周数の出力線を有し、設定した前記分周数の前記出力線を、前記第２の内部クロック信号の１クロックごとに順次活性化する回路であり、
前記第４の可変分周回路は、少なくとも前記最大分周数の出力線を有し、設定した前記分周数の前記出力線を、入力する１クロックごとに順次活性化する回路であり、
前記タイミング信号生成部は、
前記第３の可変分周回路により、前記分周数の前記同期化部に対する各々の前記出力タイミング信号を順次活性化し、
前記第１のフィードバック回路が出力する前記フィードバッククロック信号に対し、前記第４の可変分周回路による分周と、前記遅延素子による遅延とを含む処理を行うにより、前記分周数の前記同期化部に対する各々の前記入力タイミング信号を生成する、ことを特徴とする請求項８に記載の半導体装置。
前記第２の内部クロック信号生成回路は、前記第２の内部クロック信号からフィードバッククロック信号を生成する第１のフィードバック回路を有し、外部クロック信号と前記フィードバッククロック信号に基づいて位相制御を行うことにより前記第２の内部クロック信号を生成する位相同期回路であり、
前記レプリカ回路は、前記位相同期回路の外部に設けられ、前記第１のフィードバック回路と実質的に同一である第２のフィードバック回路で構成され、
前記タイミング信号生成部は、遅延素子と、第３の可変分周回路と、を備え、
前記第３の可変分周回路は、少なくとも前記最大分周数の出力線を有し、設定した前記分周数の前記出力線を、前記第２の内部クロック信号の１クロックごとに順次活性化する回路であり、
前記タイミング信号生成部は、
前記第３の可変分周回路により、前記分周数の前記同期化部に対する各々の前記出力タイミング信号を順次活性化し、
前記第３の可変分周回路の各々の出力線の信号に対し、前記第２のフィードバック回路と、前記遅延素子による遅延とを含む処理を行うことにより、前記分周数の前記同期化部に対する各々の前記入力タイミング信号を生成する、ことを特徴とする請求項８に記載の半導体装置。
前記分周数が、レイテンシに応じて設定されることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。