JP2008269699A - Ddr−sdramへのデータ書き込み回路 - Google Patents
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Abstract
【課題】回路内のクロック信号のデューティが崩れた場合でも、製造後にライトデータ信号とデータストローブ信号との位相関係を調整できるDDR−SDRAMへのデータ書き込み回路を提供する。
【解決手段】第1のクロックデューティ制御回路の出力信号のレベルに応じて、2つのデータを切り替えてライトデータ信号を出力するライトデータ信号生成回路と、データストローブマスク信号によって、第2のクロックデューティ制御回路の出力信号の不要な部分をマスクし、データストローブ信号を出力するデータストローブ信号生成回路とを備える。クロックデューティ制御回路は、クロック信号をその立ち上がりおよび立ち下がりで2分周した信号をそれぞれ保持する第1および第2の記憶回路と、第1および第2の記憶回路の出力信号を、それぞれ、第1および第2の一定時間だけ遅延する第1および第2のDLL回路と、両方のDLL回路の出力信号の合成回路とを備える。
【選択図】図1
【解決手段】第1のクロックデューティ制御回路の出力信号のレベルに応じて、2つのデータを切り替えてライトデータ信号を出力するライトデータ信号生成回路と、データストローブマスク信号によって、第2のクロックデューティ制御回路の出力信号の不要な部分をマスクし、データストローブ信号を出力するデータストローブ信号生成回路とを備える。クロックデューティ制御回路は、クロック信号をその立ち上がりおよび立ち下がりで2分周した信号をそれぞれ保持する第1および第2の記憶回路と、第1および第2の記憶回路の出力信号を、それぞれ、第1および第2の一定時間だけ遅延する第1および第2のDLL回路と、両方のDLL回路の出力信号の合成回路とを備える。
【選択図】図1
Description
本発明は、クロック信号の立ち上がりおよび立ち下がりの両方のエッジでデータのアクセスを行うDDR−SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)へのデータ書き込み回路に関するものである。
DDR−SDRAMへのデータの書き込みは、ライトデータ信号に対して90度位相をずらしたデータストローブ信号をトリガとして行われる。この動作を実現するための一般的な方法は、以下の通りである。
すなわち、ライトデータ信号は、DDR−SDRAMへのデータ書き込み回路内で用いられるクロック信号をDLL(Delay Locked Loop)回路によって第1の一定時間だけ遅延させ、DLL回路の出力信号のレベルに応じて、第1および第2のライトデータ信号を交互に入れ替えて生成する。また、データストローブ信号は、クロック信号をDLL回路によって第2の一定時間だけ遅延させ、データストローブマスク信号によって、その出力信号の不要な部分をマスクして生成する。
以下、従来のDDR−SDRAMへのデータ書き込み回路の一例を挙げて説明する。
図4は、従来のDDR−SDRAMへのデータ書き込み回路の構成を表す一例の概略図である。同図に示すデータ書き込み回路50は、ライトデータ信号DQの生成回路52と、データストローブ信号DQSの生成回路54とによって構成されている。
ライトデータ信号DQの生成回路52は、ライトデータ信号DQを生成するもので、2つのフリップフロップ56、58と、DLL回路60と、マルチプレクサ62とによって構成されている。
ライトデータ信号DQの生成回路52では、図5のタイミングチャートに示すように、クロック信号CLKの立ち上がりエッジで第1のライトデータ(図示省略)がフリップフロップ56に保持され、信号DQ_Uとして出力される。また、クロック信号CLKの立ち下がりエッジで第2のライトデータ(図示省略)がフリップフロップ58に保持され、信号DQ_Lとして出力される。また、クロック信号CLKは、DLL回路60によって、第1の一定時間だけ遅延される。
DLL回路60の出力信号DLL_DQが‘H(ハイレベル)’の期間は、マルチプレクサ62から、ライトデータ信号DQとして、フリップフロップ56の出力信号DQ_U(第1のライトデータ信号)が出力される。一方、出力信号DLL_DQが‘L(ローレベル)’の期間は、マルチプレクサ62から、ライトデータ信号DQとして、フリップフロップ58の出力信号DQ_L(第2のライトデータ信号)が出力される。
つまり、DLL回路60の出力信号DLL_DQのレベルに応じて、フリップフロップ56の出力信号DQ_Uとフリップフロップ58の出力信号DQ_Lとが交互に切り替えられ、ライトデータ信号DQとしてクロック信号CLKの1/2の周期毎に出力される。
続いて、データストローブ信号DQSの生成回路54は、データストローブ信号DQSを生成するもので、DLL回路64と、AND回路68とによって構成されている。
データストローブ信号DQSの生成回路54では、クロック信号CLKが、DLL回路64によって、第2の一定時間だけ遅延され、信号DLL_DQSが出力される。そして、AND回路68によって、信号DLL_DQSと外部から入力されるデータストローブマスク信号DQS_MASKとの論理積が取られ、データストローブ信号DQSとして出力される。
データストローブ信号DQSは、図5のタイミングチャートに示すように、有効なライトデータ信号DQがない期間は中間電位(電源とグランドの1/2の電位)であり、有効なライトデータ信号DQがある期間は、クロック信号CLKと同じ周波数で動作する。
ここで、DDR−SDRAMへのデータの書き込み動作のマージンを十分に確保するためには、ライトデータ信号DQやデータストローブ信号DQSの元となっているクロック信号CLKのデューティを、設計の段階で、極力50%に近づけるように調整を行うことが一般的である。
しかし、基板設計、パッケージなどの要因から、必ずしも、この調整が最適値になるとは限らない。もし、これらの要因でクロック信号のデューティが大きく崩れた場合には、製品の製造後に、ライトデータ信号とデータストローブ信号との位相関係を調整することは不可能である。
本発明の先行技術文献として、例えば、特許文献1および2がある。
特許文献1は、DDR−SDRAMに関するものである。同文献には、データストローブ信号を用いたDDR−SDRAMにおいて、データストローブ信号から生成したワンショットパルス信号を用いて入力データ又は入力制御信号をラッチした後、ラッチされたデータをクロック信号から生成したワンショットパルス信号を用いてラッチし直すことが提案されている。
また、特許文献2は、DDR−SDRAMのデータ入力装置及び方法に関するものである。同文献には、データの出力バスへのローディングに使用されるデータ入力ストローブパルスをデータストローブ信号と同一のデータストローブパルスで生成し、書込み命令後にデータストローブ信号が入力される時間の差に関係なくデータストローブ信号とデータ入力ストローブパルスを正確に整列させることが提案されている。
特許文献1、2は、いずれも、DDR−SDRAMからのデータの読み出しに関するものである。DDR−SDRAMでは、一般的に、データの読み出しの方が誤動作を起こしやすい傾向にある。しかし、動作速度が高速になるに従って、データの書き込みにおいても誤動作が発生する場合が多くなってきているが、従来、データの書き込みについての改善は提案されていない。
本発明の目的は、前記従来技術に基づく問題点を解消し、回路内のクロック信号のデューティが崩れた場合であっても、製品の製造後にライトデータ信号とデータストローブ信号との位相関係を調整することができるDDR−SDRAMへのデータ書き込み回路を提供することにある。
上記目的を達成するために、本発明は、DDR−SDRAMに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第1のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第1および第2のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第2のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第2のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第1および第2のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで2分周した信号を保持する第1の記憶回路と、該第1の記憶回路の出力信号を、第1の一定時間だけ遅延する第1のDLL回路と、前記クロック信号を、その立ち下がりエッジで2分周した信号を保持する第2の記憶回路と、該第2の記憶回路の出力信号を、第2の一定時間だけ遅延する第2のDLL回路と、前記第1および第2のDLL回路の出力信号を合成する合成回路とを備えることを特徴とするDDR−SDRAMへのデータ書き込み回路を提供するものである。
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第1のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第1および第2のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第2のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第2のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第1および第2のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで2分周した信号を保持する第1の記憶回路と、該第1の記憶回路の出力信号を、第1の一定時間だけ遅延する第1のDLL回路と、前記クロック信号を、その立ち下がりエッジで2分周した信号を保持する第2の記憶回路と、該第2の記憶回路の出力信号を、第2の一定時間だけ遅延する第2のDLL回路と、前記第1および第2のDLL回路の出力信号を合成する合成回路とを備えることを特徴とするDDR−SDRAMへのデータ書き込み回路を提供するものである。
DLL回路は、その内部レジスタの設定値を変えることによって、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、クロックデューティ制御回路の出力信号のデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、DDR−SDRAMのデータレート(クロック周波数の1/2)単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のDDR−SDRAMへのデータ書き込み回路を詳細に説明する。
図1は、本発明のDDR−SDRAMへのデータ書き込み回路の構成を表す一実施形態の概略図である。同図に示すデータ書き込み回路10は、ライトデータ信号DQの生成回路12と、データストローブ信号DQSの生成回路14とによって構成されている。
ライトデータ信号DQの生成回路12は、ライトデータ信号DQを生成するもので、2つのフリップフロップ16、18と、クロックデューティ制御回路(クロックDUTY制御回路)20と、マルチプレクサ22とによって構成されている。
フリップフロップ16のクロック入力端子、および、フリップフロップ18の反転クロック入力端子にはクロック信号CLKが入力され、そのデータ入力端子Dには、それぞれ、第1および第2のライトデータ信号(図示省略)が入力される。フリップフロップ16、18のデータ出力端子Qから出力される信号DQ_U、DQ_Lは、それぞれ、マルチプレクサ22の入力端子1、0に入力される。また、クロックデューティ制御回路20にはクロック信号CLKが入力され、その出力信号DLL_DQはマルチプレクサ22の選択入力端子に入力される。マルチプレクサ22からは、クロック信号CLKの1/2の周期毎にDDR−SDRAMに書き込まれるライトデータ信号DQが出力される。
ライトデータ信号DQの生成回路12では、図5のタイミングチャートに示すように、クロック信号CLKの立ち上がりエッジで、第1のライトデータがフリップフロップ16に保持され、信号DQ_Uとして出力される。一方、クロック信号の立ち下がりエッジで、第2のライトデータがフリップフロップ18に保持され、信号DQ_Lとして出力される。
また、クロック信号CLKは、クロックデューティ制御回路20によって、第1の一定時間だけ遅延されるとともに、そのデューティが調節され、信号DDL_DQとして出力される。図5のタイミングチャートに示すように、クロック信号CLKは、信号DLL_DQの‘H’に対して信号DQ_Uのマージンが十分あり、かつ、信号DLL_DQの‘L’に対して信号DQ_Lのマージンが十分あるように位相がシフト(約90度)され、信号DLL_DQとして出力される。
ここで、クロックデューティ制御回路20の出力信号DLL_DQが‘H’の期間は、マルチプレクサ22から、ライトデータ信号DQとして、フリップフロップ16の出力信号DQ_U(第1のライトデータ信号)が出力される。一方、出力信号DLL_DQが‘L’の期間は、マルチプレクサ22から、ライトデータ信号DQとして、フリップフロップ18の出力信号DQ_L(第2のライトデータ信号)が出力される。
つまり、クロックデューティ制御回路20の出力信号DLL_DQのレベルに応じて、フリップフロップ16の出力信号DQ_Uとフリップフロップ18の出力信号DQ_Lとが交互に切り替えられ、ライトデータ信号DQとしてクロック信号CLKの1/2の周期毎に出力される。
続いて、データストローブ信号DQSの生成回路14は、データストローブ信号DQSを生成するもので、クロックデューティ制御回路(クロックDUTY制御回路)24と、AND回路28とによって構成されている。
クロックデューティ制御回路24にはクロック信号CLKが入力される。クロックデューティ制御回路24の出力信号DLL_DQSは、AND回路28の一方の入力端子に入力される。AND回路28の他方の入力端子には、外部からデータストローブマスク信号信号DQS_MASKが入力され、AND回路28からは、DDR−SDRAMへのライトデータ信号DQの書き込みを制御するデータストローブ信号DQSが出力される。
データストローブ信号DQSの生成回路14では、クロック信号CLKが、クロックデューティ制御回路24によって、第2の一定時間だけ遅延されるとともに、そのデューティが調節される。そして、AND回路28によって、クロックデューティ制御回路24の出力信号DLL_DQSと外部から入力したデータストローブマスク信号DQS_MASKとの論理積が取られ、データストローブ信号DQSとして出力される。
つまり、データストローブマスク信号DQS_MASKによって、クロックデューティ制御回路24の出力信号DLL_DQSの不要な部分がマスクされ、データストローブ信号DQSとして出力される。
データストローブ信号DQSは、図5のタイミングチャートに示すように、有効なライトデータ信号DQがない期間は中間電位(電源とグランドの1/2の電位)であり、有効なライトデータ信号DQがある期間は、クロック信号CLKと同じ周波数で動作する。
次に、クロックデューティ制御回路20(24)について説明する。
クロックデューティ制御回路20(24)は、クロック信号CLKを所定の時間だけ遅延するとともに、そのデューティを調整するもので、図2に示す例の場合、2つのフリップフロップ30、32と、2つのDLL回路34、36と、EXOR回路38とによって構成されている。
フリップフロップ30のクロック入力端子、および、フリップフロップ32の反転クロック入力端子にはクロック信号CLKが入力される。フリップフロップ30のデータ出力端子Qから出力される信号CLK_Pは、フリップフロップ32のデータ入力端子D、および、DLL回路34に入力される。フリップフロップ30の反転データ出力端子Q ̄から出力される信号は、フリップフロップ30のデータ入力端子Dに入力される。また、フリップフロップ32のデータ出力端子Qから出力される信号CLK_NはDLL回路36に入力される。DLL回路34、36から出力される信号はEXOR回路38に入力される。EXOR回路38からは信号CLKDが出力される。
図3のタイミングチャートに示すように、クロック信号CLKは、その立ち上がりエッジでフリップフロップ30によって2分周され、その出力信号CLK_Pは、クロック信号CLKの立ち下がりエッジでフリップフロップ32に保持される。フリップフロップ30、32の出力信号CLK_P、CLK_Nは、それぞれ、DLL回路34、36によって第1および第2の一定時間ずつ遅延され、両者の出力信号は、EXOR回路38によって排他的論理和が取られ、信号CLKDとして出力される。
つまり、クロックデューティ制御回路20(24)では、元となるクロック信号CLKから、その立ち上がりエッジに同期した2分周クロックCLK_P、および、立ち下がりエッジに同期した2分周クロックCLK_Nを生成する。そして、これらの信号CLK_P、CLK_Nを、それぞれ、第1および第2の時間ずつ遅延するとともに、そのデューティを調整し、両者を合成して信号CLKDとして出力する。
DLL回路34、36は、その内部レジスタの設定値を変更することで、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、信号CLKDの遅延時間やデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、DDR−SDRAMのデータレート(クロック周波数の1/2)単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
なお、ライトデータ信号の生成回路、データストローブ信号の生成回路、クロックデューティ制御回路の具体的な回路構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。
例えば、ライトデータ信号の生成回路は、クロックデューティ制御回路の出力信号DLL_DQのレベルに応じて、第1および第2のライトデータ信号DQ_U、DQ_Lを切り替えて、ライトデータ信号DQとして出力するものであれば良い。また、データストローブ信号の生成回路は、データストローブマスク信号DQS_MASKによって、クロックデューティ制御回路の出力信号DLL_DQSの不要な部分をマスクし、データストローブ信号DQSとして出力するものであれば良い。
また、クロックデューティ制御回路は、クロック信号CLKの立ち下がりエッジでクロック信号CLK2分周して、その出力信号を、クロック信号CLKの立ち上がりで保持しても良いし、クロック信号CLKの立ち上がりおよび立ち下がりのそれぞれで2分周しても良い。2分周の回路構成も適宜変更可能である。また、クロック信号CLKの分周回路は、クロック信号CLKを2分周した信号を記憶する各種の記憶回路を使用するすることができる。
また、EXOR回路は、2つのDLL回路の出力信号を合成して、クロック信号の遅延時間およびデューティを調整する合成回路である。合成回路としては、EXOR回路に限らず、EXNOR回路を使用しても良いし(この場合には、出力信号CLKDの極性が逆になる)、同様の機能を実現可能な各種構成の回路を使用することができる。また、各々の信号の極性は、必要に応じて適宜変更しても良い。
本発明は、基本的に以上のようなものである。
以上、本発明のDDR−SDRAMへのデータ書き込み回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明のDDR−SDRAMへのデータ書き込み回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10、50 データ書き込み回路
12、52 ライトデータ信号DQの生成回路
14、54 データストローブ信号DQSの生成回路
16、18、30、32、56、58 フリップフロップ
20、24 クロックデューティ制御回路
22、62 マルチプレクサ
28、68 AND回路
34、36、60、64 DLL回路
38 EXOR回路
CLK クロック信号
DQ_U、DQ_L、DLL_DQ、DLL_DQS 出力信号
DQ ライトデータ信号
DQS データストローブ信号
DQS_MASK データストローブマスク信号
12、52 ライトデータ信号DQの生成回路
14、54 データストローブ信号DQSの生成回路
16、18、30、32、56、58 フリップフロップ
20、24 クロックデューティ制御回路
22、62 マルチプレクサ
28、68 AND回路
34、36、60、64 DLL回路
38 EXOR回路
CLK クロック信号
DQ_U、DQ_L、DLL_DQ、DLL_DQS 出力信号
DQ ライトデータ信号
DQS データストローブ信号
DQS_MASK データストローブマスク信号
Claims (1)
- DDR−SDRAMに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第1のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第1および第2のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第2のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第2のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第1および第2のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで2分周した信号を保持する第1の記憶回路と、該第1の記憶回路の出力信号を、第1の一定時間だけ遅延する第1のDLL回路と、前記クロック信号を、その立ち下がりエッジで2分周した信号を保持する第2の記憶回路と、該第2の記憶回路の出力信号を、第2の一定時間だけ遅延する第2のDLL回路と、前記第1および第2のDLL回路の出力信号を合成する合成回路とを備えることを特徴とするDDR−SDRAMへのデータ書き込み回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007110571A JP2008269699A (ja) | 2007-04-19 | 2007-04-19 | Ddr−sdramへのデータ書き込み回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007110571A JP2008269699A (ja) | 2007-04-19 | 2007-04-19 | Ddr−sdramへのデータ書き込み回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008269699A true JP2008269699A (ja) | 2008-11-06 |
Family
ID=40049008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007110571A Withdrawn JP2008269699A (ja) | 2007-04-19 | 2007-04-19 | Ddr−sdramへのデータ書き込み回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2008269699A (ja) |
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2007
- 2007-04-19 JP JP2007110571A patent/JP2008269699A/ja not_active Withdrawn
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Date | Code | Title | Description |
---|---|---|---|
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