JP2010219751A - 半導体装置 - Google Patents

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Abstract

【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ＤＬＬ回路など内部クロックを生成するクロック生成回路を備えた半導体装置に関する。
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である（特許文献１参照）。したがって、少なくともリード動作時においては、ＤＬＬ回路を用いて内部クロックの位相が厳密に制御される。
特開２００８−２１７９４７号公報 特開２００８−０６０６４１号公報
しかしながら、ＤＬＬ回路の消費電力は、内部クロックの位相制御をより正確に行うほど大きくなる。このため、より厳密な位相制御が必要である場合には、その分、ＤＬＬ回路による消費電力も大きくなるという問題があった。
一方、ＤＬＬ回路によって生成される内部クロックは、リードデータの出力タイミングを規定するために使用されることから、リード動作時以外の期間においては内部クロックの生成は不要であると言える。しかしながら、ＤＬＬ回路を一旦停止させると、ＤＬＬ回路を再起動した後、正確に位相制御された内部クロックが生成されるまでに比較的長い時間が必要となる。このため、リード動作が終了するたびにＤＬＬ回路を停止させることは現実的でない。
しかも、半導体装置の中にはいわゆるＯＤＴ（On Die Termination）機能を備えているものがある（特許文献２参照）。ＯＤＴ機能とは、半導体装置に設けられたデータ入出力端子を終端抵抗器として利用できる機能である。ＯＤＴ機能を有する半導体装置を用いれば、実装基板に終端抵抗器を実装することなく、信号の反射による信号品質の低下を防止することが可能となる。このようなＯＤＴ機能を有する半導体装置では、内部クロックに同期してＯＤＴ動作が実行されるため、ＯＤＴ動作時においてもＤＬＬ回路を動作させておく必要がある。
他方、外部クロックに対するデータ入出力回路の動作マージンは、リード動作時よりもＯＤＴ動作時の方が大きい。換言すれば、リードデータと外部クロックとの位相については、ズレの許容量が相対的に小さいのに対し、ＯＤＴ回路の動作タイミングと外部クロックとの位相については、ズレの許容量は相対的に大きい。これは、ＯＤＴ回路の動作タイミングについては、リードデータの出力タイミングほど厳密に制御する必要がないからであり、この点についてはスペック上も規定されている。本発明者はこの点に着目し、ＤＬＬ回路の消費電力を低減すべく鋭意検討を行った。
尚、上記の問題は、ＤＬＬ回路を備えるシンクロナスメモリのみならず、他の種類のクロック生成回路を備えた全ての半導体装置に共通の問題である。
本発明による半導体装置は、データ入出力端子と、前記データ入出力端子に接続されたＯＤＴ機能を有するデータ入出力回路と、前記データ入出力回路の動作タイミングを規定する内部クロックを生成するクロック生成回路とを備え、前記クロック生成回路は、前記内部クロックを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、前記データ入出力回路がＯＤＴ動作を行っていない場合には前記第１のモードで動作し、前記データ入出力回路がＯＤＴ動作を行っている場合には前記第２のモードで動作することを特徴とする。
本発明によれば、ＯＤＴ動作の有無によってクロック生成回路の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。
本発明の好ましい第１の施形態による半導体装置１０の構成を示すブロック図である。 データ入出力回路８０の回路図である。 第１の実施形態において用いるＤＬＬ回路１００の回路図である。 ディレイライン１２０Ｒをより詳細に示す回路図である。 第２の実施形態において用いるＤＬＬ回路１００ａの回路図である。 第３の実施形態において用いるＤＬＬ回路１００ｂの回路図である。 第４の実施形態において用いるＤＬＬ回路１００ｃの回路図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子であり、供給された外部クロックＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１によって受け付けられた外部クロックＣＫ，／ＣＫは、ＤＬＬ回路１００に供給される。ＤＬＬ回路１００は、外部クロックＣＫ，／ＣＫに基づいて位相制御された内部クロックＬＣＬＫを生成し、これを後述するデータ入出力回路８０に供給する役割を果たす。データ入出力回路８０及びＤＬＬ回路１００の回路構成については後述する。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、ＯＤＴ信号を含む各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。特に、ＯＤＴ信号は、データ入出力回路８０及びＤＬＬ回路１００に供給される。ＯＤＴ信号とは、データ入出力回路８０を終端抵抗器として機能させるための信号であり、コマンド端子１２ｅより供給される信号である。詳細については後述するが、ＤＬＬ回路１００は、ＯＤＴ信号の活性化の有無によって動作モードが変更される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路８０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路８０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路８０に接続されている。データ入出力回路８０には内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータを出力する。また、データ入出力回路８０にはＯＤＴ信号も供給されており、ＯＤＴ動作時においては内部クロックＬＣＬＫに同期して終端抵抗器として機能する。
図２は、データ入出力回路８０の回路図である。
図２に示すように、データ入出力回路８０は、プルアップ回路８１、プルダウン回路８２、出力制御回路８３及び入力レシーバ８４を有している。プルアップ回路８１とプルダウン回路８２は出力バッファＯＢを構成しており、電源ＶＤＤ，ＶＳＳ間に直列接続されている。プルアップ回路８１とプルダウン回路８２の接続点は、データ入出力端子１４に接続されている。プルアップ回路８１とプルダウン回路８２は出力バッファＯＢを構成するだけでなく、終端抵抗器を兼ねており、その動作は出力制御回路８３によって制御される。
具体的には、リードライトバスＲＷＢＳを介して供給される内部リードデータＲＤがハイレベルを示している場合には、プルアップ回路８１がオン、プルダウン回路８２がオフとされる。これにより、データ入出力端子１４が電源電位ＶＤＤに接続されることから、ハイレベルのリードデータＤＱが出力される。一方、リードライトバスＲＷＢＳを介して供給される内部リードデータＲＤがローレベルを示している場合には、プルアップ回路８１がオフ、プルダウン回路８２がオンとされる。これにより、データ入出力端子１４が接地電位ＶＳＳに接続されることから、ローレベルのリードデータＤＱが出力される。
他方、ＯＤＴ信号が活性化している場合には、プルアップ回路８１及びプルダウン回路８２の両方がオンとなる。これにより、データ入出力端子１４から見てプルアップ回路８１及びプルダウン回路８２は終端抵抗器として機能する。
これらプルアップ回路８１及びプルダウン回路８２の動作は、出力制御回路８３に供給される内部クロックＬＣＬＫに同期して行われる。したがって、リードデータの出力タイミングやＯＤＴ動作の動作タイミングは、内部クロックＬＣＬＫに同期したタイミングとなる。
また、データ入出力端子１４を介して入力されたライトデータＤＱは、入力レシーバ８４によって受け付けられる。入力レシーバ８４によって受け付けられたライトデータＷＤは、リードライトバスＲＷＢＳを介してデータアンプ６４に供給される。
図３は、ＤＬＬ回路１００の回路図である。
図３に示すように、ＤＬＬ回路１００は、分周回路１１０と、ディレイライン１２０Ｒ，１２０Ｆと、カウンタ回路１３０Ｒ，１３０Ｆと、位相比較回路１４０Ｒ，１４０Ｆと、信号合成器１５０とを備えている。
分周回路１１０は、外部クロックＣＫをＭ分周することにより、分周クロックであるサンプリングクロックＳＹＮを生成する回路である。サンプリングクロックＳＹＮは、カウンタ回路１３０Ｒ，１３０Ｆに供給され、カウント値ＣＶＲ，ＣＶＦの更新タイミングを示す同期信号として用いられる。分周回路１１０を用いている理由は、カウンタ回路１３０Ｒ，１３０Ｆのカウント値更新や、ディレイライン１２０Ｒ，１２０Ｆの遅延量の変更にはある一定の時間が必要だからであり、外部クロックＣＫの毎周期ごとにこれらを行うことは困難だからである。また、上記の動作を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。一例として、分周回路１１０の分周数Ｍは１６に設定される。この場合、外部クロックＣＫの１６サイクルごとにサンプリングクロックＳＹＮが活性化し、これに同期して、カウンタ回路１３０Ｒ，１３０Ｆのカウント値更新及びディレイライン１２０Ｒ，１２０Ｆの遅延量変更が行われることになる。
ディレイライン１２０Ｒ，１２０Ｆは、それぞれ外部クロックＣＫ，／ＣＫを遅延させることによって内部クロックＲＣＬＫ，ＦＣＬＫを生成する回路である。具体的に説明すると、ディレイライン１２０Ｒは、相対的に粗い調整ピッチで外部クロックＣＫを遅延させるコースディレイライン１２１Ｒと、相対的に細かい調整ピッチで外部クロック／ＣＫを遅延させるファインディレイライン１２２Ｒとを含んでおり、これらディレイラインを通過した信号が内部クロックＲＣＬＫとして用いられる。内部クロックＲＣＬＫは、外部クロックＣＫの立ち上がりエッジ（／ＣＫの立ち下がりエッジ）に同期した信号である。同様に、ディレイライン１２０Ｆは、相対的に粗い調整ピッチで外部クロックＣＫを遅延させるコースディレイライン１２１Ｆと、相対的に細かい調整ピッチで外部クロック／ＣＫを遅延させるファインディレイライン１２２Ｆとを含んでおり、これらディレイラインを通過した信号が内部クロックＦＣＬＫとして用いられる。内部クロックＦＣＬＫは、外部クロックＣＫの立ち下がりエッジ（／ＣＫの立ち上がりエッジ）に同期した信号である。
これらディレイライン１２０Ｒ，１２０Ｆによって生成された内部クロックＲＣＬＫ，ＦＣＬＫは、信号合成器１５０によって合成される。合成された信号は、内部クロックＬＣＬＫとして用いられる。図１及び図２に示したように、内部クロックＬＣＬＫはデータ入出力回路８０に供給され、リードデータの出力タイミングや、ＯＤＴ動作の動作タイミングを規定する信号として用いられる。
図３に示すように、内部クロックＬＣＬＫはレプリカバッファ１６０にも供給される。レプリカバッファ１６０は、図２に示した出力バッファＯＢと実質的に同一の回路構成を有しており、内部クロックＬＣＬＫに同期してレプリカクロックＲｅｐＣＬＫを出力する回路である。これにより、レプリカクロックＲｅｐＣＬＫの位相は、データ入出力端子１４より出力されるリードデータＤＱの位相と正確に一致することになる。但し、レプリカバッファ１６０を構成するトランジスタのサイズとしては、出力バッファＯＢを構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
カウンタ回路１３０Ｒ，１３０Ｆは、それぞれディレイライン１２０Ｒ，１２０Ｆの遅延量を設定する回路であり、サンプリングクロックＳＹＮに同期してそのカウント値ＣＶＲ，ＣＶＦが更新される。カウント値ＣＶＲ，ＣＶＦの増減は、位相比較回路１４０Ｒ，１４０Ｆの出力である位相判定信号ＰＤＲ，ＰＤＦに基づいて定められる。つまり、位相判定信号ＰＤＲ，ＰＤＦがアップカウントを示している場合、カウンタ回路１３０Ｒ，１３０ＦはサンプリングクロックＳＹＮに同期してそのカウント値ＣＶＲ，ＣＶＦをアップカウントし、これによりディレイライン１２０Ｒ，１２０Ｆの遅延量を増大させる。逆に、位相判定信号ＰＤＲ，ＰＤＦがダウンカウントを示している場合、カウンタ回路１３０Ｒ，１３０ＦはサンプリングクロックＳＹＮに同期してそのカウント値ＣＶＲ，ＣＶＦをダウンカウントし、これによりディレイライン１２０Ｒ，１２０Ｆの遅延量を減少させる。
位相比較回路１４０Ｒ，１４０Ｆは、それぞれ外部クロックＣＫ，／ＣＫとレプリカクロックＲｅｐＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロックＲｅｐＣＬＫの位相はリードデータＤＱの位相と一致するよう、ディレイライン１２０Ｒ，１２０Ｆによって調整されるが、電源電圧や環境温度など、ディレイライン１２０Ｒ，１２０Ｆの遅延量に影響を与えるパラメータの変動や、外部クロックＣＫ，／ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相比較回路１４０Ｒ，１４０Ｆはこのような変化を検出し、外部クロックＣＫ，／ＣＫに対してレプリカクロックＲｅｐＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロックＣＫ，／ＣＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤＲ，ＰＤＦとしてそれぞれカウンタ回路１３０Ｒ，１３０Ｆに供給され、これによりカウント値ＣＶＲ，ＣＶＦが更新される。
さらに、本実施形態においては、ディレイライン１２０Ｒ，１２０Ｆにセレクタ１２３Ｒ，１２３Ｆがそれぞれ設けられている。セレクタ１２３Ｒは、コースディレイライン１２１Ｒの出力とファインディレイライン１２２Ｒの出力のいずれか一方を選択する回路である。同様に、セレクタ１２３Ｆは、コースディレイライン１２１Ｆの出力とファインディレイライン１２２Ｆの出力のいずれか一方を選択する回路である。その選択は、ＯＤＴ信号に基づいて行われ、これによってＤＬＬ回路１００の動作モードが切り替えられる。
具体的には、ＯＤＴ信号が活性化していない第１のモードにおいては、セレクタ１２３Ｒ，１２３Ｆはファインディレイライン１２２Ｒ，１２２Ｆの出力を選択する。これにより、ＯＤＴ信号が活性化していない第１のモードにおいては、コースディレイライン及びファインディレイラインの両方によって位相制御された内部クロックＲＣＬＫ，ＦＣＬＫが生成される。
これに対し、ＯＤＴ信号が活性化している第２のモードにおいては、セレクタ１２３Ｒ，１２３Ｆはコースディレイライン１２１Ｒ，１２１Ｆの出力を選択する。これにより、ＯＤＴ信号が活性化している第２のモードにおいては、コースディレイラインのみによって位相制御された内部クロックＲＣＬＫ，ＦＣＬＫが生成される。
図３に示すように、ＯＤＴ信号はファインディレイライン１２２Ｒ，１２２Ｆにも供給されており、ＯＤＴ信号が活性化するとファインディレイライン１２２Ｒ，１２２Ｆの動作が停止される。
図４は、ディレイライン１２０Ｒをより詳細に示す回路図である。
図４に示すように、コースディレイライン１２１Ｒは、従属接続された複数の遅延回路ＴＡＰによって構成されている。これら複数の遅延回路ＴＡＰの出力は、セレクタＳＥＬに供給される。セレクタＳＥＬは、カウンタ回路１３０Ｒのカウント値ＣＶＲを受け、これに基づいて複数の遅延回路ＴＡＰの出力のうち２つを選択出力する。選択された２つの選択クロックＴＡＰａ，ＴＡＰｂは、ファインディレイライン１２２Ｒに供給される。尚、選択される２つの選択クロックＴＡＰａ，ＴＡＰｂは、同じ遅延回路ＴＡＰの入力信号と出力信号である。つまり、選択される２つの選択クロックＴＡＰａ，ＴＡＰｂの位相差は、コースディレイライン１２１Ｒによる調整ピッチに等しい。
ファインディレイライン１２２Ｒは選択クロックＴＡＰａ，ＴＡＰｂを受け、選択クロックＴＡＰａの位相と選択クロックＴＡＰｂの位相との間の位相を有する内部クロックＲＣＬＫａを生成する。内部クロックＲＣＬＫの位相をどの程度とするかは、カウンタ回路１３０Ｒのカウント値ＣＶＲによって定められる。
内部クロックＲＣＬＫａ及び選択クロックＴＡＰｂは、セレクタ１２３Ｒに入力され、ＯＤＴ信号に基づいていずれか一方が選択される。具体的には、ＯＤＴ信号が非活性状態である第１のモードにおいては、セレクタ１２３Ｒは内部クロックＲＣＬＫａが選択され、これが内部クロックＲＣＬＫとして出力される。逆に、ＯＤＴ信号が活性状態である第２のモードにおいては、セレクタ１２３Ｒは選択クロックＴＡＰｂが選択され、これが内部クロックＲＣＬＫとして出力される。
さらに、ＯＤＴ信号はファインディレイライン１２２Ｒにも供給されており、ＯＤＴ信号が活性化するとファインディレイライン１２２Ｒの動作が停止する。ＯＤＴ信号の活性化時においては、セレクタ１２３Ｒによって選択クロックＴＡＰｂが選択されることから、ファインディレイライン１２２Ｒが動作を行う必要がないからである。
以上、ディレイライン１２０Ｒの回路構成及びその動作について説明したが、ディレイライン１２０Ｆの回路構成及びその動作も同様である。したがって、重複する説明は省略する。
次に、本実施形態による半導体装置１０の動作について説明する。
まず、コマンド端子１２ｅに供給されるＯＤＴ信号が非活性状態である場合について説明する。この場合、ＯＤＴ信号が非活性状態となり、データ入出力回路８０はコマンドに応じてリード動作又はライト動作を行う。例えばリード動作を行う場合、出力バッファＯＢを構成するプルアップ回路８１及びプルダウン回路８２のいずれか一方がオンし、これによってハイレベル又はローレベルのリードデータがデータ入出力端子１４を介して出力される。リードデータの出力タイミングは、出力制御回路８３に供給される内部クロックＬＣＬＫに基づいて制御される。
この時、ＤＬＬ回路１００は第１のモードで動作しており、ファインディレイライン１２２Ｒ，１２２Ｆによる内部クロックＬＣＬＫの微調整が行われている。これにより、リードデータの位相は外部クロックＣＫ，／ＣＫの位相と正確に一致することになる。
これに対し、コマンド端子１２ｅに供給されるＯＤＴ信号が活性状態である場合は、データ入出力回路８０はＯＤＴ動作を行う。すなわち、出力バッファＯＢを構成するプルアップ回路８１及びプルダウン回路８２の両方がオンし、出力バッファＯＢが終端抵抗器として機能する。ＯＤＴ動作時において、プルアップ回路８１及びプルダウン回路８２がオンするタイミング及びオフするタイミングは、出力制御回路８３に供給される内部クロックＬＣＬＫに基づいて制御される。
この時、ＤＬＬ回路１００は第２のモードで動作しており、ファインディレイライン１２２Ｒ，１２２Ｆがバイパスされることから、ＯＤＴ動作の動作タイミングは外部クロックＣＫ，／ＣＫの位相に対して僅かにずれている可能性がある。しかしながら、ＯＤＴ動作の動作タイミングは、リードデータの出力タイミングほど厳密に制御する必要がなく、スペック上もリード動作時以上のマージンが確保されていることから、実用上の不具合は生じない。むしろ、ファインディレイライン１２２Ｒ，１２２Ｆの停止により、ＤＬＬ回路１００の消費電力が低下することから、半導体装置全体としての消費電力を抑えることが可能となる。
以上説明したように、本実施形態においてはＤＬＬ回路１００が２つの動作モードを有している。そして、ＯＤＴ信号が活性化していない場合の第１のモードにおいては、コースディレイライン及びファインディレイラインの両方を動作させることによって、内部クロックを高精度に位相制御している。これに対し、ＯＤＴ信号が活性化している場合の第２のモードにおいては、コースディレイラインを動作させる一方、ファインディレイラインの動作を停止させることによって低消費電力で動作する。これにより、リード動作時におけるリードデータの位相を高精度に制御しつつ、ＯＤＴ動作時における消費電力を低減することが可能となる。
次に、本発明の第２の実施形態について説明する。
図５は、第２の実施形態において用いるＤＬＬ回路１００ａの回路図である。
図５に示すように、本実施形態において用いるＤＬＬ回路１００ａは、分周回路１１０が分周回路１１０ａに置き換えられている点、並びに、ディレイライン１２０Ｒ，１２０Ｆからセレクタ１２３Ｒ，１２３Ｆが削除されている点において、図３に示したＤＬＬ回路１００と異なる。また、ＯＤＴ信号によってファインディレイライン１２２Ｒ，１２２Ｆが動作停止することはない。その他の点については、図３に示したＤＬＬ回路１００と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
分周回路１１０ａは、ＯＤＴ信号の活性化の有無によって、分周クロックであるサンプリングクロックＳＹＮの周波数を変化させる。具体的には、ＯＤＴ信号が活性化していない第１のモードにおいては、外部クロックＣＫをＭ分周することによってサンプリングクロックＳＹＮを生成し、ＯＤＴ信号が活性化している第２のモードにおいては、外部クロックＣＫをＮ分周（Ｎ＞Ｍ）することによってサンプリングクロックＳＹＮを生成する。
Ｍ及びＮの値については、Ｎ＞Ｍである限り特に限定されないが、Ｎ／Ｍの比を４程度とすることが好ましい。例えば、Ｍ＝１６であれば、Ｎ＝６４に設定すればよい。この場合、第１のモードにおいては外部クロックＣＫの１６サイクルごとにサンプリングクロックＳＹＮが活性化し、第２のモードにおいては外部クロックＣＫの６４サイクルごとにサンプリングクロックＳＹＮが活性化することになる。したがって、第２のモードにおいては第１のモードよりも、カウンタ回路１３０Ｒ，１３０Ｆのカウント値更新及びディレイライン１２０Ｒ，１２０Ｆの遅延量変更の頻度が低下する。
このため、第２のモードにおいては、外部クロックＣＫ，／ＣＫに対する内部クロックＬＣＬＫの位相追従精度が低下するが、上述の通り、ＯＤＴ動作の動作タイミングは、リードデータの出力タイミングほど厳密に制御する必要がないことから、実用上の不具合は生じない。むしろ、サンプリングクロックＳＹＮの周波数低下により、ＤＬＬ回路１００の消費電力が低下することから、半導体装置全体としての消費電力を抑えることが可能となる。
次に、本発明の第３の実施形態について説明する。
図６は、第３の実施形態において用いるＤＬＬ回路１００ｂの回路図である。
図６に示すように、本実施形態において用いるＤＬＬ回路１００ａは、レプリカバッファ１６０の後段に分周回路１７０が設けられている点、並びに、ディレイライン１２０Ｒ，１２０Ｆからセレクタ１２３Ｒ，１２３Ｆが削除されている点において、図３に示したＤＬＬ回路１００と異なる。また、ＯＤＴ信号によってファインディレイライン１２２Ｒ，１２２Ｆが動作停止することはない。その他の点については、図３に示したＤＬＬ回路１００と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
分周回路１７０は、ＯＤＴ信号に基づいて、レプリカバッファ１６０の出力であるレプリカクロックＲｅｐＣＬＫを分周する。具体的には、ＯＤＴ信号が活性化していない第１のモードにおいては、レプリカバッファ１６０の出力を分周することなく、そのままレプリカクロックＲｅｐＣＬＫとして出力し、ＯＤＴ信号が活性化している第２のモードにおいては、レプリカバッファ１６０の出力をＫ分周し、これをレプリカクロックＲｅｐＣＬＫとして出力する。
分周比であるＫの値については特に限定されないが、分周回路１１０の分周比であるＭ以上であることが好ましく、Ｋ／Ｍの比を４程度とすることが好ましい。例えば、Ｍ＝１６であれば、Ｋ＝６４に設定すればよい。この場合、第１のモードにおいては外部クロックＣＫ，／ＣＫとレプリカクロックＲｅｐＣＬＫの周波数が一致するため、位相比較回路１４０Ｒ，１４０Ｆは外部クロックＣＫ，／ＣＫの１サイクルごとに位相比較を行う。これに対し、第２のモードにおいてはレプリカクロックＲｅｐＣＬＫの周波数が外部クロックＣＫ，／ＣＫの周波数の１／６４となることから、位相比較回路１４０Ｒ，１４０Ｆは外部クロックＣＫ，／ＣＫの６４サイクルごとに位相比較を行う。
このため、第２のモードにおいては、外部クロックＣＫ，／ＣＫに対する内部クロックＬＣＬＫの位相追従精度が低下するが、上述の通り、ＯＤＴ動作の動作タイミングは、リードデータの出力タイミングほど厳密に制御する必要がないことから、実用上の不具合は生じない。むしろ、レプリカクロックＲｅｐＣＬＫの周波数低下により、ＤＬＬ回路１００の消費電力が低下することから、半導体装置全体としての消費電力を抑えることが可能となる。
以上説明した第１〜第３の実施形態においては、第１のモードにおける動作は互いに同じであり、第２のモードにおける動作が異なっている。つまり、第２のモードになると、第１の実施形態ではファインディレイラインを停止させ、第２の実施形態ではサンプリングクロックＳＹＮの周波数を低下させ、第３の実施形態ではレプリカクロックＲｅｐＣＬＫの周波数を低下させている。しかしながら、これら第２のモードにおける省電力動作は、それぞれ単独でしか適用できない訳ではなく、２以上の省電力動作を併用しても構わない。
図７に示す例は、第１〜第３の実施形態における省電力動作を全て適用した例を示しており、本発明の第４の実施形態に相当する。
図７に示すＤＬＬ回路１００ｃの第１のモードにおける動作は、上述した第１〜第３の実施形態におけるそれと同一である。これに対し、ＯＤＴ信号が活性化する第２のモードにおいては、ファインディレイライン１２２Ｒ，１２２Ｆの動作が停止し、分周回路１１０ａによってサンプリングクロックＳＹＮの周波数が低下し、且つ、分周回路１７０によってレプリカクロックＲｅｐＣＬＫの周波数が低下する。これにより、第２のモードにおけるＤＬＬ回路１００ｃの消費電力は大幅に低減する。
具体的な数値を挙げて説明すると、外部クロックＣＫ，／ＣＫの周波数が８００ＭＨｚである場合、第１のモードにおけるＤＬＬ回路１００ｃの典型的な消費電力は、ファインディレイラインを除くＤＬＬ回路本体にて約３ｍＷ、ファインディレイラインにて約１ｍＷ、レプリカバッファにて約１ｍＷである。したがって、合計で約５ｍＷの電力を消費する。
これに対し、第２のモードにおいては、サンプリングクロックＳＹＮの周波数低下より、ファインディレイラインを除くＤＬＬ回路本体の消費電力は約０．７５ｍＷに抑えられる。また、ファインディレイラインの停止により、ファインディレイラインの消費電力はゼロとなる。さらに、レプリカクロックＲｅｐＣＬＫの周波数低下により、レプリカバッファの消費電力は約０．０２ｍＷに抑えられる。したがって、消費電力の合計は約０．７７ｍＷとなり、約８５％もの消費電力低減が達成される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、ＤＬＬ回路を備えるシンクロナスメモリを例に説明したが、本発明によるクロック生成回路がＤＬＬ回路であることは必須でない。したがって、データ入出力回路の動作タイミングを規定する内部クロックを生成する回路であれば、ＤＬＬ回路以外のクロック生成回路であっても構わない。また、本発明による半導体装置がシンクロナスメモリであることも必須でない。
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ メモリセルアレイ
８０ データ入出力回路
８１ プルアップ回路
８２ プルダウン回路
８３ 出力制御回路
８４ 入力レシーバ
１００，１００ａ，１００ｂ，１００ｃ ＤＬＬ回路
１１０，１１０ａ，１７０ 分周回路
１２０Ｒ，１２０Ｆ ディレイライン
１２１Ｒ，１２１Ｆ コースディレイライン
１２２Ｒ，１２２Ｆ ファインディレイライン
１２３Ｒ，１２３Ｆ セレクタ
１３０Ｒ，１３０Ｆ カウンタ回路
１４０Ｒ，１４０Ｆ 位相比較回路
１５０ 信号合成器
１６０ レプリカバッファ
ＣＫ，／ＣＫ 外部クロック
ＣＶＲ，ＣＶＦ カウント値
ＬＣＬＫ，ＲＣＬＫ，ＦＣＬＫ 内部クロック
ＲｅｐＣＬＫ レプリカクロック
ＳＥＬ セレクタ
ＳＹＮ サンプリングクロック
ＴＡＰ 遅延回路

Claims (5)

  1. データ入出力端子と、
    前記データ入出力端子に接続されたＯＤＴ機能を有するデータ入出力回路と、
    前記データ入出力回路の動作タイミングを規定する内部クロックを生成するクロック生成回路と、を備え、
    前記クロック生成回路は、前記内部クロックを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、前記データ入出力回路がＯＤＴ動作を行っていない場合には前記第１のモードで動作し、前記データ入出力回路がＯＤＴ動作を行っている場合には前記第２のモードで動作することを特徴とする半導体装置。
  2. 前記クロック生成回路は、外部クロックを遅延させることによって、位相制御された前記内部クロックを生成するＤＬＬ回路であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＤＬＬ回路は、遅延量の調整ピッチが相対的に大きいコースディレイラインと、遅延量の調整ピッチが相対的に小さいファインディレイラインとを含んでおり、
    前記第１のモードにおいては、前記コースディレイライン及び前記ファインディレイラインの両方を動作させ、
    前記第２のモードにおいては、前記コースディレイラインを動作させ、前記ファインディレイラインの動作を停止させることを特徴とする請求項２に記載の半導体装置。
  4. 前記外部クロックをＭ分周することによって第１のサンプリングクロックを生成し、前記外部クロックをＮ分周（Ｎ＞Ｍ）することによって第２のサンプリングクロックを生成する第１の分周回路をさらに備え、
    前記ＤＬＬ回路は、前記外部クロックの遅延量を指定するカウンタ回路を含んでおり、
    前記第１のモードにおいては、前記第１のサンプリングクロックに同期して前記カウンタ回路のカウント値を更新し、
    前記第２のモードにおいては、前記第２のサンプリングクロックに同期して前記カウンタ回路のカウント値を更新することを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記内部クロックを受け、前記データ入出力端子から出力される出力データと同じ位相を持つレプリカクロックを生成するレプリカ回路と、
    前記レプリカクロックを分周する第２の分周回路と、をさらに備え、
    前記ＤＬＬ回路は、
    前記レプリカクロックと前記外部クロックの位相を比較する位相比較回路と、
    前記位相比較回路の出力に基づいてカウント値が更新され、前記カウント値に基づいて前記外部クロックの遅延量を指定するカウンタ回路と、を含み、
    前記位相比較回路は、
    前記第１のモードにおいては、前記第２の分周回路によって分周されていない前記レプリカクロックを用いて位相比較を行い、
    前記第２のモードにおいては、前記第２の分周回路によって分周された前記レプリカクロックを用いて位相比較を行うことを特徴とする請求項２又は３に記載の半導体装置。
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