KR100681879B1

KR100681879B1 - 온-다이 터미네이션 제어 장치

Info

Publication number: KR100681879B1
Application number: KR1020060004366A
Authority: KR
Inventors: 이동욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-01-16
Filing date: 2006-01-16
Publication date: 2007-02-15
Also published as: JP2007195168A; US7888963B2; US7288959B1; JP2013048459A; US20080001624A1; TWI336559B; CN101025995A; US20070164780A1; TW200731662A; CN101025995B

Abstract

본 발명은 온-다이 터미네이션 제어 장치에 관한 것으로서, 특히, ODT(On-Die Termination)의 조정시 오프셋(Offset) 전압 값을 보상하여 외부 저항값과 온 다이 터미네이션 값을 일치시킴으로써 전류 특성을 향상시킬 수 있도록 하는 기술을 개시한다.　 이러한 본 발명은 코드신호에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션 제어부와, 온 다이 터미네이션 제어부의 출력전압에서 오프셋 전압 값을 검출하여 커패시터에 저장하고, 저장된 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부와, 오프셋 보상부의 출력을 일정시간 저장하는 래치, 및 래치의 출력을 카운팅하여 코드신호를 증가 또는 감소시키는 카운터를 포함한다.

온-다이 터미네이션, 비교기, 오프셋, 전압, 커패시터

Description

온-다이 터미네이션 제어 장치{Device for Controlling On-Die Termination}

도 1은 종래의 온-다이 터미네이션 제어 장치에 관한 구성도.

도 2는 본 발명에 따른 온-다이 터미네이션 제어 장치에 관한 구성도.

도 3은 도 2의 오프셋 보상부에 관한 각 펄스 파형도.

도 4 및 도 5는 도 2의 오프셋 보상부에 관한 동작을 설명하기 위한 도면.

도 6은 본 발명에 따른 온-다이 터미네이션 제어 장치에 다른 실시예.

본 발명은 온-다이 터미네이션 제어 장치에 관한 것으로서, 특히, ODT(On-Die Termination)의 조정시 오프셋(Offset) 전압 값을 보상하여 외부 저항값과 온 다이 터미네이션 값을 정확하게 일치시킴으로써 온-다이 터미네이션의 교정정확도(calibration accuracy)를 향상시킬 수 있도록 하는 기술이다.　

반도체 장치의 동작 속도가 고속화됨에 따라 반도체 장치들 간에 인터페이스(interface)되는 신호의 스윙(swing) 폭은 점차로 줄어들고 있다.　 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다.　 그러나, 신호의 스윙 폭이 줄어들수록 외부 노이즈(noise)에 대한 영향은 증가하게 되고, 인터페이스 단에서 임 피던스(impedance)의 미스매칭(mis-matching, 부정합)에 따른 신호의 반사도 크리티컬(Critical)해진다.　 임피던스의 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생된다.　

임피던스의 미스매칭이 발생되면 데이타의 고속 전송이 어렵게 되고 반도체 장치의 데이타 출력단으로부터 출력되는 출력 데이타가 왜곡될 수 있다.　 즉, 저항(resistance)이 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다.　

그러나, 외부에 고정 저항을 인가하는 경우에는 집적회로의 노화나 온도변화 혹은 제조 공정상의 차이로 인하여 적절히 매칭될 수 없다.　 따라서, 수신측(receiver)의 반도체 장치가 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드(set-up/hold) 페일(fail) 또는 입력 레벨의 판단 미스 등의 문제들이 빈번히 야기될 수 있다.　

이에 따라, 최근에는 외부 기준 저항과 비교하여 저항값이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온(turn-on)되는 트랜지스터의 개수를 조절함으로써 터미네이션단의 저항을 조정하는 기술이 제시되었다.　

따라서, 동작 속도의 고속화가 요구되는 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션(On-Die Termination)이라고 불리우는 임피던스 매칭 회로를 집적회로 칩(IC chip) 내의 패드(pad) 근처에 채용하게 된다.　 특히, DDR(Double Data Rate) 메모리 장치의 데이타 전송속도를 더욱 빠르게 제어하기 위해 여러 가지 새로운 개념이 추가되고 있다.　 이 중에서 터미네이션 (Termination)단의 저항은 소자 간의 신호전송을 원활히 하기 위해 필요하다.

도 1은 이러한 종래의 온-다이 터미네이션 제어 장치에 관한 구성도이다.

종래의 온-다이 터미네이션 제어 장치는 온 다이 터미네이션(ODT;On-Die Termination) 제어부(10)와, 외부저항 R5와, 비교기(20)와, 래치(30) 및 카운터(40)를 구비한다.

여기서, 온 다이 터미네이션 제어부(10)는 복수개의 PMOS트랜지스터 P0 ~ P4와, 상기 복수개의 PMOS트랜지스터 P0 ~ P4에 대응적으로 연결된 복수개의 저항 R0 ~ R4을 구비한다.　 복수개의 PMOS트랜지스터 P0 ~ P4는 각 게이트 단자를 통해 코드신호 <0:4>가 인가된다.　 외부저항 R5는 온 다이 터미네이션 제어부(10)와 접지전압단 사이에 연결되며, 상기 외부저항 R5는 DDR2 이상의 메모리분야에서 ZQ저항으로 통칭되기도 한다.

그리고, 비교기(comparator)(20)는 포지티브(positive) 단자(+)를 통해 노드 (A)의 출력이 인가되고, 네가티브(negative) 단자(-)를 통해 VDD/2 값을 갖는 기준전압 vref가 인가된다.　 여기서, 비교기(20)는 일반적인 차동 증폭기(Differential amplifier)로 구성된다.　 래치(30)는 펄스신호 pulsec에 따라 비교기(20)의 출력을 래치(latch)한다.　 카운터(counter)(40)는 래치(30)의 출력을 카운팅하여 코드신호 code<0:4>를 출력한다.　　

이러한 구성을 갖는 종래의 온-다이 터미네이션 제어 장치의 동작을 설명하면 다음과 같다.　

먼저, 비교기(20)는 온 다이 터미네이션 제어부(10)의 출력과 기준전압 vref 을 비교하여 논리 하이(high) 또는 논리 로우(low) 신호를 출력한다.　

예를 들어, 온 다이 터미네이션 제어부(10)의 저항값이 외부저항 R5 보다 작을 경우 노드 (A)의 값이 기준전압 vref 보다 커지게 되고, 결과적으로 래치(30)의 출력단인 노드 (B)가 하이(high)가 된다.　 그리고, 노드 (B)가 하이가 될 경우 카운터(40)의 5비트 코드신호 code<0:4> 중 최하위비트 LSB(Least Significant Bit) 코드가 '1' 증가하게 된다.　 이에 따라, 온 다이 터미네이션 제어부(10)의 PMOS트랜지스터 P0 ~ P4 중 상기 코드값이 1 증가된 것에 해당하는 PMOS트랜지스터가 오프(turn-off)되어 온 다이 터미네이션 저항값이 증가된다.　

반면에, 온 다이 터미네이션 제어부(10)의 저항값이 외부저항 R5 보다 클 경우 노드 (A)의 값이 기준전압 vref 보다 작아지게 되고, 결과적으로 래치(30)의 출력단인 노드 (B)가 로우(low)가 된다.　 그리고, 노드 (B)가 로우(low)가 될 경우 카운터(40)의 5비트 코드신호 code<0:4> 중 최하위비트 LSB(Least Significant Bit) 코드가 '1' 감소하게 된다.　 이에 따라, 온 다이 터미네이션 제어부(10)의 PMOS트랜지스터 P0 ~ P4 중 상기 코드값이 1 감소된 것에 해당하는 PMOS트랜지스터가 턴온되어 온 다이 터미네이션 저항값이 감소된다.　

이와 같은 방식으로 온 다이 터미네이션 저항값이 감소되거나 또는 증가함에 의해, 외부저항 R5의 저항값과 온 다이 터미네이션 저항값이 같아지게 된다.

그런데, 이러한 종래의 온-다이 터미네이션 제어 장치는 비교기(20)의 포지티브 단자(+)에 오프셋(offset) 전압 Vos이 존재하게 된다. 그래서 " 노드 (A)의 전압 + 오프셋 전압 Vos"에 해당하는 전압이 비교기(20)에 전달된다.　 이에 따라, 비교기(20)는 오프셋 전압 Vos이 포함된 노드 (A)의 전압과 기준전압 vref을 비교하게 되고, 이로부터 실제 외부저항 R5과 다른 온 다이 터미네이션 저항값을 설정하게 된다.

이렇게 되면, 외부저항과 일치하는 정확한 온-다이 터미네이션을 구현할 수 없게 되고, 이로부터 온-다이 터미네이션 교정(calibration)의 정확도(accuracy)를 신뢰할 수 없게 된다. 또한 온-다이 터미네이션과 드라이버(driver)의 전류소비특성(current characteristics)을 개선할 수 없게 되어, 결과적으로 고주파수(high frequency) 동작을 요하는 고속 메모리의 구현에 저해요소로 작용하는 문제점이 발생한다.　

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 온-다이 터미네이션(ODT; On-Die Termination)의 조정시 비교기에 입력되는 오프셋(Offset) 전압 값을 커패시터를 통해 보상하여 외부 저항값과 온 다이 터미네이션 값을 일치시킴으로써 전류 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.　

또한 본 발명의 다른 목적은 온-다이 터미네이션의 조정시 비교기에 입력되는 오프셋전압을 제거함에 의해, 온-다이 터미네이션의 교정 정확도를 향상시킬 수 있도록 하는 것이다.

또한, 본 발명의 또다른 목적은 온-다이 터미네이션 회로에서 생성된 코드신호를 이용하여 NMOS 구동부를 보정하여 정확한 드라이버의 값을 생성할 수 있도록 하는데 그 목적이 있다.　

상기한 목적들을 달성하기 위한 본 발명의 온-다이 터미네이션 제어 장치는, 코드신호에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션 제어부; 온 다이 터미네이션 제어부의 출력전압에서 오프셋 전압 값을 검출하여 커패시터에 저장하고, 저장된 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부; 오프셋 보상부의 출력을 일정시간 저장하는 래치; 및 래치의 출력을 카운팅하여 코드신호를 증가 또는 감소시키는 카운터를 포함하는 것을 특징으로 한다.　

상기 온 다이 터미네이션 제어부는, 소스 단자를 통해 전원전압이 인가되고 각 게이트 단자를 통해 상기 코드신호가 인가되는 복수개의 PMOS트랜지스터; 및 상기 복수개의 PMOS트랜지스터의 드레인 단자와 각각 대응적으로 연결된 복수개의 저항을 포함하는 것이 바람직하다.　

상기 오프셋 보상부는,　 제 1펄스신호의 활성화시 네가티브 피드백 루프를 형성하여 상기 오프셋 전압 값을 상기 커패시터에 저장하고, 제 2펄스신호의 활성화시 상기 커패시터에 저장된 상기 오프셋 전압 값을 상쇄시켜 상기 기준전압과 비교함이 바람직하다.　

여기에서 상기 제 1펄스신호는 상기 오프셋 보상부를 프리차지시키기 위한 신호이며, 상기 제 2펄스신호는 상기 제 1펄스신호의 비활성화 구간에서 활성화되는 신호임을 특징으로 한다.

상기 오프셋 보상부는 상기 제 2펄스신호의 활성화시 온 다이 터미네이션 제어부의 출력과 상기 기준전압을 비교하는 비교기; 상기 온 다이 터미네이션 제어부와 상기 비교기 사이에 연결된 상기 커패시터; 상기 제 1펄스신호의 활성화시 상기 커패시터에 상기 오프셋 전압값을 저장하고 상기 비교기에 상기 기준전압과 상기 오프셋 전압값을 합산한 값을 출력하고, 상기 제 2펄스신호의 활성화시 상기 기준전압과 상기 오프셋 전압값을 상쇄시킨 상기 온 다이 터미네이션 제어부의 출력을 상기 비교기에 출력하는 스위칭수단을 포함하여 구성하는 것이 바람직하다.

상기 비교기는 상기 제 1펄스신호의 활성화시 유니트 게인을 가지며 출력단을 통해 상기 기준전압과 상기 오프셋 전압값을 합산한 값을 출력하는 것을 특징으로 한다.

상기 스위칭수단은 상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 기준전압을 제 1노드에 출력하는 제 1전송게이트; 상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 온 다이 터미네이션 제어부의 출력을 제 2노드에 출력하는 제 2전송게이트; 상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 제 1노드와 상기 제 2노드를 선택적으로 연결하는 제 3전송게이트; 상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 커패시터의 출력단과 상기 기준전압의 인가단 사이의 연결을 선택적으로 제어하는 제 4전송게이트; 및 상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 비교기의 출력단과 상기 비교기의 네가티브 단자 사이의 연결을 선택적으로 제어하는 제 5전송게이트를 포함하여 구성함이 바람직하다.

상기 래치 및 상기 카운터는 제 3펄스신호에 따라 활성화 제어됨을 특징으로 한다.

상기 제 3펄스신호는 상기 제 2펄스신호의 활성화 구간 내에서 활성화 상태로 제어됨을 특징으로 한다.

또한, 본 발명은 제 1코드신호에 따라 해당하는 제 1트랜지스터부가 선택적으로 턴온/턴오프되어 온 다이 터미네이션 저항값을 조정하는 온 다이 터미네이션 제어부; 온 다이 터미네이션 제어부의 출력전압에서 오프셋 전압 값을 검출하여 커패시터에 저장하고, 저장된 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부; 오프셋 보상부의 출력을 일정시간 저장하는 래치; 래치의 출력을 카운팅하여 제 1코드신호를 증가 또는 감소시켜 제 2코드신호를 출력하는 카운터; 및 제 2코드신호에 따라 해당하는 제 2트랜지스터부가 선택적으로 턴온/턴오프되어 출력 저항값을 조정하는 구동 제어부를 포함하는 것을 특징으로 한다.　

상기 구동 제어부는 상기 온 다이 터미네이션 제어부와 연결된 복수개의 제 2저항; 및　 소스 단자를 통해 접지전압에 공통으로 연결되고 각 게이트 단자를 통해 상기 제 2코드신호가 인가되며 드레인 단자가 상기 복수개의 제 2저항과 각각 연결된 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 한다.

또한, 본 발명은 코드신호에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션 제어부; 상기 온 다이 터미네이션 제어부에 연결된 외부저항; 상기 온 다이 터미네이션 제어부의 출력노드에 연결된 오프셋전압 상쇄수단; 기준전압을 한쪽 입력단자로 입력하고 다른 한쪽 입력단자에는 상기 오프셋전압 상쇄수단이 연결되어 각 입력단자에 입력되는 전압값을 비교하는 비교기; 상기 비교기의 출력신호를 이용하여 상기 코드신호를 증가 또는 감소시키는 카운터를 포함하는 것을 특징으로 한다.

바람직하게는 상기 비교의 출력신호를 래치하여 상기 카운터로 전달하는 래치를 더 구비한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 온-다이 터미네이션 제어 장치에 관한 구성도이다.　

본 발명에 의한 온-다이 터미네이션 제어장치는, 코드신호 code<0:4>에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션(ODT; On-Die Termination) 제어부(100); 상기 온 다이 터미네이션(ODT; On-Die Termination) 제어부(100)에 연결된 외부저항 R11; 상기 온 다이 터미네이션 제어부(100)의 출력전압에서 오프셋전압(offset voltage) 값을 검출하여 커패시터(capacitor) CC에 저장하고, 저장된 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부(200); 오프셋 보상부(200)의 출력을 일정시간 저장하는 래치(latch)(300); 및 상기 래치(300)의 출력을 카운팅하여 코드신호 code<0:4>를 증가 또는 감소시키는 카운터(400)를 포함하여 구성된다.

여기서, 온 다이 터미네이션 제어부(100)는 복수개의 PMOS트랜지스터 P5 ~ P9와, 복수개의 저항 R6 ~ R10을 구비한다.　 복수개의 PMOS트랜지스터 P5 ~ P9의 각 소스(source) 단자는 전원전압단에 공통으로 연결되고, 각 게이트 단자를 통해 코드신호 <0:4>가 인가된다.　 그리고, 복수개의 저항 R6 ~ R10은 복수개의 PMOS트랜지스터 P5 ~ P9의 드레인 단자와 각각 대응적으로 연결된다.　 또한, 외부저항 R11는 온 다이 터미네이션 제어부(100)와 접지전압단 사이에 연결된다.　

그리고, 오프셋 보상부(200)는 복수개의 전송게이트 T1 ~ T5와, 커패시터 CC 및 비교기(210)를 구비한다.　 도 2에서 오프셋 보상부(200)에 비교기(210)를 포함하여 그 블럭안에 있는 것으로 표시하였는데, 이는 펄스신호들의 활성화에 따라 비교기(210)의 출력전압이 오프셋 보상동작에 이용되는 것을 고려하여 그렇게 표시한 것이다. 그러나 본 발명의 기술적 범주를 고려한다면, 오프셋보상부는 도 2의 블럭 200으로 표시된 구성 외에도 얼마든지 다양한 변형이 이루어질 수 있을 것이다. 예를 든다면, 오프셋보상에 있어서 비교기(210)의 출력을 이용하지 않고 오프셋보상부를 비교기(210)의 입력단에만 설치하는 회로구성도 가능할 것이다.

한편, 전송게이트(Transmission gate) T1는 펄스신호 pulsei,pulseib의 상태에 따라 VDD/2의 값을 갖는 기준전압 vref를 선택적으로 출력한다.　 전송게이트 T2는 전송게이트 T1과 동시에 턴온(turn-on)/턴오프(turn-off)되며, 펄스신호 pulsei,pulseib의 상태에 따라 노드 (C)의 신호를 선택적으로 출력한다.　 이때, 펄스신호 pulseib는 펄스신호 pulsei와 위상이 반대인 신호이다.　 전송게이트 T3는 펄스신호 pulsep,pulsepb의 상태에 따라 노드 (D)와 노드 (E)를 선택적으로 연결한 다.　 여기서, 전송게이트 T3는 오프셋 보상을 위한 네가티브 피드백 루프(negative feedback loop)를 형성하기 위해 구비된다.　 오프셋 보상(offset compensation)을 위한 커패시터(capacitor) CC는 노드 (E)와 노드 (F) 사이에 연결된다.　　 또한, 전송게이트 T4는 펄스신호 pulsep,pulsepb의 상태에 따라 기준전압 vref을 노드 (F)에 선택적으로 출력한다.　 여기서, 전송게이트 T4는 네가티브 피드백 루프에 기준전압 vref를 인가하기 위해 구비된다.　 전송게이트 T5는 펄스신호 pulsep,pulsepb의 상태에 따라 비교기(210)의 출력을 노드 (D)에 선택적으로 출력한다.　 이때, 펄스신호 pulsepb는 펄스신호 pulsep와 위상이 반대인 신호이다.　

또한, 비교기(210)는 포지티브 단자(+)를 통해 노드 (G)의 출력이 인가되고, 네가티브 단자(-)를 통해 노드 (D)의 출력이 인가된다.　 여기서, 비교기(210)는 일반적인 차동 증폭기(Differential amplifier)로 구성된다.　

따라서, 오프셋 보상부(200)는 온/오프 기능을 수행하는 스위치(switch)로서 전송게이트를 사용하고, 또한 상기 전송게이트를 제어하는 펄스신호 및 그 반전 펄스신호를 사용함으로써 신호의 전달시 커패시터의 커플링(coupling)에 의한 노이즈(noise)를 최소화시킬 수 있도록 한다.　 점유면적 등을 위해 상기 스위치를 엔모스(NMOS)트랜지스터로 구성할 수도 있지만, 그렇게 되면 신호에 대한 커플링노이즈를 야기시키게 되어, 도 2에 도시된 바와 같이 전송게이트(transmission gate)로 실시구성하는 것이 가장 바람직하다.

래치(300)는 펄스신호 pulsec에 따라 비교기(210)의 출력을 래치한다.　 카운터(400)는 래치(300)의 출력을 카운팅하여 코드신호 code<0:4>를 출력한다.　　

이러한 구성을 갖는 본 발명의 동작 과정을 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.　

먼저, 본 발명에 의한 도 2의 온-다이 터미네이션 제어장치의 오프셋 보상부(200)와 래치(300) 및 카운터(400)를 구동하기 위해, 3개의 펄스(pulse)를 이용하여 구현할 수 있는데, 이들 3개의 펄스신호들의 파형특성은 도 3과 같이 나타낼 수 있다.

즉, 펄스신호 pulsep의 파형은 도 3에 도시된 바와 같으며, 이 펄스신호 pulsep는 오프셋 보상부(200)를 프리차지(precharge)시키기 위한 펄스이다.　

먼저, 펄스신호 pulsep가 활성화되고, 펄스신호 pulsei가 비활성화될 경우 도 4의 회로와 같이 비교기(210)의 동작은 그 입력이 차단되어 유니티 게인(Uinty Gain)을 갖는 네가티브 피드백 루프(negative feedback loop)가 형성된다.　 즉, 펄스신호 pulsep가 활성화되고, 펄스신호 pulsei가 비활성화될 경우 전송게이트 T1,T2가 턴오프(turn-off)되고, 전송게이트 T3 ~ T5가 턴온(turn-on)된다.　 이에 따라, 비교기(210)의 포지티브 단자(+)에는 " 기준전압 vref + 오프셋 전압 Vos "에 해당하는 전압이 인가된다.　 그리고, 비교기(210)가 유니티 게인을 가지게 되어 비교기(210)의 출력이 포지티브 단자(+)와 동일한 " 기준전압 vref + 오프셋 전압 Vos "이 된다.　 따라서, 커패시터 CC에는 기준전압 vref와 "기준전압 vref + 오프셋 전압 Vos"의 차이인 '-오프셋 전압' 즉, '-Vos'가 저장된다.　

반면에, 도 3을 참조시, 펄스신호 pulsei는 펄스신호 pulsep가 활성화되지 않는 구간에서 활성화(activation) 상태로 제어되는 신호이다.　 이에 따라, 펄스신 호 pulsep가 로우(low)가 되면 펄스신호 pulsei가 하이(high)가 되어 비교기(210)를 통한 비교 동작이 수행된다.　

즉, 펄스신호 pulsep가 로우(low)이고, 펄스신호 pulsei가 하이(high)가 되면, 전송게이트 T1,T2가 턴온(turn-on)되고, 전송게이트 T3 ~ T5가 턴오프(turn-off)된다.　 이에 따라, 도 5의 회로와 같이, 비교기(210)의 네가티브(-) 입력단에 기준전압 vref가 인가되고 노드 (C)와 비교기(210)의 포지티브(+) 입력단에 커패시터 CC가 연결된다.　 따라서, 커패시터 CC에 '이전의 저장값'인 -오프셋 전압 즉, -Vos가 가해지게 되고, 동시에 커패시터 CC와 비교기(210)과의 사이에는 오프셋 전압 Vos가 존재하므로 서로간에 값이 상쇄하게 된다. 따라서 오프셋전압 Vos는 커패시터에 저장된 -Vos에 의해 전압이 상쇄됨으로써, 결과적으로 순수하게 노드 (C)의 전압값만이 기준전압 Vref와 비교된다.　 이처럼 비교기(210)의 비교동작시에 오프셋 전압값을 제거한 순수한 온-다이 터미네이션값만을 외부저항값과 서로 비교가 가능하게 된다.

또한, 도 3에 도시된 바와 같이, 펄스신호 pulsec는 펄스신호 pulsei가 활성화 상태인 구간 내에서 활성화되는 신호이다.　 따라서, 펄스신호 pulsec가 활성화되면 비교된 결과값이 래치(300)에 의해 래치되어 카운터(400)의 출력인 코드신호 code<0:4>의 값이 변화된다.　

즉, 비교기(210)는 온 다이 터미네이션 제어부(100)의 출력과 기준전압 vref을 비교하여 하이(high) 또는 로우(low) 신호를 출력한다.　

예를 들어, 온 다이 터미네이션 제어부(100)의 저항값이 외부저항 R11 보다 작을 경우 노드 (C)의 값이 기준전압 vref 보다 커지게 되어 노드 (H)가 하이(high)가 된다.　 그리고, 노드 (H)가 하이(high)가 될 경우 카운터(400)의 5비트 코드신호 code<0:4> 중 최하위비트 LSB(Least Significant Bit) 코드가 1 증가하게 된다.　 이에 따라, 온 다이 터미네이션 제어부(100)의 PMOS트랜지스터 P5 ~ P9 중 증가된 코드값에 해당하는 PMOS트랜지스터가 턴오프(turn-off)되어 온 다이 터미네이션 저항값이 증가된다.　

반면에, 온 다이 터미네이션 제어부(100)의 저항값이 외부저항 R11 보다 클 경우 노드 (C)의 값이 기준전압 vref 보다 작아지게 되어 노드 (H)가 로우(low)가 된다.　 그리고, 노드 (H)가 로우(low)가 될 경우 카운터(400)의 5비트 코드신호 code<0:4> 중 최하위비트 LSB(Least Significant Bit) 코드가 1 감소하게 된다.　 이에 따라, 온 다이 터미네이션 제어부(100)의 PMOS트랜지스터 P5 ~ P9 중 감소된 코드값에 해당하는 PMOS트랜지스터가 턴온(turn-on)되어 온 다이 터미네이션 저항값이 감소된다.　

이와 같은 방식으로 온 다이 터미네이션 저항값이 감소되거나 또는 증가하여 외부저항 R11의 저항값과 온 다이 터미네이션 저항값이 같아지게 된다.　 여기서 본 발명의 구성을 통해, 외부저항 R11의 저항값과 온 다이 터미네이션 저항값이 같아질 때까지 교정(calibration)하는 것은 그 신뢰도가 매우 뛰어나게 되며, 이는 전술한 바와 같이, 오프셋전압이 제거됨에 의한 것임은 당연한 기술적 사실이다.

한편, 도 6은 본 발명에 따른 온-다이 터미네이션 제어 장치를 복수개의 NMOS driver구성방식의 온-다이 터미네이션 장치에 적용한 예를 보여주는 회로도이 다.　 도 6의 실시예는 도 2의 구성에 비해, 온-다이 터미네이션 장치가 외부저항 R11 대신에 복수개의 NMOS 드라이버 N1 ~ N5를 채용한 것이다.

그 구성은, 제 1코드신호 code<0:4>에 따라 해당하는 제 1트랜지스터부가 선택적으로 턴온/턴오프되어 온 다이 터미네이션 저항값을 조정하는 온 다이 터미네이션 제어부(100); 온 다이 터미네이션 제어부(100)의 출력전압에서 오프셋 전압 값 Vos를 검출하여 커패시터 CC에 저장하고, 저장된 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압 vref을 비교하여 출력하는 오프셋 보상부(200); 오프셋 보상부(200)의 출력을 일정시간 저장하는 래치(300); 상기 래치(300)의 출력을 카운팅하여 상기 제 1코드신호 code<0:4>를 증가 또는 감소시켜 제 2코드신호 ncode<0:4>를 출력하는 카운터(400); 및 상기 제 2코드신호 ncode<0:4>에 따라 해당하는 제 2트랜지스터부 N1 ~ N5가 선택적으로 턴온/턴오프되어 출력 저항값을 조정하는 구동 제어부(500)를 포함하여 이루어진다.

복수개의 NMOS 드라이버는 구동제어부(500)를 구성하고 있다.　 여기서, 구동 제어부(500)는 복수개의 저항 R12 ~ R16과 복수개의 NMOS트랜지스터 N1 ~ N5를 구비한다.　 복수개의 저항 R12 ~ R16은 온 다이 터미네이션 제어부(100)과 연결되며, 복수개의 NMOS트랜지스터 N1 ~ N5는 복수개의 저항 R12 ~ R16과 각각의 드레인 단자가 연결되며 각 소스(source) 단자를 통해 접지전압에 공통으로 연결된다.　 그리고, 복수개의 NMOS트랜지스터 N1 ~ N5는 각 게이트 단자를 통해 제2의 코드신호 ncode<0:4>가 인가된다.　

이러한 구성을 갖는 도 6의 실시예는 오프셋 보정된 코드신호 code<0:4>를 이용하여 NMOS 구동부를 교정(calibration)하기 위한 제2의 코드신호 ncode<0:4>를 생성한다.　 이러한 도 6의 실시예에서 오프셋보상 즉, 오프셋제거동작을 통한 온-다이 터미네이션 교정 동작은 전술한 도 2와 동일하므로 그 상세한 동작의 설명은 생략하기로 한다.　

다만, 도 6의 실시예는 온 다이 터미네이션 저항값을 제어한 이후에, 생성된 코드신호 ncode<0:4>를 증가 또는 감소시키도록 한다.　 이러한 코드신호 ncode<0:4>는 구동 제어부(500)의 입력으로 입력되어 NMOS트랜지스터 N1~N5 중 해당하는 NMOS트랜지스터가 턴온/턴오프되어 NMOS 구동부의 보정을 위한 저항값이 조절된다.　

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.

첫째, ODT(On-Die Termination)의 조정시 비교기에 입력되는 오프셋(Offset) 전압 값을 커패시터를 통해 보상하여 외부 저항값과 온-다이 터미네이션 값을 일치시킴으로써 전류 특성을 향상시킬 수 있도록 한다.

둘째, 온-다이 터미네이션의 조정시 비교기에 입력되는 오프셋전압을 제거함에 의해, 온-다이 터미네이션의 교정 정확도를 향상시킬 수 있어, 특히 고속의 출력동작을 필요로 하는 차세대 메모리의 구현을 가능하게 한다.

셋째, 온 다이 터미네이션 회로에서 생성된 코드신호를 이용하여 NMOS 구동부를 보정하여 정확한 드라이버의 값을 생성함으로써 결과적으로 동작 주파수를 향상시킬 수 있도록 하는 효과를 제공한다.　

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.　

Claims

코드신호에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션 제어부;

상기 온 다이 터미네이션 제어부의 출력전압에서 오프셋 전압 값을 검출하여 커패시터에 저장하고, 저장된 상기 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부;

상기 오프셋 보상부의 출력을 일정시간 저장하는 래치; 및

상기 래치의 출력을 카운팅하여 상기 코드신호를 증가 또는 감소시키는 카운터를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 1항에 있어서, 상기 온 다이 터미네이션 제어부는

소스 단자를 통해 전원전압이 인가되고 각 게이트 단자를 통해 상기 코드신호가 인가되는 복수개의 PMOS트랜지스터; 및

상기 복수개의 PMOS트랜지스터의 드레인 단자와 각각 대응적으로 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 1항에 있어서, 상기 오프셋 보상부는

제 1펄스신호의 활성화시 네가티브 피드백 루프를 형성하여 상기 오프셋 전압 값을 상기 커패시터에 저장하고, 제 2펄스신호의 활성화시 상기 커패시터에 저 장된 상기 오프셋 전압 값을 상쇄시켜 상기 기준전압과 비교하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 3항에 있어서, 상기 제 1펄스신호는 상기 오프셋 보상부를 프리차지시키기 위한 신호이며, 상기 제 2펄스신호는 상기 제 1펄스신호의 비활성화 구간에서 활성화되는 신호임을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 3항 또는 제 4항에 있어서, 상기 오프셋 보상부는

상기 제 2펄스신호의 활성화시 온 다이 터미네이션 제어부의 출력과 상기 기준전압을 비교하는 비교기;

상기 온 다이 터미네이션 제어부와 상기 비교기 사이에 연결된 상기 커패시터;

상기 제 1펄스신호의 활성화시 상기 커패시터에 상기 오프셋 전압값을 저장하고 상기 비교기에 상기 기준전압과 상기 오프셋 전압값을 합산한 값을 출력하고, 상기 제 2펄스신호의 활성화시 상기 기준전압과 상기 오프셋 전압값을 상쇄시킨 상기 온 다이 터미네이션 제어부의 출력을 상기 비교기에 출력하는 스위칭수단을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 5항에 있어서, 상기 비교기는 상기 제 1펄스신호의 활성화시 유니트 게인을 가지며 출력단을 통해 상기 기준전압과 상기 오프셋 전압값을 합산한 값이 출력 됨을 특징으로 하는 온-다이 터미네이션 제어 장치.　　　
제 5항에 있어서, 상기 스위칭수단은

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 기준전압을 제 1노드에 출력하는 제 1전송게이트;

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 온 다이 터미네이션 제어부의 출력을 제 2노드에 출력하는 제 2전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 제 1노드와 상기 제 2노드를 선택적으로 연결하는 제 3전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 커패시터의 출력단과 상기 기준전압의 인가단 사이의 연결을 선택적으로 제어하는 제 4전송게이트; 및

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 비교기의 출력단과 상기 비교기의 네가티브 단자 사이의 연결을 선택적으로 제어하는 제 5전송게이트를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 3항에 있어서, 상기 래치 및 상기 카운터는 제 3펄스신호에 따라 활성화 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 8항에 있어서, 상기 제 3펄스신호는 상기 제 2펄스신호의 활성화 구간 내에서 활성화 상태로 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 1코드신호에 따라 해당하는 제 1트랜지스터부가 선택적으로 턴온/턴오프되어 온 다이 터미네이션 저항값을 조정하는 온 다이 터미네이션 제어부;

상기 온 다이 터미네이션 제어부의 출력전압에서 오프셋 전압 값을 검출하여 커패시터에 저장하고, 저장된 상기 오프셋 전압 값을 상쇄시킨 전압과 기설정된 기준전압을 비교하여 출력하는 오프셋 보상부;

상기 오프셋 보상부의 출력을 일정시간 저장하는 래치;　

상기 래치의 출력을 카운팅하여 상기 제 1코드신호를 증가 또는 감소시켜 제 2코드신호를 출력하는 카운터; 및

상기 제 2코드신호에 따라 해당하는 제 2트랜지스터부가 선택적으로 턴온/턴오프되어 출력 저항값을 조정하는 구동 제어부를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 10항에 있어서, 상기 온 다이 터미네이션 제어부는

공통 소스 단자를 통해 전원전압이 인가되고 공통 게이트 단자를 통해 상기 제 1코드신호가 인가되는 복수개의 PMOS트랜지스터; 및

상기 복수개의 PMOS트랜지스터의 드레인 단자와 각각 연결된 복수개의 제 1저항을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 10항에 있어서, 상기 구동 제어부는

상기 온 다이 터미네이션 제어부와 연결된 복수개의 제 2저항; 및

소스 단자를 통해 접지전압에 공통으로 연결되고 각 게이트 단자를 통해 상기 제 2코드신호가 인가되며 드레인 단자가 상기 복수개의 제 2저항과 각각 연결된 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 10항에 있어서, 상기 오프셋 보상부는

제 1펄스신호의 활성화시 네가티브 피드백 루프를 형성하여 상기 오프셋 전압 값을 상기 커패시터에 저장하고, 제 2펄스신호의 활성화시 상기 커패시터에 저장된 상기 오프셋 전압 값을 상쇄시켜 상기 기준전압과 비교하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 13항에 있어서, 상기 오프셋 보상부는

상기 제 2펄스신호의 활성화시 온 다이 터미네이션 제어부의 출력 또는 구동 제어부의 출력과 상기 기준전압을 비교하는 비교기;

상기 온 다이 터미네이션 제어부와 상기 비교기 사이에 연결된 상기 커패시터;

상기 제 1펄스신호의 활성화시 상기 커패시터에 상기 오프셋 전압값을 저장 하고 상기 비교기에 상기 기준전압과 상기 오프셋 전압값을 합산한 값을 출력하고, 상기 제 2펄스신호의 활성화시 상기 기준전압과 상기 오프셋 전압값을 상쇄시킨 상기 온 다이 터미네이션 제어부의 출력을 상기 비교기에 출력하는 스위칭수단을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 14항에 있어서, 상기 스위칭수단은

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 기준전압을 제 1노드에 출력하는 제 1전송게이트;

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 온 다이 터미네이션 제어부의 출력을 제 2노드에 출력하는 제 2전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 제 1노드와 상기 제 2노드를 선택적으로 연결하는 제 3전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 커패시터의 출력단과 상기 기준전압의 인가단 사이의 연결을 선택적으로 제어하는 제 4전송게이트; 및

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 비교기의 출력단과 상기 비교기의 네가티브 단자 사이의 연결을 선택적으로 제어하는 제 5전송게이트를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 13항에 있어서, 상기 래치는 제 3펄스신호에 따라 활성화 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 16항에 있어서, 상기 카운터는 상기 제 3펄스신호가 일정시간 지연된 신호에 따라 상기 제 2펄스신호의 활성화 구간 내에서 활성화 상태로 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
코드신호에 따라 해당하는 트랜지스터가 턴온/턴오프되어 온 다이 터미네이션 저항값을 외부저항값과 동일하게 조정하는 온 다이 터미네이션 제어부;

상기 온 다이 터미네이션 제어부에 연결된 외부저항;

상기 온 다이 터미네이션 제어부의 출력노드에 연결된 오프셋전압 상쇄수단;

기준전압을 한쪽 입력단자로 입력하고 다른 한쪽 입력단자에는 상기 오프셋전압 상쇄수단이 연결되어 각 입력단자에 입력되는 전압값을 비교하는 비교기;

상기 비교기의 출력신호를 이용하여 상기 코드신호를 증가 또는 감소시키는 카운터를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어장치.
제18항에 있어서, 상기 비교기의 출력신호를 래치하여 상기 카운터로 전달하는 래치를 더 구비함을 특징으로 하는 온-다이 터미네이션 제어장치.
제 18항에 있어서, 상기 온 다이 터미네이션 제어부는

소스 단자를 통해 전원전압이 인가되고 각 게이트 단자를 통해 상기 코드신호가 인가되는 복수개의 PMOS트랜지스터; 및

상기 복수개의 PMOS트랜지스터의 드레인 단자와 각각 대응적으로 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 18항에 있어서, 상기 오프셋전압 상쇄수단은

제 1펄스신호의 활성화시 네가티브 피드백 루프를 형성하여 상기 오프셋 전압 값을 커패시터에 저장하고, 제 2펄스신호의 활성화시 상기 커패시터에 저장된 상기 오프셋 전압 값을 상쇄시켜 상기 기준전압과 비교하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 21항에 있어서, 상기 제 1펄스신호는 상기 오프셋전압 상쇄수단을 프리차지시키기 위한 신호이며, 상기 제 2펄스신호는 상기 제 1펄스신호의 비활성화 구간에서 활성화되는 신호임을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 21항에 있어서, 상기 오프셋 보상부는

상기 온 다이 터미네이션 제어부와 상기 비교기 사이에 연결된 상기 커패시터; 및

상기 제 1펄스신호의 활성화시 상기 커패시터에 상기 오프셋 전압값을 저장하고 상기 비교기에 상기 기준전압과 상기 오프셋 전압값을 합산한 값을 출력하고, 상기 제 2펄스신호의 활성화시 상기 기준전압과 상기 오프셋 전압값을 상쇄시킨 상기 온 다이 터미네이션 제어부의 출력을 상기 비교기에 출력하는 스위칭수단을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.　
제 18항 또는 23항에 있어서, 상기 비교기는 상기 제 1펄스신호의 활성화시 유니트 게인을 가지며 출력단을 통해 상기 기준전압과 상기 오프셋 전압값을 합산한 값이 출력됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 23항에 있어서, 상기 스위칭수단은

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 기준전압을 제 1노드에 출력하는 제 1전송게이트;

상기 제 2펄스신호와 상기 제 2펄스신호의 반전신호에 따라 스위칭 제어되어 상기 온 다이 터미네이션 제어부의 출력을 제 2노드에 출력하는 제 2전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 제 1노드와 상기 제 2노드를 선택적으로 연결하는 제 3전송게이트;

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 커패시터의 출력단과 상기 기준전압의 인가단 사이의 연결을 선택적으로 제어하는 제 4전송게이트; 및

상기 제 1펄스신호와 상기 제 1펄스신호의 반전신호에 따라 스위칭 제어되어 상기 비교기의 출력단과 상기 비교기의 네가티브 단자 사이의 연결을 선택적으로 제어하는 제 5전송게이트를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 19항에 있어서, 상기 래치 및 상기 카운터는 제 3펄스신호에 따라 활성화 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 26항에 있어서, 상기 제 3펄스신호는 상기 제 2펄스신호의 활성화 구간 내에서 활성화 상태로 제어됨을 특징으로 하는 온-다이 터미네이션 제어 장치.