JP3702227B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入出力端子へデータを出力する出力バッファ回路を有する半導体装置に関わり、特に、出力バッファ回路のインピーダンスを外部インピーダンスに合わせる為の調節機能を備えたメモリなどの半導体装置に関する。
【０００２】
【従来の技術】
ＭＰＵ（マイクロプロセッサ）の性能向上に伴い、記憶装置（メモリ）に要求されるデータ転送速度も高速化の一途を辿り、外部キャッシュメモリなどの動作周波数は数百ＭＨｚレベルになっている。このような高い周波数で行われるデータ転送において、ＭＰＵ及びメモリが実装されるボード上のデータバスにおける信号反射などの影響を無視することはできず、メモリ側の出力バッファ回路とデータバスとのインピーダンス整合が必要となる。動作周波数の増加に伴い、インピーダンス整合の精度も厳しくなっている。そのため、出力バッファ回路を構成するトランジスタのサイズ（駆動力）を回路的に変化させて、出力バッファ回路のインピーダンスを所望の値に合わせ込む機能（プログラマブルインピーダンス制御機能）が用いられるようになっている。
【０００３】
プログラマブルインピーダンス制御機能は、ISSCC 96 FA 9.3 :A 300MHz, 3.3V 1Mb SRAM Fabricated in a 0.5um CMOS Process において開示されたプログラマブルインピーダンス回路によって具現化されている。この回路では、合わせ込み対象のデータバスのインピーダンスを特定する為の外部抵抗ＲＱをＶＺＱ端子に外付けする。そして、出力バッファ回路と同様の回路形式を持つ（あるいはサイズが定数倍の）レプリカバッファ回路のトランジスタサイズを変化させて、レプリカバッファ回路のインピーダンスを外部抵抗ＲＱに合わせ込む。そして、レプリカバッファ回路のトランジスタサイズを決定するカウンターの値を出力バッファ回路に反映させることで、抵抗ＲＱに対して出力バッファ回路のインピーダンスを合わせ込むことができる。
【０００４】
例えば、同期型の高速ＳＲＡＭなどの高速メモリに、プログラマブルインピーダンス制御機能を持たせた場合、出力バッファ回路のインピーダンス合わせ込みのために、電源投入後に所定回数のダミーサイクルを入れることが仕様において要求される。つまり、このダミーサイクルの期間を用いて、レプリカバッファ回路のトランジスタサイズを変化させて抵抗ＲＱへ合わせ込み、合わせ込み結果を出力バッファ回路に反映させている。
【０００５】
ここで、レプリカバッファ回路がＮビット、つまりＮ個のトランジスタから構成されている場合、レプリカバッファ回路のインピーダンスは２Ｎ段階の分解能を持つことになり、カウンターは２Ｎ段階の値をとることになる。また、１回のダミーサイクルによって変化するカウンター値は、２Ｎ段階の内の１段階である。よって、パワーオン後のレプリカバッファ回路の初期状態が不定であると、最悪 ２Ｎサイクルのダミーサイクルが必要となる。つまり、実際はインピーダンスを最大値に設定しなくてはならないのに、カウンターの初期状態がたまたま最少値になっていると、カウンター値を最小値から最大値まで２Ｎサイクル掛けて変化させなければならない。
【０００６】
さらに、数百ＭＨｚレベルの外部クロック信号が入力される高速メモリにおいては、プログラマブルインピーダンス回路をそのような高速に動作させることはできない。なぜなら、１回のダミーサイクルにおいて、トランジスタサイズを変更した後のアナログ回路の安定を待って、外部抵抗ＲＱとレプリカバッファ回路のインピーダンスを比較し、比較結果に基づいてトランジスタサイズを変更するからである。よって、外部クロック信号を内部で分周させてプログラマブルインピーダンス回路の制御に用いなければならない。１回のダミーサイクルに含まれる外部クロック信号のサイクル数を３２サイクルとし、Ｎ＝６とした場合、２６サイクルのダミーサイクルに含まれる外部クロック信号のサイクル数は、３２×２６＝２０４８サイクルとなる。
【０００７】
このダミーサイクル期間を減らすために、レプリカバッファ回路のトランジスタサイズの初期値はちょうど中間値に設定されている。なぜなら、初期値が中間にあれば、最大値への移行、最小値への移行も、半分のサイクルで済むからである。
【０００８】
【発明が解決しようとする課題】
ここで、電源投入について考える。プログラマブルインピーダンス回路には、通常電源（ＶＤＤ）で駆動される部分と出力バッファ用電源（ＶＤＤＱ）で駆動される部分とがある。通常の電源が先に投入され、出力バッファ用電源が投入されていない状態では、インピーダンス比較を正常に行うことができず、インピーダンスの合わせ込みは不可能である。
【０００９】
ところが、通常電源のみ投入された状態で、外部クロック信号がまだ投入されずにオープンの状態を考える。例えば、High Speed Transistor Logic（ＨＳＴＬ）入力で、外部クロック信号が差動入力（ＣＫ、／ＣＫ）である場合、ＣＫ及び／ＣＫがほぼ同様のレベルにありながらオープン状態ゆえにふらついてしまうと、ノイズなどによる微妙な電位差をセンスアンプが拾って内部クロック信号を発振してしまう可能性がある。
【００１０】
すると、プログラマブルインピーダンス回路は、内部クロック信号に従ってインピーダンス合わせ込み動作を開始してしまう。先に述べたように、出力バッファ用電源の投入前はインピーダンス比較が正常に行われず、カウンター値は最少値あるいは最大値へ向けて合わせ込まれてしまう。つまり、パワーオン後に中間値に初期設定されていたカウンター値が、最少あるいは最大値に向かって変動してしまう。従って、出力バッファ用電源が投入され、ユーザがクロック動作を始めたときにはカウンター値が中間値に設定されていない為、必要なダミーサイクルを行っても所望のインピーダンスの合わせ込みが終了していない可能性があり、動作不良となってしまう。
【００１１】
このように、通常の電源のほかに出力バッファ用電源の投入タイミングによっては、出力バッファ回路のインピーダンスが初期設定値からずれてしまうことが生じてしまう。
【００１２】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、電源の投入シーケンスに依らず、所定回数のダミーサイクルの間に出力バッファ回路のインピーダンス合わせ込みが正しく行われる半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、差動入力の外部クロック信号を増幅して第１の内部クロック信号を出力するクロック入力回路と、出力バッファ用電源の電圧が印加されている場合に限り、第１の内部クロック信号と実質的に同じ信号サイクルを有する第２の内部クロック信号を出力するクロック制御回路と、並列に接続された複数のトランジスタを有する出力バッファ回路と、第２の内部クロック信号に従って動作し、出力バッファ用電源の電圧を基準にして、出力バッファ回路のインピーダンスを回路的に合わせ込むプログラマブルインピーダンス回路とを有する半導体装置であることである。
【００１４】
プログラマブルインピーダンス回路は、出力バッファ用電源の電圧が印加されている場合に限り、第２の内部クロック信号に従って動作する。従って、出力バッファ用電源の電圧を基準としたインピーダンスの合わせ込み動作を正常に行うことができる。換言すれば、出力バッファ用電源が投入されていない状態において、クロック入力回路が第１の内部クロック信号を出力しても、プログラマブルインピーダンス回路はインピーダンスの合わせ込み動作を開始することが無い。
【００１５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。
【００１６】
＜メモリチップ全体の構成＞
図５に示すように、本発明の実施の形態に係る半導体装置は、ボード（ＰＣＢ）１と、ボード１の上に搭載されたメモリチップ２及びＭＰＵ３と、メモリチップ２とＭＰＵ３とを接続するデータバス４とを有する。データバス４は、メモリチップ２の入出力端子５と、ＭＰＵ３の入出力端子との間を接続する。メモリチップ２は、所定の機能を実現する内部回路と、内部回路からの出力データを入出力端子５へ出力する出力バッファ回路とを備えている。内部回路は、半導体装置の主要な機能であるメモリ機能を実現するためのメモリ回路である。
【００１７】
図６に示すように、メモリチップ２は、行列状に配置された複数のメモリセルを有するメモリアレイ２１と、所望のメモリセルを選択するロウデコーダ２２及びカラムセレクタ２３と、センスアンプ２４と、ライトバッファ２５と、アドレスデータが入力されるアドレス端子２６と、アドレス端子２６、ロウデコーダ２２、およびカラムセレクタ２３にそれぞれ接続されたアドレスバッファ回路２７と、データバスに接続された入出力端子５と、入出力端子５に接続された入力バッファ回路２８及び出力バッファ回路８と、出力バッファ回路８のインピーダンスを自動調整するプログラマブルインピーダンス回路９と、コントロール端子３０と、書き込み時または読み出し時における動作タイミングを制御するタイミングコントロール回路２９と、外部クロック信号が入力されるクロック端子３１と、外部クロック信号を内部クロック信号（ＣＫｉｎ）へ変換するクロック入力回路６とを有する。
【００１８】
アドレスデータは、アドレス端子２６から入力され、アドレスバッファ回路２７を介して、ロウデコーダ２２及びカラムセレクタ２３へ供給される。アドレスデータにより、メモリアレイ２１中の所望の書き込みメモリセルまたは読み出しメモリセルが選択される。
【００１９】
なお、図６では説明を簡単にするために、アドレス端子２６及びアドレスバッファ回路２７を１つづつ示した。しかし実際のアドレスデータは、ｎビットのロウアドレスデータとｍビットのカラムアドレスデータとで構成されている。従って、アドレス端子２６はｎ＋ｍ個存在し、アドレスバッファ回路２７はｎ個のロウアドレスバッファ回路とｍ個のカラムアドレスバッファ回路とから構成される。そして、ｎ個のロウアドレスバッファ回路がロウデコーダ２２に接続され、ｍ個のカラムアドレスバッファ回路がカラムセレクタ２３に接続される。
【００２０】
同様に、図６においては、入出力端子５、入力バッファ回路２８、及び出力バッファ回路８を１つづつ示した。しかし実際には、データバスがｋビットであるとすると、これに対応して、入出力端子５、入力バッファ回路２８、及び出力バッファ回路８はそれぞれｋ個存在することになる。
【００２１】
書き込み時には、入出力端子５から入力された書き込みデータが、入力バッファ回路２８を介してライトバッファ２５へ与えられ、メモリアレイ２１中の所望の書き込みセルに書き込まれる。一方、読み出し時には、選択された読み出しセルから読み出された読み出しデータが、センスアンプ２４を介して出力バッファ回路８へ与えられ、出力バッファ回路８から入出力端子５を介してメモリチップ２の外部へ駆動される。
【００２２】
なお、コントロール端子３０から入力されたタイミング制御信号は、タイミングコントロール回路２９からロウデコーダ２２、カラムセレクタ２３、センスアンプ２４、及びライトバッファ２５にそれぞれ供給されて、書き込み時または読み出し時における動作タイミングの制御が行われる。
【００２３】
プログラマブルインピーダンス回路９は、レプリカバッファ回路と、ＺＱ端子３２とを有する。ＺＱ端子３２には、合わせ込むインピーダンスを指定するための外部抵抗ＲＱが接続されている。外部抵抗ＲＱの他端には接地電位が印加されている。プログラマブルインピーダンス回路９は、レプリカバッファ回路のインピーダンスが外部抵抗ＲＱと等しくなるようなトランジスタサイズを自動的に探す。そして、その結果は出力バッファ回路８に反映される。なお、外部抵抗ＲＱは、ユーザが整合させたいデータバスのインピーダンスと同一或いはその定数倍の抵抗値を有する。
【００２４】
クロック端子３１には、差動入力の外部クロック信号が入力される。ここで、外部クロック信号のインターフェースはＨＳＴＬ仕様である。ＨＳＴＬ仕様とは、２つの信号（Ｖｉｎ及びＶｒｅｆ）の高低によってクロックレベルを決定する仕様である。クロック入力回路６は、差動入力の外部クロック信号を増幅して第１の内部クロック信号（ＣＫｉｎ）を出力する。第１の内部クロック信号（ＣＫｉｎ）は、ロウデコーダ２２、カラムセレクタ２３、センスアンプ２４、ライトバッファ２５、アドレスバッファ回路２７、入力バッファ回路２８、出力バッファ回路８、コントロール回路２９、及びクロック制御回路１０へそれぞれ供給される。これらの回路は、第１の内部クロック信号（ＣＫｉｎ）に従って動作する。
【００２５】
クロック制御回路１０は、出力バッファ用電源（ＶＤＤＱ）が投入されている場合に限り、第１の内部クロック信号（ＣＫｉｎ）と実質的に同じ信号パターンを有する第２の内部クロック信号（／ＣＫｉｎ）を出力する。プログラマブルインピーダンス回路９は、クロック制御回路１０から出力された第２の内部クロック信号（／ＣＫｉｎ）に従って動作する。クロック制御回路１０については、図１乃至図４を参照して後述する。
【００２６】
＜出力バッファ回路の構成＞
次に、メモリチップ２内の出力バッファ回路８の詳細な構成について図７を参照して説明する。出力バッファ回路８は、プルアップ用トランジスタ群と、プルダウン用トランジスタ群とを有する。プルアップ用トランジスタ群は、オフセット用トランジスタＰ０と、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する５個のＰＭＯＳトランジスタ（Ｐ１〜Ｐ５）とを有する。各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）は並列に接続され、電流経路の一端が入出力端子５に接続され、電流経路の他端に高レベル出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている。
【００２７】
プルダウン用トランジスタ群は、オフセット用トランジスタＮ０と、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する５個のＮＭＯＳトランジスタ（Ｎ１〜Ｎ５）とを有する。各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）は並列に接続され、電流経路の一端が入出力端子５に接続され、電流経路の他端に低レベル出力バッファ用電源電圧（ＶＳＳＱ）が印加されている。なお以後、低レベル出力バッファ用電源の電圧（ＶＳＳＱ）を接地電位として、高レベル出力バッファ用電源の電圧（ＶＤＤＱ）を、単に「出力バッファ用電源の電圧（ＶＤＤＱ）」と呼ぶことにする。
【００２８】
各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）及び各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）は、プログラマブルインピーダンス回路９内のカウンター（４３、４４）から出力されるインピーダンス信号によって導通／非導通がそれぞれ制御される。各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）及び各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）の導通／非導通によって、出力バッファ回路８のインピーダンス（トランジスタサイズ）が決定される。プログラマブルインピーダンス回路９内のカウンター（４３、４４）については、図８を参照して後述する。
【００２９】
なお、プルアップ用トランジスタ群とプルダウン用トランジスタ群とは、異なるタイプのトランジスタで構成されている為、異なる２つの系統のインピーダンスマッチングを行う必要がある。即ち、１つの出力バッファ回路８に対して、プルアップ制御系及びプルダウン制御系からなる２系統のプログラマブルインピーダンス回路９を用意する必要がある。
【００３０】
＜プログラマブルインピーダンス回路の構成＞
次に、プログラマブルインピーダンス回路９について、図８を参照して説明する。プログラマブルインピーダンス回路９は、並列に接続された複数のトランジスタを有するレプリカバッファ回路（４０、４１）と、出力バッファ用電源の電圧（ＶＤＤＱ）を基準にして、外部抵抗ＲＱとレプリカバッファ回路（４０、４１）のインピーダンスを比較する比較回路４２と、比較回路４２の比較結果を用いて、レプリカバッファ回路（４０、４１）のインピーダンスと外部抵抗ＲＱが整合するようにレプリカバッファ回路（４０、４１）が有する複数のトランジスタを個別にオンオフ制御するカウンター（４３、４４）とを具備する。
【００３１】
レプリカバッファ回路（４０、４１）は、出力バッファ回路８と同様な回路構成を有するか、或いは定数倍のトランジスタサイズを持つ回路構成を有する。即ち、並列に接続された複数のトランジスタ（Ｎ１１〜Ｎ１５、Ｐ１１〜Ｐ１５）は、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する。また、カウンター（４３、４４）は、クロック制御回路から出力される第２の内部クロック信号（／ＣＫｉｎ）に従って動作する。プログラマブルインピーダンス回路９は、カウンター（４３、４４）が有する複数のトランジスタのオンオフ情報を用いて出力バッファ回路８のインピーダンスを制御する。
【００３２】
なお、プログラマブルインピーダンス回路９は、出力バッファ回路８のプルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスを整合するためのプルアップ制御系と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスを整合するためのプルダウン制御系とを有する。従って、レプリカバッファ回路（４０、４１）は、プルアップ用レプリカバッファ回路４１とプルダウン用レプリカバッファ回路４０とを有する。また、カウンター（４３、４４）は、プルアップ用カウンター４４とプルダウン用カウンター４３とを有する。
【００３３】
まず、プルダウン制御系について説明する。比較回路４２は、ＺＱ端子３２に電流経路の一端が接続されたＮＭＯＳトランジスタＮ２１と、ＮＭＯＳトランジスタＮ２１の電流経路の他端に接続されたＰＭＯＳトランジスタＰ２１と、ＰＭＯＳトランジスタＰ２１とゲートを共通にするＰＭＯＳトランジスタＰ２３とを備える。ＰＭＯＳトランジスタ（Ｐ２１、Ｐ２３）のドレインには通常電源の電圧（ＶＤＤ）が印加されている。ＮＭＯＳトランジスタＮ２１のゲートはオペアンプＯＰ１の出力端子に接続されている。オペアンプＯＰ１の反転入力端子はＺＱ端子３２に接続され、非反転入力端子にはＶＤＤＱ／２の電圧レベルが印加されている。従って、ＮＭＯＳトランジスタＮ２１のゲートレベルは、ＺＱ端子３２の電圧ＶＺＱがＶＤＤＱ／２になるように、オペアンプＯＰ１によってレベル制御される。
【００３４】
ＰＭＯＳトランジスタＰ２３のソースはオペアンプＯＰ２の反転入力端子に接続され、ノードＲＥＦＩＵにはＶＤＤＱ／２が供給される。一方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱが供給される。カウンター４３は、出力データ（Ｄ０〜Ｄ４）により、プルダウン側レプリカバッファ回路４０のＮＭＯＳトランジスタ群（Ｎ１１〜Ｎ１５）に対して選択的に導通、非導通を制御する。ＮＭＯＳトランジスタ群（Ｎ１１〜Ｎ１５）のドレインは、ノードＲＥＦＩＵを介してオペアンプＯＰ２の反転入力端子に帰還されている。電圧ＶＺＱとノードＲＥＦＩＵの電圧は、オペアンプＯＰ２により比較される。比較結果はＵ／Ｄ信号としてカウンター４３へ入力される。オペアンプＯＰ２は、ＶＤＤＱ／２を基準にして電圧比較を行っている。したがって、出力バッファ用電源（ＶＤＤＱ）が投入されていない場合、オペアンプＯＰ２は正常に動作することができない。
【００３５】
カウンター４３は、電圧ＶＺＱとノードＲＥＦＩＵの電圧が一致するように、プルダウン側レプリカバッファ回路４０を構成する各トランジスタ（Ｎ１１〜Ｎ１５）に対して、アップ／ダウンカウントを行う。カウンター４３のカウンター値（Ｄ０〜Ｄ５）は、プルダウン側レプリカバッファ回路４０のバッファサイズ（インピーダンス）を示し、出力バッファ回路８に供給される。
【００３６】
次に、プルアップ制御系について説明する。比較回路４２は、ＰＭＯＳトランジスタＰ２１とゲートを共通にするＰＭＯＳトランジスタＰ２２とを更に備える。ＰＭＯＳトランジスタＰ２２のドレインには通常電源の電圧（ＶＤＤ）が印加されている。ＰＭＯＳトランジスタＰ２２のソースはＮＭＯＳトランジスタＮ２３のゲートに接続されている。ＮＭＯＳトランジスタＮ２３のソースには接地電位が印加され、ドレインはオペアンプＯＰ３の反転入力端子に接続されている。
よって、ノードＲＥＦＩＤにはＶＤＤＱ／２が供給される。一方、オペアンプＯＰ３の非反転入力端子には電圧ＶＺＱが供給されている。
【００３７】
カウンター４４は、出力データ（Ｕ０〜Ｕ４）により、プルアップ側レプリカバッファ回路４１のＰＭＯＳトランジスタ群（Ｐ１１〜Ｐ１５）に対して選択的に導通、非導通を制御する。ＰＭＯＳトランジスタ群（Ｐ１１〜Ｐ１５）のドレインは、ノードＲＥＦＩＤを介してオペアンプＯＰ３の反転入力端子に帰還されている。電圧ＶＺＱとノードＲＥＦＩＤの電圧は、オペアンプＯＰ３により比較される。比較結果はＵ／Ｄ信号としてカウンター４４へ入力される。オペアンプＯＰ３は、ＶＤＤＱ／２を基準にして電圧比較を行っている。したがって、出力バッファ用電源（ＶＤＤＱ）が投入されていない場合、オペアンプＯＰ３は正常に動作することができない。
【００３８】
カウンター４４は、電圧ＶＺＱとノードＲＥＦＩＤの電圧が一致するように、プルアップ側レプリカバッファ回路４１を構成する各トランジスタ（Ｐ１１〜Ｐ１５）に対して、アップ／ダウンカウントを行う。カウンター４４のカウンター値（Ｕ０〜Ｕ５）は、プルアップ側レプリカバッファ回路４１のバッファサイズ（インピーダンス）を示し、出力バッファ回路８に供給される。
【００３９】
なお、アップ／ダウンカウントは、ダミーサイクル毎に行われる。電源投入直後の所定回数のダミーサイクルの期間、アップ／ダウンカウントを繰り返し行うことによって、レプリカバッファ回路（４０、４１）のトランジスタサイズを段階的に変化させて抵抗ＲＱへ合わせ込む。また、レプリカバッファ回路（４０、４１）はそれぞれ５個のトランジスタから構成されている為、カウンター値は２５段階の値をとることになる。カウンター値の初期値は、２５段階の内のちょうど中間の値に設定されている。
【００４０】
＜クロック制御回路について＞
図１は、クロック制御回路１０の機能を説明する為のブロック図である。差動入力の外部クロック信号（ＣＫ、／ＣＫ）は、クロック入力回路６へ入力される。クロック入力回路６は、差動入力の外部クロック信号（ＣＫ、／ＣＫ）を増幅して第１の内部クロック信号（ＣＫｉｎ）へ変換する差動増幅器である。クロック入力回路６は、差動入力の外部クロック信号（ＣＫ、／ＣＫ）のレベルを比較し、レベル差を電源電圧レベル（ＶＤＤ）まで増幅して第１のクロック信号（ＣＫｉｎ）を生成する。図６に示したように第１のクロック信号（ＣＫｉｎ）は、プログラマブルインピーダンス回路９を除くメモリチップ２内の他の回路７へ供給される。他の回路７は第１のクロック信号（ＣＫｉｎ）に従って動作している。また、クロック入力回路６は通常電源（ＶＤＤ）が投入されていることを条件として動作する回路である。従って、通常電源（ＶＤＤ）が投入されていれば、出力バッファ用電源（ＶＤＤＱ）の投入の有無に係らず、第１のクロック信号（ＣＫｉｎ）が出力される。他の回路７の１つであるセンスアンプ２４から出力された読み出しデータは、出力バッファ回路８によって駆動され、入出力端子５から出力される。
【００４１】
一方、プログラマブルインピーダンス回路９には、第１のクロック信号（ＣＫｉｎ）は直接入力されていない。クロック制御回路１０が、クロック入力回路６とプログラムインピーダンス回路９の間に接続されている。プログラマブルインピーダンス回路９は、クロック制御回路１０から出力される第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。第２の内部クロック信号（／ＣＫｉｎ’）は、第１のクロック信号（ＣＫｉｎ）とほぼ同じ信号パターンを有する。ここで「同じ信号パターン」とは、クロック信号の周期は同じであるパターンの意であり、信号レベルの異同は問わない。
【００４２】
クロック制御回路１０は、出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている場合に限り、第２の内部クロック信号（／ＣＫｉｎ’）を出力する。従って、通常電源（ＶＤＤ）が投入され、且つ出力バッファ用電源（ＶＤＤＱ）も投入されている場合に限り、第２のクロック信号（／ＣＫｉｎ’）が出力される。
即ち、ＶＤＤ及びＶＤＤＱの何れか一方でも投入されていない場合は、第２のクロック信号（／ＣＫｉｎ’）は出力されない。
【００４３】
図２（ａ）に示すように、クロック制御回路１０として、第１の内部クロック信号（ＣＫｉｎ）及び出力バッファ用電源の電圧（ＶＤＤＱ）を入力とするＮＡＮＤ回路１１を用いることができる。具体的には、図２（ｂ）に示すように、ＮＡＮＤ回路１１は、並列に接続された２つのＰＭＯＳトランジスタ（６１、６２）と、直列に接続された２つのＮＭＯＳトランジスタ（６３、６４）とを有する。ＰＭＯＳトランジスタ（６１、６２）のソースに対して、ＮＭＯＳトランジスタ６３のドレインが接続されている。ＰＭＯＳトランジスタ（６１、６２）のドレインに通常の電源電圧（ＶＤＤ）が印加され、ＮＭＯＳトランジスタ６４のソースに接地電位が印加されている。即ち、ＮＡＮＤ回路１１は通常の電源電圧（ＶＤＤ）によって駆動される回路である。
【００４４】
第１の内部クロック信号（ＣＫｉｎ）は、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６３のゲートにそれぞれ入力されている。出力バッファ用電源電圧（ＶＤＤＱ）は、ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６４のゲートにそれぞれ入力されている。第２のクロック信号（／ＣＫｉｎ’）は、ＰＭＯＳトランジスタ（６１、６２）のソースから出力される。
【００４５】
出力バッファ用電源の電圧（ＶＤＤＱ）が投入されずロウレベルにあるときは、第１の内部クロック信号（ＣＫｉｎ）が動作しても、第２のクロック信号（／ＣＫｉｎ’）はハイレベルに固定される。
【００４６】
ＶＤＤ＞ＶＤＤＱの場合、図２（ａ）及び（ｂ）に示したＮＡＮＤ回路１１では、ＶＤＤＱが投入された後に、ＰＭＯＳトランジスタ６２が完全にオフされずに、貫通電流が流されてしまう可能性がある。このような場合は、図３に示すようなインバータ回路１２をクロック制御回路１０として用いればよい。インバータ回路１２は、第１の内部クロック信号（ＣＫｉｎ）を入力とし、出力バッファ用電源（ＶＤＤＱ）で駆動する回路である。出力バッファ用電源の電圧（ＶＤＤＱ）が印加されなければ、第２のクロック信号（／ＣＫｉｎ’）は、ロウレベルに固定される。また、ＶＤＤ＞ＶＤＤＱの場合、ＶＤＤＱが投入された後に貫通電流が流れることも無い。
【００４７】
しかし、逆にＶＤＤ＜ＶＤＤＱの場合、図３に示したインバータ回路１２に貫通電流が流れてしまう可能性がある。このような場合、図４に示すようなレベルシフト回路１３をクロック制御回路１０として用いればよい。レベルシフト回路１３は、第１の内部クロック信号（ＣＫｉｎ）の電圧レベルを出力バッファ用電源の電圧レベル（ＶＤＤＱ）へ変更する回路である。
【００４８】
レベルシフト回路１３は、２つのＰＭＯＳトランジスタ（６５、６６）と、２つのＮＭＯＳトランジスタ（６７、６８）とを有する。第１の内部クロック信号（ＣＫｉｎ）は、ＮＭＯＳトランジスタ６７の電流経路の一端、及びＮＭＯＳトランジスタ６８のゲートに入力されている。ＮＭＯＳトランジスタ６７の電流経路の他端は、ＰＭＯＳトランジスタ６５のソース、及びＰＭＯＳトランジスタ６６のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ（６５、６６）のドレインには出力バッファ用電源電圧（ＶＤＤＱ）が印加されている。ＰＭＯＳトランジスタのゲート、ＰＭＯＳトランジスタ６６のソース、及びＮＭＯＳトランジスタ６８のドレインは互いに接続されて、第２の内部クロック信号（／ＣＫｉｎ’）が出力される。レベルシフト回路１３は、第２の内部クロック信号（／ＣＫｉｎ’）をＶＤＤＱレベルで出力することができる。
【００４９】
以上説明したように、比較回路４２は、ＶＤＤＱ／２を基準にしてインピーダンスを比較している。また、プルアップ側カウンター４１及びプルダウン側カウンター４０は、第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。第２の内部クロック信号（／ＣＫｉｎ’）は、出力バッファ用電源の電圧が印加されている場合に限り、クロック制御回路１０から出力される。従って、プログラマブルインピーダンス回路９は、出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている場合に限り、第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。よって、出力バッファ用電源の電圧（ＶＤＤＱ）を基準としたインピーダンスの合わせ込み動作を正常に行うことができる。換言すれば、出力バッファ用電源（ＶＤＤＱ）が投入されていない状態において、クロック入力回路６が第１の内部クロック信号（ＣＫｉｎ）を出力しても、プログラマブルインピーダンス回路９はインピーダンスの合わせ込み動作を開始することが無い。
【００５０】
プログラマブルインピーダンス制御機能を搭載した半導体記憶装置において、出力バッファ用電源（ＶＤＤＱ）が投入されない場合には、プログラマブルインピーダンス回路９を制御する第２のクロック信号を固定状態に保つことで、インピーダンス制御機能を非活性化状態に保つことができる。
【００５１】
従って、出力バッファ用電源（ＶＤＤＱ）が投入される前に、プログラマブルインピーダンス回路９が動作を開始して、初期値が中間の値に設定されていたカウンター値を、最少値あるいは最大値へ向けて合わせ込んでしまうことが無くなる。よって、所定回数のダミーサイクルによって、所望のインピーダンスの合わせ込みを確実に終了させることができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、電源の投入シーケンスに依らず、所定回数のダミーサイクルの間に出力バッファ回路のインピーダンス合わせ込みが正しく行われる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック制御回路の機能を説明する為のブロック図である。
【図２】図２（ａ）はクロック制御回路としてのＮＡＮＤ回路を示す論理回路図であり、図２（ｂ）はＮＡＮＤ回路の具体的な回路図である。
【図３】クロック制御回路としてのインバータ回路の回路図である。
【図４】クロック制御回路としてのレベルシフト回路の回路図である。
【図５】本発明の実施の形態に係る半導体装置の全体構成を示す平面図である。
【図６】半導体装置内のメモリチップの構成を示すブロック図である。
【図７】メモリチップ内の出力バッファ回路の構成を示す回路図である。
【図８】メモリチップ内のプログラマブルインピーダンス回路の構成を示す回路図である。
【符号の説明】
１ ボード（ＰＣＢ）
２ メモリチップ
３ ＭＰＵ
４ データバス
５ 入出力端子
６ クロック入力回路
７ その他の回路
８ 出力バッファ回路
９ プログラマブルインピーダンス回路
１０ クロック制御回路
１１ ＮＡＮＤ回路
１２ インバータ回路
１３ レベルシフト回路
４０ プルダウン側レプリカバッファ回路
４１ プルアップ側レプリカバッファ回路
４２ 比較回路
４３、４４ カウンター
ＣＫｉｎ 第１の内部クロック信号
／ＣＫｉｎ’ 第２の内部クロック信号
ＲＱ 外部抵抗
ＶＤＤ 通常電源
ＶＤＤＱ 出力バッファ用電源
【発明の属する技術分野】
本発明は、入出力端子へデータを出力する出力バッファ回路を有する半導体装置に関わり、特に、出力バッファ回路のインピーダンスを外部インピーダンスに合わせる為の調節機能を備えたメモリなどの半導体装置に関する。
【０００２】
【従来の技術】
ＭＰＵ（マイクロプロセッサ）の性能向上に伴い、記憶装置（メモリ）に要求されるデータ転送速度も高速化の一途を辿り、外部キャッシュメモリなどの動作周波数は数百ＭＨｚレベルになっている。このような高い周波数で行われるデータ転送において、ＭＰＵ及びメモリが実装されるボード上のデータバスにおける信号反射などの影響を無視することはできず、メモリ側の出力バッファ回路とデータバスとのインピーダンス整合が必要となる。動作周波数の増加に伴い、インピーダンス整合の精度も厳しくなっている。そのため、出力バッファ回路を構成するトランジスタのサイズ（駆動力）を回路的に変化させて、出力バッファ回路のインピーダンスを所望の値に合わせ込む機能（プログラマブルインピーダンス制御機能）が用いられるようになっている。
【０００３】
プログラマブルインピーダンス制御機能は、ISSCC 96 FA 9.3 :A 300MHz, 3.3V 1Mb SRAM Fabricated in a 0.5um CMOS Process において開示されたプログラマブルインピーダンス回路によって具現化されている。この回路では、合わせ込み対象のデータバスのインピーダンスを特定する為の外部抵抗ＲＱをＶＺＱ端子に外付けする。そして、出力バッファ回路と同様の回路形式を持つ（あるいはサイズが定数倍の）レプリカバッファ回路のトランジスタサイズを変化させて、レプリカバッファ回路のインピーダンスを外部抵抗ＲＱに合わせ込む。そして、レプリカバッファ回路のトランジスタサイズを決定するカウンターの値を出力バッファ回路に反映させることで、抵抗ＲＱに対して出力バッファ回路のインピーダンスを合わせ込むことができる。
【０００４】
例えば、同期型の高速ＳＲＡＭなどの高速メモリに、プログラマブルインピーダンス制御機能を持たせた場合、出力バッファ回路のインピーダンス合わせ込みのために、電源投入後に所定回数のダミーサイクルを入れることが仕様において要求される。つまり、このダミーサイクルの期間を用いて、レプリカバッファ回路のトランジスタサイズを変化させて抵抗ＲＱへ合わせ込み、合わせ込み結果を出力バッファ回路に反映させている。
【０００５】
ここで、レプリカバッファ回路がＮビット、つまりＮ個のトランジスタから構成されている場合、レプリカバッファ回路のインピーダンスは２Ｎ段階の分解能を持つことになり、カウンターは２Ｎ段階の値をとることになる。また、１回のダミーサイクルによって変化するカウンター値は、２Ｎ段階の内の１段階である。よって、パワーオン後のレプリカバッファ回路の初期状態が不定であると、最悪 ２Ｎサイクルのダミーサイクルが必要となる。つまり、実際はインピーダンスを最大値に設定しなくてはならないのに、カウンターの初期状態がたまたま最少値になっていると、カウンター値を最小値から最大値まで２Ｎサイクル掛けて変化させなければならない。
【０００６】
さらに、数百ＭＨｚレベルの外部クロック信号が入力される高速メモリにおいては、プログラマブルインピーダンス回路をそのような高速に動作させることはできない。なぜなら、１回のダミーサイクルにおいて、トランジスタサイズを変更した後のアナログ回路の安定を待って、外部抵抗ＲＱとレプリカバッファ回路のインピーダンスを比較し、比較結果に基づいてトランジスタサイズを変更するからである。よって、外部クロック信号を内部で分周させてプログラマブルインピーダンス回路の制御に用いなければならない。１回のダミーサイクルに含まれる外部クロック信号のサイクル数を３２サイクルとし、Ｎ＝６とした場合、２６サイクルのダミーサイクルに含まれる外部クロック信号のサイクル数は、３２×２６＝２０４８サイクルとなる。
【０００７】
このダミーサイクル期間を減らすために、レプリカバッファ回路のトランジスタサイズの初期値はちょうど中間値に設定されている。なぜなら、初期値が中間にあれば、最大値への移行、最小値への移行も、半分のサイクルで済むからである。
【０００８】
【発明が解決しようとする課題】
ここで、電源投入について考える。プログラマブルインピーダンス回路には、通常電源（ＶＤＤ）で駆動される部分と出力バッファ用電源（ＶＤＤＱ）で駆動される部分とがある。通常の電源が先に投入され、出力バッファ用電源が投入されていない状態では、インピーダンス比較を正常に行うことができず、インピーダンスの合わせ込みは不可能である。
【０００９】
ところが、通常電源のみ投入された状態で、外部クロック信号がまだ投入されずにオープンの状態を考える。例えば、High Speed Transistor Logic（ＨＳＴＬ）入力で、外部クロック信号が差動入力（ＣＫ、／ＣＫ）である場合、ＣＫ及び／ＣＫがほぼ同様のレベルにありながらオープン状態ゆえにふらついてしまうと、ノイズなどによる微妙な電位差をセンスアンプが拾って内部クロック信号を発振してしまう可能性がある。
【００１０】
すると、プログラマブルインピーダンス回路は、内部クロック信号に従ってインピーダンス合わせ込み動作を開始してしまう。先に述べたように、出力バッファ用電源の投入前はインピーダンス比較が正常に行われず、カウンター値は最少値あるいは最大値へ向けて合わせ込まれてしまう。つまり、パワーオン後に中間値に初期設定されていたカウンター値が、最少あるいは最大値に向かって変動してしまう。従って、出力バッファ用電源が投入され、ユーザがクロック動作を始めたときにはカウンター値が中間値に設定されていない為、必要なダミーサイクルを行っても所望のインピーダンスの合わせ込みが終了していない可能性があり、動作不良となってしまう。
【００１１】
このように、通常の電源のほかに出力バッファ用電源の投入タイミングによっては、出力バッファ回路のインピーダンスが初期設定値からずれてしまうことが生じてしまう。
【００１２】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、電源の投入シーケンスに依らず、所定回数のダミーサイクルの間に出力バッファ回路のインピーダンス合わせ込みが正しく行われる半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、差動入力の外部クロック信号を増幅して第１の内部クロック信号を出力するクロック入力回路と、出力バッファ用電源の電圧が印加されている場合に限り、第１の内部クロック信号と実質的に同じ信号サイクルを有する第２の内部クロック信号を出力するクロック制御回路と、並列に接続された複数のトランジスタを有する出力バッファ回路と、第２の内部クロック信号に従って動作し、出力バッファ用電源の電圧を基準にして、出力バッファ回路のインピーダンスを回路的に合わせ込むプログラマブルインピーダンス回路とを有する半導体装置であることである。
【００１４】
プログラマブルインピーダンス回路は、出力バッファ用電源の電圧が印加されている場合に限り、第２の内部クロック信号に従って動作する。従って、出力バッファ用電源の電圧を基準としたインピーダンスの合わせ込み動作を正常に行うことができる。換言すれば、出力バッファ用電源が投入されていない状態において、クロック入力回路が第１の内部クロック信号を出力しても、プログラマブルインピーダンス回路はインピーダンスの合わせ込み動作を開始することが無い。
【００１５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。
【００１６】
＜メモリチップ全体の構成＞
図５に示すように、本発明の実施の形態に係る半導体装置は、ボード（ＰＣＢ）１と、ボード１の上に搭載されたメモリチップ２及びＭＰＵ３と、メモリチップ２とＭＰＵ３とを接続するデータバス４とを有する。データバス４は、メモリチップ２の入出力端子５と、ＭＰＵ３の入出力端子との間を接続する。メモリチップ２は、所定の機能を実現する内部回路と、内部回路からの出力データを入出力端子５へ出力する出力バッファ回路とを備えている。内部回路は、半導体装置の主要な機能であるメモリ機能を実現するためのメモリ回路である。
【００１７】
図６に示すように、メモリチップ２は、行列状に配置された複数のメモリセルを有するメモリアレイ２１と、所望のメモリセルを選択するロウデコーダ２２及びカラムセレクタ２３と、センスアンプ２４と、ライトバッファ２５と、アドレスデータが入力されるアドレス端子２６と、アドレス端子２６、ロウデコーダ２２、およびカラムセレクタ２３にそれぞれ接続されたアドレスバッファ回路２７と、データバスに接続された入出力端子５と、入出力端子５に接続された入力バッファ回路２８及び出力バッファ回路８と、出力バッファ回路８のインピーダンスを自動調整するプログラマブルインピーダンス回路９と、コントロール端子３０と、書き込み時または読み出し時における動作タイミングを制御するタイミングコントロール回路２９と、外部クロック信号が入力されるクロック端子３１と、外部クロック信号を内部クロック信号（ＣＫｉｎ）へ変換するクロック入力回路６とを有する。
【００１８】
アドレスデータは、アドレス端子２６から入力され、アドレスバッファ回路２７を介して、ロウデコーダ２２及びカラムセレクタ２３へ供給される。アドレスデータにより、メモリアレイ２１中の所望の書き込みメモリセルまたは読み出しメモリセルが選択される。
【００１９】
なお、図６では説明を簡単にするために、アドレス端子２６及びアドレスバッファ回路２７を１つづつ示した。しかし実際のアドレスデータは、ｎビットのロウアドレスデータとｍビットのカラムアドレスデータとで構成されている。従って、アドレス端子２６はｎ＋ｍ個存在し、アドレスバッファ回路２７はｎ個のロウアドレスバッファ回路とｍ個のカラムアドレスバッファ回路とから構成される。そして、ｎ個のロウアドレスバッファ回路がロウデコーダ２２に接続され、ｍ個のカラムアドレスバッファ回路がカラムセレクタ２３に接続される。
【００２０】
同様に、図６においては、入出力端子５、入力バッファ回路２８、及び出力バッファ回路８を１つづつ示した。しかし実際には、データバスがｋビットであるとすると、これに対応して、入出力端子５、入力バッファ回路２８、及び出力バッファ回路８はそれぞれｋ個存在することになる。
【００２１】
書き込み時には、入出力端子５から入力された書き込みデータが、入力バッファ回路２８を介してライトバッファ２５へ与えられ、メモリアレイ２１中の所望の書き込みセルに書き込まれる。一方、読み出し時には、選択された読み出しセルから読み出された読み出しデータが、センスアンプ２４を介して出力バッファ回路８へ与えられ、出力バッファ回路８から入出力端子５を介してメモリチップ２の外部へ駆動される。
【００２２】
なお、コントロール端子３０から入力されたタイミング制御信号は、タイミングコントロール回路２９からロウデコーダ２２、カラムセレクタ２３、センスアンプ２４、及びライトバッファ２５にそれぞれ供給されて、書き込み時または読み出し時における動作タイミングの制御が行われる。
【００２３】
プログラマブルインピーダンス回路９は、レプリカバッファ回路と、ＺＱ端子３２とを有する。ＺＱ端子３２には、合わせ込むインピーダンスを指定するための外部抵抗ＲＱが接続されている。外部抵抗ＲＱの他端には接地電位が印加されている。プログラマブルインピーダンス回路９は、レプリカバッファ回路のインピーダンスが外部抵抗ＲＱと等しくなるようなトランジスタサイズを自動的に探す。そして、その結果は出力バッファ回路８に反映される。なお、外部抵抗ＲＱは、ユーザが整合させたいデータバスのインピーダンスと同一或いはその定数倍の抵抗値を有する。
【００２４】
クロック端子３１には、差動入力の外部クロック信号が入力される。ここで、外部クロック信号のインターフェースはＨＳＴＬ仕様である。ＨＳＴＬ仕様とは、２つの信号（Ｖｉｎ及びＶｒｅｆ）の高低によってクロックレベルを決定する仕様である。クロック入力回路６は、差動入力の外部クロック信号を増幅して第１の内部クロック信号（ＣＫｉｎ）を出力する。第１の内部クロック信号（ＣＫｉｎ）は、ロウデコーダ２２、カラムセレクタ２３、センスアンプ２４、ライトバッファ２５、アドレスバッファ回路２７、入力バッファ回路２８、出力バッファ回路８、コントロール回路２９、及びクロック制御回路１０へそれぞれ供給される。これらの回路は、第１の内部クロック信号（ＣＫｉｎ）に従って動作する。
【００２５】
クロック制御回路１０は、出力バッファ用電源（ＶＤＤＱ）が投入されている場合に限り、第１の内部クロック信号（ＣＫｉｎ）と実質的に同じ信号パターンを有する第２の内部クロック信号（／ＣＫｉｎ）を出力する。プログラマブルインピーダンス回路９は、クロック制御回路１０から出力された第２の内部クロック信号（／ＣＫｉｎ）に従って動作する。クロック制御回路１０については、図１乃至図４を参照して後述する。
【００２６】
＜出力バッファ回路の構成＞
次に、メモリチップ２内の出力バッファ回路８の詳細な構成について図７を参照して説明する。出力バッファ回路８は、プルアップ用トランジスタ群と、プルダウン用トランジスタ群とを有する。プルアップ用トランジスタ群は、オフセット用トランジスタＰ０と、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する５個のＰＭＯＳトランジスタ（Ｐ１〜Ｐ５）とを有する。各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）は並列に接続され、電流経路の一端が入出力端子５に接続され、電流経路の他端に高レベル出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている。
【００２７】
プルダウン用トランジスタ群は、オフセット用トランジスタＮ０と、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する５個のＮＭＯＳトランジスタ（Ｎ１〜Ｎ５）とを有する。各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）は並列に接続され、電流経路の一端が入出力端子５に接続され、電流経路の他端に低レベル出力バッファ用電源電圧（ＶＳＳＱ）が印加されている。なお以後、低レベル出力バッファ用電源の電圧（ＶＳＳＱ）を接地電位として、高レベル出力バッファ用電源の電圧（ＶＤＤＱ）を、単に「出力バッファ用電源の電圧（ＶＤＤＱ）」と呼ぶことにする。
【００２８】
各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）及び各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）は、プログラマブルインピーダンス回路９内のカウンター（４３、４４）から出力されるインピーダンス信号によって導通／非導通がそれぞれ制御される。各ＰＭＯＳトランジスタ（Ｐ０〜Ｐ５）及び各ＮＭＯＳトランジスタ（Ｎ０〜Ｎ５）の導通／非導通によって、出力バッファ回路８のインピーダンス（トランジスタサイズ）が決定される。プログラマブルインピーダンス回路９内のカウンター（４３、４４）については、図８を参照して後述する。
【００２９】
なお、プルアップ用トランジスタ群とプルダウン用トランジスタ群とは、異なるタイプのトランジスタで構成されている為、異なる２つの系統のインピーダンスマッチングを行う必要がある。即ち、１つの出力バッファ回路８に対して、プルアップ制御系及びプルダウン制御系からなる２系統のプログラマブルインピーダンス回路９を用意する必要がある。
【００３０】
＜プログラマブルインピーダンス回路の構成＞
次に、プログラマブルインピーダンス回路９について、図８を参照して説明する。プログラマブルインピーダンス回路９は、並列に接続された複数のトランジスタを有するレプリカバッファ回路（４０、４１）と、出力バッファ用電源の電圧（ＶＤＤＱ）を基準にして、外部抵抗ＲＱとレプリカバッファ回路（４０、４１）のインピーダンスを比較する比較回路４２と、比較回路４２の比較結果を用いて、レプリカバッファ回路（４０、４１）のインピーダンスと外部抵抗ＲＱが整合するようにレプリカバッファ回路（４０、４１）が有する複数のトランジスタを個別にオンオフ制御するカウンター（４３、４４）とを具備する。
【００３１】
レプリカバッファ回路（４０、４１）は、出力バッファ回路８と同様な回路構成を有するか、或いは定数倍のトランジスタサイズを持つ回路構成を有する。即ち、並列に接続された複数のトランジスタ（Ｎ１１〜Ｎ１５、Ｐ１１〜Ｐ１５）は、所定の単位チャネル幅の２０倍から２４倍までのチャネル幅をそれぞれ有する。また、カウンター（４３、４４）は、クロック制御回路から出力される第２の内部クロック信号（／ＣＫｉｎ）に従って動作する。プログラマブルインピーダンス回路９は、カウンター（４３、４４）が有する複数のトランジスタのオンオフ情報を用いて出力バッファ回路８のインピーダンスを制御する。
【００３２】
なお、プログラマブルインピーダンス回路９は、出力バッファ回路８のプルアップ用トランジスタ群（Ｐ０〜Ｐ５）のインピーダンスを整合するためのプルアップ制御系と、プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピーダンスを整合するためのプルダウン制御系とを有する。従って、レプリカバッファ回路（４０、４１）は、プルアップ用レプリカバッファ回路４１とプルダウン用レプリカバッファ回路４０とを有する。また、カウンター（４３、４４）は、プルアップ用カウンター４４とプルダウン用カウンター４３とを有する。
【００３３】
まず、プルダウン制御系について説明する。比較回路４２は、ＺＱ端子３２に電流経路の一端が接続されたＮＭＯＳトランジスタＮ２１と、ＮＭＯＳトランジスタＮ２１の電流経路の他端に接続されたＰＭＯＳトランジスタＰ２１と、ＰＭＯＳトランジスタＰ２１とゲートを共通にするＰＭＯＳトランジスタＰ２３とを備える。ＰＭＯＳトランジスタ（Ｐ２１、Ｐ２３）のドレインには通常電源の電圧（ＶＤＤ）が印加されている。ＮＭＯＳトランジスタＮ２１のゲートはオペアンプＯＰ１の出力端子に接続されている。オペアンプＯＰ１の反転入力端子はＺＱ端子３２に接続され、非反転入力端子にはＶＤＤＱ／２の電圧レベルが印加されている。従って、ＮＭＯＳトランジスタＮ２１のゲートレベルは、ＺＱ端子３２の電圧ＶＺＱがＶＤＤＱ／２になるように、オペアンプＯＰ１によってレベル制御される。
【００３４】
ＰＭＯＳトランジスタＰ２３のソースはオペアンプＯＰ２の反転入力端子に接続され、ノードＲＥＦＩＵにはＶＤＤＱ／２が供給される。一方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱが供給される。カウンター４３は、出力データ（Ｄ０〜Ｄ４）により、プルダウン側レプリカバッファ回路４０のＮＭＯＳトランジスタ群（Ｎ１１〜Ｎ１５）に対して選択的に導通、非導通を制御する。ＮＭＯＳトランジスタ群（Ｎ１１〜Ｎ１５）のドレインは、ノードＲＥＦＩＵを介してオペアンプＯＰ２の反転入力端子に帰還されている。電圧ＶＺＱとノードＲＥＦＩＵの電圧は、オペアンプＯＰ２により比較される。比較結果はＵ／Ｄ信号としてカウンター４３へ入力される。オペアンプＯＰ２は、ＶＤＤＱ／２を基準にして電圧比較を行っている。したがって、出力バッファ用電源（ＶＤＤＱ）が投入されていない場合、オペアンプＯＰ２は正常に動作することができない。
【００３５】
カウンター４３は、電圧ＶＺＱとノードＲＥＦＩＵの電圧が一致するように、プルダウン側レプリカバッファ回路４０を構成する各トランジスタ（Ｎ１１〜Ｎ１５）に対して、アップ／ダウンカウントを行う。カウンター４３のカウンター値（Ｄ０〜Ｄ５）は、プルダウン側レプリカバッファ回路４０のバッファサイズ（インピーダンス）を示し、出力バッファ回路８に供給される。
【００３６】
次に、プルアップ制御系について説明する。比較回路４２は、ＰＭＯＳトランジスタＰ２１とゲートを共通にするＰＭＯＳトランジスタＰ２２とを更に備える。ＰＭＯＳトランジスタＰ２２のドレインには通常電源の電圧（ＶＤＤ）が印加されている。ＰＭＯＳトランジスタＰ２２のソースはＮＭＯＳトランジスタＮ２３のゲートに接続されている。ＮＭＯＳトランジスタＮ２３のソースには接地電位が印加され、ドレインはオペアンプＯＰ３の反転入力端子に接続されている。
よって、ノードＲＥＦＩＤにはＶＤＤＱ／２が供給される。一方、オペアンプＯＰ３の非反転入力端子には電圧ＶＺＱが供給されている。
【００３７】
カウンター４４は、出力データ（Ｕ０〜Ｕ４）により、プルアップ側レプリカバッファ回路４１のＰＭＯＳトランジスタ群（Ｐ１１〜Ｐ１５）に対して選択的に導通、非導通を制御する。ＰＭＯＳトランジスタ群（Ｐ１１〜Ｐ１５）のドレインは、ノードＲＥＦＩＤを介してオペアンプＯＰ３の反転入力端子に帰還されている。電圧ＶＺＱとノードＲＥＦＩＤの電圧は、オペアンプＯＰ３により比較される。比較結果はＵ／Ｄ信号としてカウンター４４へ入力される。オペアンプＯＰ３は、ＶＤＤＱ／２を基準にして電圧比較を行っている。したがって、出力バッファ用電源（ＶＤＤＱ）が投入されていない場合、オペアンプＯＰ３は正常に動作することができない。
【００３８】
カウンター４４は、電圧ＶＺＱとノードＲＥＦＩＤの電圧が一致するように、プルアップ側レプリカバッファ回路４１を構成する各トランジスタ（Ｐ１１〜Ｐ１５）に対して、アップ／ダウンカウントを行う。カウンター４４のカウンター値（Ｕ０〜Ｕ５）は、プルアップ側レプリカバッファ回路４１のバッファサイズ（インピーダンス）を示し、出力バッファ回路８に供給される。
【００３９】
なお、アップ／ダウンカウントは、ダミーサイクル毎に行われる。電源投入直後の所定回数のダミーサイクルの期間、アップ／ダウンカウントを繰り返し行うことによって、レプリカバッファ回路（４０、４１）のトランジスタサイズを段階的に変化させて抵抗ＲＱへ合わせ込む。また、レプリカバッファ回路（４０、４１）はそれぞれ５個のトランジスタから構成されている為、カウンター値は２５段階の値をとることになる。カウンター値の初期値は、２５段階の内のちょうど中間の値に設定されている。
【００４０】
＜クロック制御回路について＞
図１は、クロック制御回路１０の機能を説明する為のブロック図である。差動入力の外部クロック信号（ＣＫ、／ＣＫ）は、クロック入力回路６へ入力される。クロック入力回路６は、差動入力の外部クロック信号（ＣＫ、／ＣＫ）を増幅して第１の内部クロック信号（ＣＫｉｎ）へ変換する差動増幅器である。クロック入力回路６は、差動入力の外部クロック信号（ＣＫ、／ＣＫ）のレベルを比較し、レベル差を電源電圧レベル（ＶＤＤ）まで増幅して第１のクロック信号（ＣＫｉｎ）を生成する。図６に示したように第１のクロック信号（ＣＫｉｎ）は、プログラマブルインピーダンス回路９を除くメモリチップ２内の他の回路７へ供給される。他の回路７は第１のクロック信号（ＣＫｉｎ）に従って動作している。また、クロック入力回路６は通常電源（ＶＤＤ）が投入されていることを条件として動作する回路である。従って、通常電源（ＶＤＤ）が投入されていれば、出力バッファ用電源（ＶＤＤＱ）の投入の有無に係らず、第１のクロック信号（ＣＫｉｎ）が出力される。他の回路７の１つであるセンスアンプ２４から出力された読み出しデータは、出力バッファ回路８によって駆動され、入出力端子５から出力される。
【００４１】
一方、プログラマブルインピーダンス回路９には、第１のクロック信号（ＣＫｉｎ）は直接入力されていない。クロック制御回路１０が、クロック入力回路６とプログラムインピーダンス回路９の間に接続されている。プログラマブルインピーダンス回路９は、クロック制御回路１０から出力される第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。第２の内部クロック信号（／ＣＫｉｎ’）は、第１のクロック信号（ＣＫｉｎ）とほぼ同じ信号パターンを有する。ここで「同じ信号パターン」とは、クロック信号の周期は同じであるパターンの意であり、信号レベルの異同は問わない。
【００４２】
クロック制御回路１０は、出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている場合に限り、第２の内部クロック信号（／ＣＫｉｎ’）を出力する。従って、通常電源（ＶＤＤ）が投入され、且つ出力バッファ用電源（ＶＤＤＱ）も投入されている場合に限り、第２のクロック信号（／ＣＫｉｎ’）が出力される。
即ち、ＶＤＤ及びＶＤＤＱの何れか一方でも投入されていない場合は、第２のクロック信号（／ＣＫｉｎ’）は出力されない。
【００４３】
図２（ａ）に示すように、クロック制御回路１０として、第１の内部クロック信号（ＣＫｉｎ）及び出力バッファ用電源の電圧（ＶＤＤＱ）を入力とするＮＡＮＤ回路１１を用いることができる。具体的には、図２（ｂ）に示すように、ＮＡＮＤ回路１１は、並列に接続された２つのＰＭＯＳトランジスタ（６１、６２）と、直列に接続された２つのＮＭＯＳトランジスタ（６３、６４）とを有する。ＰＭＯＳトランジスタ（６１、６２）のソースに対して、ＮＭＯＳトランジスタ６３のドレインが接続されている。ＰＭＯＳトランジスタ（６１、６２）のドレインに通常の電源電圧（ＶＤＤ）が印加され、ＮＭＯＳトランジスタ６４のソースに接地電位が印加されている。即ち、ＮＡＮＤ回路１１は通常の電源電圧（ＶＤＤ）によって駆動される回路である。
【００４４】
第１の内部クロック信号（ＣＫｉｎ）は、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６３のゲートにそれぞれ入力されている。出力バッファ用電源電圧（ＶＤＤＱ）は、ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６４のゲートにそれぞれ入力されている。第２のクロック信号（／ＣＫｉｎ’）は、ＰＭＯＳトランジスタ（６１、６２）のソースから出力される。
【００４５】
出力バッファ用電源の電圧（ＶＤＤＱ）が投入されずロウレベルにあるときは、第１の内部クロック信号（ＣＫｉｎ）が動作しても、第２のクロック信号（／ＣＫｉｎ’）はハイレベルに固定される。
【００４６】
ＶＤＤ＞ＶＤＤＱの場合、図２（ａ）及び（ｂ）に示したＮＡＮＤ回路１１では、ＶＤＤＱが投入された後に、ＰＭＯＳトランジスタ６２が完全にオフされずに、貫通電流が流されてしまう可能性がある。このような場合は、図３に示すようなインバータ回路１２をクロック制御回路１０として用いればよい。インバータ回路１２は、第１の内部クロック信号（ＣＫｉｎ）を入力とし、出力バッファ用電源（ＶＤＤＱ）で駆動する回路である。出力バッファ用電源の電圧（ＶＤＤＱ）が印加されなければ、第２のクロック信号（／ＣＫｉｎ’）は、ロウレベルに固定される。また、ＶＤＤ＞ＶＤＤＱの場合、ＶＤＤＱが投入された後に貫通電流が流れることも無い。
【００４７】
しかし、逆にＶＤＤ＜ＶＤＤＱの場合、図３に示したインバータ回路１２に貫通電流が流れてしまう可能性がある。このような場合、図４に示すようなレベルシフト回路１３をクロック制御回路１０として用いればよい。レベルシフト回路１３は、第１の内部クロック信号（ＣＫｉｎ）の電圧レベルを出力バッファ用電源の電圧レベル（ＶＤＤＱ）へ変更する回路である。
【００４８】
レベルシフト回路１３は、２つのＰＭＯＳトランジスタ（６５、６６）と、２つのＮＭＯＳトランジスタ（６７、６８）とを有する。第１の内部クロック信号（ＣＫｉｎ）は、ＮＭＯＳトランジスタ６７の電流経路の一端、及びＮＭＯＳトランジスタ６８のゲートに入力されている。ＮＭＯＳトランジスタ６７の電流経路の他端は、ＰＭＯＳトランジスタ６５のソース、及びＰＭＯＳトランジスタ６６のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ（６５、６６）のドレインには出力バッファ用電源電圧（ＶＤＤＱ）が印加されている。ＰＭＯＳトランジスタのゲート、ＰＭＯＳトランジスタ６６のソース、及びＮＭＯＳトランジスタ６８のドレインは互いに接続されて、第２の内部クロック信号（／ＣＫｉｎ’）が出力される。レベルシフト回路１３は、第２の内部クロック信号（／ＣＫｉｎ’）をＶＤＤＱレベルで出力することができる。
【００４９】
以上説明したように、比較回路４２は、ＶＤＤＱ／２を基準にしてインピーダンスを比較している。また、プルアップ側カウンター４１及びプルダウン側カウンター４０は、第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。第２の内部クロック信号（／ＣＫｉｎ’）は、出力バッファ用電源の電圧が印加されている場合に限り、クロック制御回路１０から出力される。従って、プログラマブルインピーダンス回路９は、出力バッファ用電源の電圧（ＶＤＤＱ）が印加されている場合に限り、第２の内部クロック信号（／ＣＫｉｎ’）に従って動作する。よって、出力バッファ用電源の電圧（ＶＤＤＱ）を基準としたインピーダンスの合わせ込み動作を正常に行うことができる。換言すれば、出力バッファ用電源（ＶＤＤＱ）が投入されていない状態において、クロック入力回路６が第１の内部クロック信号（ＣＫｉｎ）を出力しても、プログラマブルインピーダンス回路９はインピーダンスの合わせ込み動作を開始することが無い。
【００５０】
プログラマブルインピーダンス制御機能を搭載した半導体記憶装置において、出力バッファ用電源（ＶＤＤＱ）が投入されない場合には、プログラマブルインピーダンス回路９を制御する第２のクロック信号を固定状態に保つことで、インピーダンス制御機能を非活性化状態に保つことができる。
【００５１】
従って、出力バッファ用電源（ＶＤＤＱ）が投入される前に、プログラマブルインピーダンス回路９が動作を開始して、初期値が中間の値に設定されていたカウンター値を、最少値あるいは最大値へ向けて合わせ込んでしまうことが無くなる。よって、所定回数のダミーサイクルによって、所望のインピーダンスの合わせ込みを確実に終了させることができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、電源の投入シーケンスに依らず、所定回数のダミーサイクルの間に出力バッファ回路のインピーダンス合わせ込みが正しく行われる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック制御回路の機能を説明する為のブロック図である。
【図２】図２（ａ）はクロック制御回路としてのＮＡＮＤ回路を示す論理回路図であり、図２（ｂ）はＮＡＮＤ回路の具体的な回路図である。
【図３】クロック制御回路としてのインバータ回路の回路図である。
【図４】クロック制御回路としてのレベルシフト回路の回路図である。
【図５】本発明の実施の形態に係る半導体装置の全体構成を示す平面図である。
【図６】半導体装置内のメモリチップの構成を示すブロック図である。
【図７】メモリチップ内の出力バッファ回路の構成を示す回路図である。
【図８】メモリチップ内のプログラマブルインピーダンス回路の構成を示す回路図である。
【符号の説明】
１ ボード（ＰＣＢ）
２ メモリチップ
３ ＭＰＵ
４ データバス
５ 入出力端子
６ クロック入力回路
７ その他の回路
８ 出力バッファ回路
９ プログラマブルインピーダンス回路
１０ クロック制御回路
１１ ＮＡＮＤ回路
１２ インバータ回路
１３ レベルシフト回路
４０ プルダウン側レプリカバッファ回路
４１ プルアップ側レプリカバッファ回路
４２ 比較回路
４３、４４ カウンター
ＣＫｉｎ 第１の内部クロック信号
／ＣＫｉｎ’ 第２の内部クロック信号
ＲＱ 外部抵抗
ＶＤＤ 通常電源
ＶＤＤＱ 出力バッファ用電源
Claims (6)
- 差動入力の外部クロック信号を増幅して第１の内部クロック信号を出力するクロック入力回路と、
出力バッファ用電源の電圧が印加されている場合に限り、前記第１の内部クロック信号と実質的に同じ信号サイクルを有する第２の内部クロック信号を出力するクロック制御回路と、
並列に接続された複数のトランジスタを有する出力バッファ回路と、
前記第２の内部クロック信号に従って動作し、前記出力バッファ用電源の電圧を基準にして、前記出力バッファ回路のインピーダンスを回路的に合わせ込むプログラマブルインピーダンス回路と
を有することを特徴とする半導体装置。 - 前記プログラマブルインピーダンス回路は、
並列に接続された複数のトランジスタを有するレプリカバッファ回路と、
前記出力バッファ用電源の電圧を基準にして、外部抵抗と前記レプリカバッファ回路のインピーダンスを比較する比較回路と、
前記第２の内部クロック信号に従って動作し、当該比較回路の比較結果を用いて、前記レプリカバッファ回路のインピーダンスと前記外部抵抗が整合するように前記レプリカバッファ回路が有する前記複数のトランジスタを個別にオンオフ制御するカウンターと
を具備し、前記カウンターが有する前記複数のトランジスタのオンオフ情報を用いて前記出力バッファ回路のインピーダンスを制御する
ことを特徴とする請求項１記載の半導体装置。 - 前記クロック制御回路は、前記第１の内部クロック信号及び前記出力バッファ用電源の電圧をそれぞれ入力とするＮＡＮＤ回路を具備し、
前記第２の内部クロック信号は、前記ＮＡＮＤ回路からの出力信号である
ことを特徴とする請求項１又は２記載の半導体装置。 - 前記クロック制御回路は、前記第１の内部クロック信号を入力とし、前記出力バッファ用電源で駆動するインバータ回路を具備し、
前記第２の内部クロック信号は、前記インバータ回路からの出力信号である
ことを特徴とする請求項１又は２記載の半導体装置。 - 前記クロック制御回路は、前記第１の内部クロック信号の電圧レベルを前記出力バッファ用電源の電圧レベルへ変更するレベルシフト回路を具備し、
前記第２の内部クロック信号は、前記レベルシフト回路からの出力信号である
ことを特徴とする請求項１又は２記載の半導体装置。 - 前記外部クロック信号のインターフェースがＨＳＴＬ仕様であることを特徴とする請求項１乃至５の何れか１項記載の半導体装置。
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