JP3060509B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3060509B2 JP3060509B2 JP2243187A JP24318790A JP3060509B2 JP 3060509 B2 JP3060509 B2 JP 3060509B2 JP 2243187 A JP2243187 A JP 2243187A JP 24318790 A JP24318790 A JP 24318790A JP 3060509 B2 JP3060509 B2 JP 3060509B2
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- Japan
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- output
- circuit
- input
- sense amplifier
- channel mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関する。
従来の半導体記憶装置は、当該半導体記憶装置に対応
して運用されるマイクロプロセッサの出力数に依存し
て、当該マイクロプロセッサの出力数と同数の出力ビッ
ト数を有し、同数のメモリセルを同時に読出すように構
成されている。この出力ビット数は、前述のように、マ
イクロプロセッサの用途により、１ビット、４ビット、
８ビット、16ビットというように種々存在しているが、
ROMの場合には、現在数量的に８ビットが広く用いられ
ている。従って、ここでは、８ビットのマイクロコンピ
ュータに対応する８ビット出力の例について説明する。
して運用されるマイクロプロセッサの出力数に依存し
て、当該マイクロプロセッサの出力数と同数の出力ビッ
ト数を有し、同数のメモリセルを同時に読出すように構
成されている。この出力ビット数は、前述のように、マ
イクロプロセッサの用途により、１ビット、４ビット、
８ビット、16ビットというように種々存在しているが、
ROMの場合には、現在数量的に８ビットが広く用いられ
ている。従って、ここでは、８ビットのマイクロコンピ
ュータに対応する８ビット出力の例について説明する。
第５図に示されるのは、従来の半導体記憶装置におけ
る８ビットの内の１ビットに対応する部分を示す回路図
である。
る８ビットの内の１ビットに対応する部分を示す回路図
である。
第５図に示されるように、本半導体記憶装置は、電源
電位Vccおよび接地電位Vsに対応して、外部入力端子61
をゲート入力とするＰチャネルMOSトランジスタ39およ
びＮチャネルMOSトランジスタ40により形成されるイン
バータと、このインバータの出力を伝達するインバータ
41および42により形成される入力回路部と、この入力回
路部の出力Va1を入力とし、マトリクス配置された複数
のマスクROMメモリセルの内から選択されたメモリセル4
6の情報を読出すセンスアンプ45を含むセンスアンプ部
と、このセンスアンプ45の出力Vsen、ならびに端子63お
よび64より入力されるチップ選択信号▲▼およびce
を入力として、外部出力端子65よりデータ出力Voutを出
力する、NAND回路47,NOR回路48,PチャネルMOSトランジ
スタ49およびＮチャネルMOSトランジスタ50を含む出力
回路部と、を備えている。
電位Vccおよび接地電位Vsに対応して、外部入力端子61
をゲート入力とするＰチャネルMOSトランジスタ39およ
びＮチャネルMOSトランジスタ40により形成されるイン
バータと、このインバータの出力を伝達するインバータ
41および42により形成される入力回路部と、この入力回
路部の出力Va1を入力とし、マトリクス配置された複数
のマスクROMメモリセルの内から選択されたメモリセル4
6の情報を読出すセンスアンプ45を含むセンスアンプ部
と、このセンスアンプ45の出力Vsen、ならびに端子63お
よび64より入力されるチップ選択信号▲▼およびce
を入力として、外部出力端子65よりデータ出力Voutを出
力する、NAND回路47,NOR回路48,PチャネルMOSトランジ
スタ49およびＮチャネルMOSトランジスタ50を含む出力
回路部と、を備えている。
なお、前述のように、VccおよびVsは、それぞれ電源
電位および接地電位を示しており、また、抵抗43および
インダクタンス44は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
電位および接地電位を示しており、また、抵抗43および
インダクタンス44は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
先ず、外部入力端子61における入力電圧を、TTL入力
レベルである0.8V（LOW LEVEL）から2.2V（HIGH LEVE
L）として、複数のマスクROMメモリセルの内から、ある
一つのメモリセル46を選択する。この選択されたメモリ
セル46からデータを読出すセンスアンプ45より出力され
るVsenのレベルが、“HIGH"レベルから“LOW"レベルに
転移する場合について説明する。
レベルである0.8V（LOW LEVEL）から2.2V（HIGH LEVE
L）として、複数のマスクROMメモリセルの内から、ある
一つのメモリセル46を選択する。この選択されたメモリ
セル46からデータを読出すセンスアンプ45より出力され
るVsenのレベルが、“HIGH"レベルから“LOW"レベルに
転移する場合について説明する。
端子63および64を介して、NAND回路47およびNOR回路4
8に入力されるチップ選択信号▲▼およびceは、チ
ップ選択時においては、それぞれ“HIGH"レベルならび
に“LOW"レベルであり、上述のように、Vsenのレベルが
“LOW"レベルに転移するため、PMOSトランジスタ49およ
びNMOSトランジスタ50のゲートには、それぞれ“HIGH"
レベルが入力され、PMOSトランジスタ49はOFFとなり、N
MOSトランジスタ50はONとなる。従って、外部出力端子6
5から出力されるVoutは“HIGH"レベルから“LOW"レベル
に転移する。この場合、外部出力端子65に蓄えられてい
た電荷は、NMOSトランジスタ50を介して接地電位Vsに放
電される。この際、接地電位Vsに流入する電流ｉによっ
て起電力L1（di/dt）が発生し、Vsは0Vから1Vに上昇す
る。これにより、Vs端子62を共有する入力回路部のＮチ
ャネルMOSトランジスタ40のソースの電位が1Vに上昇
し、ゲート入力2.2Vとソースとの電位差が実効的に2.2V
から1.2Vに変化し、ＮチャネルMOSトランジスタ40はOFF
となる。これにより、Va1は“LOW"レベルから“HIGH"レ
ベルに転移し、この結果アドレス信号に誤動作が生じ
て、他のメモリセルを読出すという回路の誤動作を生じ
る。また、この事態を防止するために、電流ｉを小さく
する対策をとると、出力回路部において“HIGH"レベル
から“LOW"レベルに転移する速度が低下し、高速化に対
応し得ないという問題点がある。
8に入力されるチップ選択信号▲▼およびceは、チ
ップ選択時においては、それぞれ“HIGH"レベルならび
に“LOW"レベルであり、上述のように、Vsenのレベルが
“LOW"レベルに転移するため、PMOSトランジスタ49およ
びNMOSトランジスタ50のゲートには、それぞれ“HIGH"
レベルが入力され、PMOSトランジスタ49はOFFとなり、N
MOSトランジスタ50はONとなる。従って、外部出力端子6
5から出力されるVoutは“HIGH"レベルから“LOW"レベル
に転移する。この場合、外部出力端子65に蓄えられてい
た電荷は、NMOSトランジスタ50を介して接地電位Vsに放
電される。この際、接地電位Vsに流入する電流ｉによっ
て起電力L1（di/dt）が発生し、Vsは0Vから1Vに上昇す
る。これにより、Vs端子62を共有する入力回路部のＮチ
ャネルMOSトランジスタ40のソースの電位が1Vに上昇
し、ゲート入力2.2Vとソースとの電位差が実効的に2.2V
から1.2Vに変化し、ＮチャネルMOSトランジスタ40はOFF
となる。これにより、Va1は“LOW"レベルから“HIGH"レ
ベルに転移し、この結果アドレス信号に誤動作が生じ
て、他のメモリセルを読出すという回路の誤動作を生じ
る。また、この事態を防止するために、電流ｉを小さく
する対策をとると、出力回路部において“HIGH"レベル
から“LOW"レベルに転移する速度が低下し、高速化に対
応し得ないという問題点がある。
上述した従来の半導体記憶装置においては、読出し速
度の高速性を実現するために出力回路の高速化を図る
と、最終段のＮチャネルMOSトランジスタのgmを大きく
しなければならないが、その反面、gmを大きくすると、
充放電時に流れる電流によりアルミ配線上の電源または
接地が変動し、これをアルミ配線で共通配線している入
力回路またはセンスアンプ等も同様に変動して、誤動作
の要因となるという欠点がある。
度の高速性を実現するために出力回路の高速化を図る
と、最終段のＮチャネルMOSトランジスタのgmを大きく
しなければならないが、その反面、gmを大きくすると、
充放電時に流れる電流によりアルミ配線上の電源または
接地が変動し、これをアルミ配線で共通配線している入
力回路またはセンスアンプ等も同様に変動して、誤動作
の要因となるという欠点がある。
所定の外部入力端子をゲート入力とする入力回路部
と、複数のメモリセルを配列して形成されるメモリセル
部と、前記メモリセルのデータを読出すセンスアンプ部
と、前記センスアンプ部の出力を入力とし、所定の外部
出力端子にデータを出力する出力回路部と、を有する半
導体記憶装置において、 前記出力回路部の出力トランジスタとして電源電位およ
び接地電位間に直列接続されたＰチャネルMOSトランジ
スタおよびＮチャネルMOSトランジスタのうち前記Ｎチ
ャネルMOSトランジスタのソース電極および接地電位間
に直列に挿入接続され、前記外部端子から流入する電流
を接地電位に流す抵抗素子と、前記出力端子における信
号変化に応答して前記電流により変動する接地電位の変
化を前記抵抗素子の直列接続点における電圧変化として
検出して所定のパルス信号を生成するパルス発生回路
と、前記入力回路部および前記センスアンプ部間に設け
られるとともに、前記パルス信号に同期して前記パルス
信号のパルス出力期間に前記入力回路部の出力するデー
タを取り込み保持し、その保持したデータを前記センス
アンプに入力データとして与え、かつ前記パルス出力期
間だけ前記出力信号の取り込みを遮断するラッチ回路と
をさらに備える。
と、複数のメモリセルを配列して形成されるメモリセル
部と、前記メモリセルのデータを読出すセンスアンプ部
と、前記センスアンプ部の出力を入力とし、所定の外部
出力端子にデータを出力する出力回路部と、を有する半
導体記憶装置において、 前記出力回路部の出力トランジスタとして電源電位およ
び接地電位間に直列接続されたＰチャネルMOSトランジ
スタおよびＮチャネルMOSトランジスタのうち前記Ｎチ
ャネルMOSトランジスタのソース電極および接地電位間
に直列に挿入接続され、前記外部端子から流入する電流
を接地電位に流す抵抗素子と、前記出力端子における信
号変化に応答して前記電流により変動する接地電位の変
化を前記抵抗素子の直列接続点における電圧変化として
検出して所定のパルス信号を生成するパルス発生回路
と、前記入力回路部および前記センスアンプ部間に設け
られるとともに、前記パルス信号に同期して前記パルス
信号のパルス出力期間に前記入力回路部の出力するデー
タを取り込み保持し、その保持したデータを前記センス
アンプに入力データとして与え、かつ前記パルス出力期
間だけ前記出力信号の取り込みを遮断するラッチ回路と
をさらに備える。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例を示す回路図である。第１
図に示されるように、本実施例は、電源電位Vccおよび
接地電位Vsに対応して、外部入力端子51をゲート入力と
するＰチャネルMOSトランジスタ１およびＮチャネルMOS
トランジスタ２により形成されるインバータと、このイ
ンバータの出力を伝達するインバータ３および４により
形成される入力回路部と、この入力回路部の出力Va1を
入力とし、マトリクス配置された複数のマスクROMメモ
リセルの内から選択されたメモリセル12の情報を読出す
センスアンプ11を含むセンスアンプ部と、このセンスア
ンプ11の出力Vsen、ならびに端子53および54より入力さ
れるチップ選択信号▲▼およびceを入力として、外
部出力端子55よりデータ出力Voutを出力する、NAND回路
13,NOR回路14,PチャネルMOSトランジスタ15およびＮチ
ャネルMOSトランジスタ16を含む出力回路部と、前記入
力回路部から出力されるVa1をラッチする、PMOSトラン
ジスタ７およびNMOSトランジスタ８と、インバータ９お
よび10を含むラッチ回路部と、このラッチ回路部を制御
するATD回路18およびインバータ19と、を備えて構成さ
れる。
図は、本発明の第１の実施例を示す回路図である。第１
図に示されるように、本実施例は、電源電位Vccおよび
接地電位Vsに対応して、外部入力端子51をゲート入力と
するＰチャネルMOSトランジスタ１およびＮチャネルMOS
トランジスタ２により形成されるインバータと、このイ
ンバータの出力を伝達するインバータ３および４により
形成される入力回路部と、この入力回路部の出力Va1を
入力とし、マトリクス配置された複数のマスクROMメモ
リセルの内から選択されたメモリセル12の情報を読出す
センスアンプ11を含むセンスアンプ部と、このセンスア
ンプ11の出力Vsen、ならびに端子53および54より入力さ
れるチップ選択信号▲▼およびceを入力として、外
部出力端子55よりデータ出力Voutを出力する、NAND回路
13,NOR回路14,PチャネルMOSトランジスタ15およびＮチ
ャネルMOSトランジスタ16を含む出力回路部と、前記入
力回路部から出力されるVa1をラッチする、PMOSトラン
ジスタ７およびNMOSトランジスタ８と、インバータ９お
よび10を含むラッチ回路部と、このラッチ回路部を制御
するATD回路18およびインバータ19と、を備えて構成さ
れる。
なお、前述のように、VccおよびVsは、それぞれ電源
電位および接地電位を示しており、また、抵抗５および
インダクタンス６は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
電位および接地電位を示しており、また、抵抗５および
インダクタンス６は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
先ず、外部入力端子51の入力電圧を、TTL入力レベル
である0.8V（LOW LEVEL）から2.2V（HIGH LEVEL）とし
て、複数のマスクROMメモリセルの内から、ある一つの
メモリセル12を選択する。この選択されたメモリセル12
からのデータを読出すセンスアンプ11より出力されるV
senのレベルが、“HIGH"レベルから“LOW"レベルに転移
する場合について説明する。
である0.8V（LOW LEVEL）から2.2V（HIGH LEVEL）とし
て、複数のマスクROMメモリセルの内から、ある一つの
メモリセル12を選択する。この選択されたメモリセル12
からのデータを読出すセンスアンプ11より出力されるV
senのレベルが、“HIGH"レベルから“LOW"レベルに転移
する場合について説明する。
従来例の場合と同様に、端子53および54を介して、NA
ND回路13およびNOR回路14に入力されるチップ選択信号
▲▼およびceは、チップ選択時においては、それぞ
れ“HIGH"レベルならびに“LOW"レベルであり、また、
上述のようにVsenのレベルが“LOW"レベルに転移するた
め、PMOSトランジスタ15およびNMOSトランジスタ16のゲ
ートには、それぞれ“HIGH"レベルが入力され、PMOSト
ランジスタ15はOFFとなり、NMOSトランジスタ16はONと
なる。従って、外部出力端子55から出力されるVoutは
“HIGH"レベルから“LOW"レベルに転移する。この場
合、外部出力端子55に蓄えられていた電荷は、NMOSトラ
ンジスタ16を介して接地電位Vsに放電される。この際、
接地電位Vsに流入する電流ｉによって起電力L1（di/d
t）が発生し、Vgnは0Vから1Vに上昇する。このVgnの変
化はパルス発生回路18により検出され、一定期間0Vのパ
ルスVstopが発生されて、NMOSトランジスタ８と、イン
バータ19を経由してPMOSトランジスタ７に入力される。
なお、第２図はパルス発生回路18の一例を示す回路図で
あり、また、第３図（ａ），（ｂ）および（ｃ）は、パ
ルス発生回路の入出力関係を含む特性を示す図である。
前述のVstopが“LOW"レベルの期間においては、PMOSト
ランジスタ７およびNMOSトランジスタ８は、それぞれOF
Fとなり、入力回路部からの出力Va1は、インバータ９お
よび10において保持される。
ND回路13およびNOR回路14に入力されるチップ選択信号
▲▼およびceは、チップ選択時においては、それぞ
れ“HIGH"レベルならびに“LOW"レベルであり、また、
上述のようにVsenのレベルが“LOW"レベルに転移するた
め、PMOSトランジスタ15およびNMOSトランジスタ16のゲ
ートには、それぞれ“HIGH"レベルが入力され、PMOSト
ランジスタ15はOFFとなり、NMOSトランジスタ16はONと
なる。従って、外部出力端子55から出力されるVoutは
“HIGH"レベルから“LOW"レベルに転移する。この場
合、外部出力端子55に蓄えられていた電荷は、NMOSトラ
ンジスタ16を介して接地電位Vsに放電される。この際、
接地電位Vsに流入する電流ｉによって起電力L1（di/d
t）が発生し、Vgnは0Vから1Vに上昇する。このVgnの変
化はパルス発生回路18により検出され、一定期間0Vのパ
ルスVstopが発生されて、NMOSトランジスタ８と、イン
バータ19を経由してPMOSトランジスタ７に入力される。
なお、第２図はパルス発生回路18の一例を示す回路図で
あり、また、第３図（ａ），（ｂ）および（ｃ）は、パ
ルス発生回路の入出力関係を含む特性を示す図である。
前述のVstopが“LOW"レベルの期間においては、PMOSト
ランジスタ７およびNMOSトランジスタ８は、それぞれOF
Fとなり、入力回路部からの出力Va1は、インバータ９お
よび10において保持される。
このように、上述のVgnおよびVsのレベル上昇により
前記Va1が誤動作をしても、入力回路部の出力Va1は、PM
OSトランジスタ７およびNMOSトランジスタ８を含むラッ
チ回路を介して保持・保護されるため、従来の半導体記
憶装置のように誤動作を生ずることがない。
前記Va1が誤動作をしても、入力回路部の出力Va1は、PM
OSトランジスタ７およびNMOSトランジスタ８を含むラッ
チ回路を介して保持・保護されるため、従来の半導体記
憶装置のように誤動作を生ずることがない。
このように、本実施例は誤動作を生起することなく、
安定な動作を実現することができる。
安定な動作を実現することができる。
次に、本発明の第２の実施例について説明する。第４
図は、第２の実施例の回路図である。第４図に示される
ように、本実施例は、外部入力端子56をゲート入力とす
るＰチャネルMOSトランジスタ22およびＮチャネルMOSト
ランジスタ23により形成されるインバータと、このイン
バータの出力を伝達するインバータ24および25により形
成される入力回路部と、入力回路部の出力Va1を入力と
し、マトリクス配置された複数のマスクROMメモリセル
の内から選択されたメモリセル32の情報を読出すセンス
アンプ31を含むセンスアンプ部と、このセンスアンプ31
の出力Vsen、ならびに端子58および59より入力されるチ
ップ選択信号ceおよびceを入力として、外部出力端子60
よりデータ出力Voutを出力する、NAND回路33,NOR回路3
4,PチャネルMOSトランジスタ35、ＮチャネルMOSトラン
ジスタ36および抵抗37を含む出力回路部と、前記入力回
路部から出力されるVa1をラッチするNMOSトランジスタ
８、インバータ29および30を含むラッチ回路部と、この
ラッチ回路部を制御するパルス発生回路38と、を備えて
構成される。
図は、第２の実施例の回路図である。第４図に示される
ように、本実施例は、外部入力端子56をゲート入力とす
るＰチャネルMOSトランジスタ22およびＮチャネルMOSト
ランジスタ23により形成されるインバータと、このイン
バータの出力を伝達するインバータ24および25により形
成される入力回路部と、入力回路部の出力Va1を入力と
し、マトリクス配置された複数のマスクROMメモリセル
の内から選択されたメモリセル32の情報を読出すセンス
アンプ31を含むセンスアンプ部と、このセンスアンプ31
の出力Vsen、ならびに端子58および59より入力されるチ
ップ選択信号ceおよびceを入力として、外部出力端子60
よりデータ出力Voutを出力する、NAND回路33,NOR回路3
4,PチャネルMOSトランジスタ35、ＮチャネルMOSトラン
ジスタ36および抵抗37を含む出力回路部と、前記入力回
路部から出力されるVa1をラッチするNMOSトランジスタ
８、インバータ29および30を含むラッチ回路部と、この
ラッチ回路部を制御するパルス発生回路38と、を備えて
構成される。
なお、前述のように、VccおよびVsは、それぞれ電源
電位および接地電位を示しており、また、抵抗26および
インダクタンス27は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
電位および接地電位を示しており、また、抵抗26および
インダクタンス27は、それぞれ接地電位Vsと接地点との
間に、リードフレームに関連して介在している寄生抵抗
および寄生インダクタンスを表わしている。
本実施例の前述の第１の実施例との相違点は、本実施
例においては、第１の実施例のラッチ回路部に含まれて
いるＰチャネルMOSトランジスタ７を除去し、Ｎチャネ
ルMOSトランジスタ28を１個だけ使用していることであ
り、これにより、同様な効果を、より簡単な回路構成に
より実現することができるという利点がある。
例においては、第１の実施例のラッチ回路部に含まれて
いるＰチャネルMOSトランジスタ７を除去し、Ｎチャネ
ルMOSトランジスタ28を１個だけ使用していることであ
り、これにより、同様な効果を、より簡単な回路構成に
より実現することができるという利点がある。
以上、詳細に説明したように、本発明は、レベレの変
動時に発生される雑音を検出するパルス発生回路を設
け、このパルス発生回路の検出出力を介して入力回路出
力をラッチすることにより、前記雑音による回路誤動作
を未然に防止し、安定した高速動作を実現することがで
きるという効果がある。
動時に発生される雑音を検出するパルス発生回路を設
け、このパルス発生回路の検出出力を介して入力回路出
力をラッチすることにより、前記雑音による回路誤動作
を未然に防止し、安定した高速動作を実現することがで
きるという効果がある。
第１図および第４図は、それぞれ本発明の第１および第
２の実施例の回路図、第２図はパルス発生回路の回路
図、第３図はパルス発生回路における信号波形図、第５
図は従来例の回路図である。 図において、1,7,15,22,35,39,49……PMOSトランジス
タ、2,8,16,23,28,36,40,50……NMOSトランジスタ、3,
4,9,10,19,20,24,25,29,30,41,42……インバータ、5,1
7,26,37,43……抵抗、6,27,43……インダクタンス、11,
31,45……センスアンプ、12,32,46……メモリセル、13,
21,33,47……NAND回路、14,34,48……NOR回路、18,38…
…パルス発生回路。
２の実施例の回路図、第２図はパルス発生回路の回路
図、第３図はパルス発生回路における信号波形図、第５
図は従来例の回路図である。 図において、1,7,15,22,35,39,49……PMOSトランジス
タ、2,8,16,23,28,36,40,50……NMOSトランジスタ、3,
4,9,10,19,20,24,25,29,30,41,42……インバータ、5,1
7,26,37,43……抵抗、6,27,43……インダクタンス、11,
31,45……センスアンプ、12,32,46……メモリセル、13,
21,33,47……NAND回路、14,34,48……NOR回路、18,38…
…パルス発生回路。
Claims (1)
- 【請求項１】所定の外部入力端子をゲート入力とする入
力回路部と、複数のメモリセルを配列して形成されるメ
モリセル部と、前記メモリセルのデータを読出すセンス
アンプ部と、前記センスアンプ部の出力を入力とし、所
定の外部出力端子にデータを出力する出力回路部と、を
有する半導体記憶装置において、 前記出力回路部の出力トランジスタとして電源電位およ
び接地電位間に直列接続されたＰチャネルMOSトランジ
スタおよびＮチャネルMOSトランジスタのうち前記Ｎチ
ャネルMOSトランジスタのソース電極および接地電位間
に直列に挿入接続され、前記外部端子から流入する電流
を接地電位に流す抵抗素子と、前記出力端子における信
号変化に応答して前記電流により変動する接地電位の変
化を前記抵抗素子の直列接続点における電圧変化として
検出して所定のパルス信号を生成するパルス発生回路
と、前記入力回路部および前記センスアンプ部間に設け
られるとともに、前記パルス信号に同期して前記パルス
信号のパルス出力期間に前記入力回路部の出力するデー
タを取り込み保持し、その保持したデータを前記センス
アンプに入力データとして与え、かつ前記パルス出力期
間だけ前記出力信号の取り込みを遮断するラッチ回路と
をさらに備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243187A JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243187A JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123389A JPH04123389A (ja) | 1992-04-23 |
| JP3060509B2 true JP3060509B2 (ja) | 2000-07-10 |
Family
ID=17100121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243187A Expired - Lifetime JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060509B2 (ja) |
-
1990
- 1990-09-13 JP JP2243187A patent/JP3060509B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04123389A (ja) | 1992-04-23 |
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