JPH04123389A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04123389A JPH04123389A JP2243187A JP24318790A JPH04123389A JP H04123389 A JPH04123389 A JP H04123389A JP 2243187 A JP2243187 A JP 2243187A JP 24318790 A JP24318790 A JP 24318790A JP H04123389 A JPH04123389 A JP H04123389A
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000005669 field effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 10
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
従来の半導体記憶装置は、当該半導体記憶装置に対応し
て運用されるマイクロプロセッサの出力数に依存して、
当該マイクロプロセッサの出力数と同数の出力ビツト数
を有し、同数のメモリセルを同時に読出すように構成さ
れている。この出力ビツト数は、前述のように、マイク
ロプロセッサの用途により、１ビツト、４ビツト、８ビ
ツト、１６ビツトというように種々存在しているが、Ｒ
ＯＭの場合には、現在数量的に８ビツトが広く用いられ
ている。従って、ここでは、８ビツトのマイクロコンピ
ユータに対応する８ビツト出力の例について説明する。
て運用されるマイクロプロセッサの出力数に依存して、
当該マイクロプロセッサの出力数と同数の出力ビツト数
を有し、同数のメモリセルを同時に読出すように構成さ
れている。この出力ビツト数は、前述のように、マイク
ロプロセッサの用途により、１ビツト、４ビツト、８ビ
ツト、１６ビツトというように種々存在しているが、Ｒ
ＯＭの場合には、現在数量的に８ビツトが広く用いられ
ている。従って、ここでは、８ビツトのマイクロコンピ
ユータに対応する８ビツト出力の例について説明する。
第５図に示されるのは、従来の半導体記憶装置における
８ビツトの内の１ビツトに対応する部分を示す回路図で
ある。
８ビツトの内の１ビツトに対応する部分を示す回路図で
ある。
第５図に示されるように、本半導体記憶装置は、電源電
位ＶＣＣおよび接地電位ｖ５に対応して、外部入力端子
６１をゲート入力とするＰチャネル間Ｏ３）ランジスタ
３９およびＮチャネルＭＯＳ）ランジスタ４０により形
成されるインバータと、このインバータの出力を伝達す
るインバータ４１および４２により形成される入力回路
部と、この入力回路部の出力ｖ、１を入力とし、マトリ
クス配置された複数のマスクＲＯＭメモリセルの内から
選択されたメモリセル４６の情報を読出すセンスアンプ
４５を含むセンスアンプ部と、このセンスアンプ４５の
出力Ｖ□３、ならびに端子６３および６４より入力され
るチップ選択信号霞−およびｃｅを入力として、外部出
力端子６５よりデータ出力Ｖ。１ｔを出力する、ＮＡＮ
Ｄ回路４７．ＮＯＲ回路４８．Ｐチャネル間Ｏ３）−ラ
ンジスタ４９およびＮチャネルＭＯＳ）ランジスタ５０
を含む出力回路部と、を備えている。
位ＶＣＣおよび接地電位ｖ５に対応して、外部入力端子
６１をゲート入力とするＰチャネル間Ｏ３）ランジスタ
３９およびＮチャネルＭＯＳ）ランジスタ４０により形
成されるインバータと、このインバータの出力を伝達す
るインバータ４１および４２により形成される入力回路
部と、この入力回路部の出力ｖ、１を入力とし、マトリ
クス配置された複数のマスクＲＯＭメモリセルの内から
選択されたメモリセル４６の情報を読出すセンスアンプ
４５を含むセンスアンプ部と、このセンスアンプ４５の
出力Ｖ□３、ならびに端子６３および６４より入力され
るチップ選択信号霞−およびｃｅを入力として、外部出
力端子６５よりデータ出力Ｖ。１ｔを出力する、ＮＡＮ
Ｄ回路４７．ＮＯＲ回路４８．Ｐチャネル間Ｏ３）−ラ
ンジスタ４９およびＮチャネルＭＯＳ）ランジスタ５０
を含む出力回路部と、を備えている。
なお、前述のように、ＶＣＣおよびｖｓは、それぞれ電
源電位および接地電位を示しており、また、抵抗４３お
よびインダクタンス４４は、それぞれ接地電位ｖｓと接
地点との間に、リードフレームに関連して介在している
寄生抵抗および寄生インダクタンスを表わしている。
源電位および接地電位を示しており、また、抵抗４３お
よびインダクタンス４４は、それぞれ接地電位ｖｓと接
地点との間に、リードフレームに関連して介在している
寄生抵抗および寄生インダクタンスを表わしている。
先ず、外部入力端子６１における入力電圧を、ＴＴＬ入
カシカレベルる０、８Ｖ（ＬＯＷ ＬＥＶＥＬ）から２
，２ｖ（）ＩＩＧ）ｌ ＬＥＶＥＬ）として、複数のマ
スクＲＯＭメモリセルの内から、ある一つのメモリセル
４６を選択する。この選択されたメモリセル４６からデ
ータを読出すセンスアンプ４５より出力されるＶｏｔｅ
ｓのレベルが、′旧ＧＨ”レベルから“Ｌｏ１１″レベ
ルに転移する場合について説明する。
カシカレベルる０、８Ｖ（ＬＯＷ ＬＥＶＥＬ）から２
，２ｖ（）ＩＩＧ）ｌ ＬＥＶＥＬ）として、複数のマ
スクＲＯＭメモリセルの内から、ある一つのメモリセル
４６を選択する。この選択されたメモリセル４６からデ
ータを読出すセンスアンプ４５より出力されるＶｏｔｅ
ｓのレベルが、′旧ＧＨ”レベルから“Ｌｏ１１″レベ
ルに転移する場合について説明する。
端子６３および６４を介して、ＮＡＮＤ回路４７および
ＮＯＲ回路４８に入力されるチップ選択信号…およびｃ
ｅは、チップ選択時においては、それぞれ“旧ＧＨ”レ
ベルならびに“ＬＯＷ”レベルであり、上述のように、
Ｖｍｅ＋＋のレベルが“ＬＯＷ”レベルに転移するため
、ＰＭＯＳ）ランジスタ４９および８ＭＯ３）ランジス
タ５０のゲートには、それぞれ“旧ＧＨ”レベルが入力
され、ＰＭＯＳ）ランジスタ４９はＯＦＦとなり、ＮＭ
ＯＳ）ランジスタ５０はＯＮとなる。従って、外部出力
端子６５から出力されるＶｅｓｔは“旧ＧＨ”レベルか
ら“Ｌ（Ｖ”レベルに転移する。この場合、外部出力端
子６５に蓄えられていた電荷は、８ＭＯ３）−ランジス
タ５０を介して接地電位ｖ５に放電される。この際、接
地電位Ｖ、に流入する電流ｉによって起電力１，１（ｃ
ｌｉ／ｄｔ）が発生し、ＶＳはＯｖから１ｖに上昇する
。これにより、ｖ５端子６２を共有する入力回路部のＮ
チャネルＭＯＳ）ランジスタ４０のソースの電位が１ｖ
に上昇し、ゲート入力２．２ｖとソースとの電位差が実
効的に２，２ｖから１．２νに変化し、ＮチャネルＭＯ
Ｓ）ランジスタ４０はＯＦＦとなる。これにより、■、
１は“ＬＯＷ”レベルから“旧ＧＨ″レベルに転移し、
この結果アドレス信号に誤動作が生じて、他のメモリセ
ルを読出すという回路の誤動作を生じる。また、この事
態を防止するために、電流ｉを小さくする対策をとると
、出力回路部において“旧ＧＨ”レベルから“ＬＯ％ｌ
ｌ”レベルに転移する速度が低下し、高速化に対応し得
ないという問題点がある。
ＮＯＲ回路４８に入力されるチップ選択信号…およびｃ
ｅは、チップ選択時においては、それぞれ“旧ＧＨ”レ
ベルならびに“ＬＯＷ”レベルであり、上述のように、
Ｖｍｅ＋＋のレベルが“ＬＯＷ”レベルに転移するため
、ＰＭＯＳ）ランジスタ４９および８ＭＯ３）ランジス
タ５０のゲートには、それぞれ“旧ＧＨ”レベルが入力
され、ＰＭＯＳ）ランジスタ４９はＯＦＦとなり、ＮＭ
ＯＳ）ランジスタ５０はＯＮとなる。従って、外部出力
端子６５から出力されるＶｅｓｔは“旧ＧＨ”レベルか
ら“Ｌ（Ｖ”レベルに転移する。この場合、外部出力端
子６５に蓄えられていた電荷は、８ＭＯ３）−ランジス
タ５０を介して接地電位ｖ５に放電される。この際、接
地電位Ｖ、に流入する電流ｉによって起電力１，１（ｃ
ｌｉ／ｄｔ）が発生し、ＶＳはＯｖから１ｖに上昇する
。これにより、ｖ５端子６２を共有する入力回路部のＮ
チャネルＭＯＳ）ランジスタ４０のソースの電位が１ｖ
に上昇し、ゲート入力２．２ｖとソースとの電位差が実
効的に２，２ｖから１．２νに変化し、ＮチャネルＭＯ
Ｓ）ランジスタ４０はＯＦＦとなる。これにより、■、
１は“ＬＯＷ”レベルから“旧ＧＨ″レベルに転移し、
この結果アドレス信号に誤動作が生じて、他のメモリセ
ルを読出すという回路の誤動作を生じる。また、この事
態を防止するために、電流ｉを小さくする対策をとると
、出力回路部において“旧ＧＨ”レベルから“ＬＯ％ｌ
ｌ”レベルに転移する速度が低下し、高速化に対応し得
ないという問題点がある。
上述した従来の半導体記憶装置においては、読出し速度
の高速性を実現するために出力回路の高速化を図ると、
最終段のＮチャネルＭＯＳ）−ランジスタのｇ、を大き
くしなければならないが、その反面、ｇｌを大きくする
と、充放電時に流れる電流によりアルミ配線上の電源ま
たは接地が変動し、これをアルミ配線で共通配線してい
る入力回路またはセンスアンプ等も同様に変動して、誤
動作の要因となるという欠点がある。
の高速性を実現するために出力回路の高速化を図ると、
最終段のＮチャネルＭＯＳ）−ランジスタのｇ、を大き
くしなければならないが、その反面、ｇｌを大きくする
と、充放電時に流れる電流によりアルミ配線上の電源ま
たは接地が変動し、これをアルミ配線で共通配線してい
る入力回路またはセンスアンプ等も同様に変動して、誤
動作の要因となるという欠点がある。
本発明の半導体記憶装置は、所定の外部入力端子をゲー
ト入力とする入力回路部と、複数のメモリセルを配列し
て形成されるメモリセル部と、当該メモリセルのデータ
を読出すセンスアンプ部と、当該センスアンプ部の出力
を入力とし、所定の外部出力端子にデータを出力する出
力回路部と、を有する半導体記憶装置において、前記外
部出力端子に一端が接続され、当該外部出力端子に対し
て前記出力回路部の低電位側に配置される絶縁ゲート型
電界効果トランジスタと接地点との間に設けられる電圧
変化検出用の抵抗回路と、前記電圧変化検出用の抵抗回
路により検出される電圧変化を入力して、所定の一定期
間に亘り一定電圧を発生して出力するＡ Ｔ Ｄ （Ａ
ｄｄｒｅｓｓ ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ
）回路と、前記一定期間に亘り、前記入力回路部の出
力をラッチして保持するラッチ回路と、を備えて構成さ
れる。
ト入力とする入力回路部と、複数のメモリセルを配列し
て形成されるメモリセル部と、当該メモリセルのデータ
を読出すセンスアンプ部と、当該センスアンプ部の出力
を入力とし、所定の外部出力端子にデータを出力する出
力回路部と、を有する半導体記憶装置において、前記外
部出力端子に一端が接続され、当該外部出力端子に対し
て前記出力回路部の低電位側に配置される絶縁ゲート型
電界効果トランジスタと接地点との間に設けられる電圧
変化検出用の抵抗回路と、前記電圧変化検出用の抵抗回
路により検出される電圧変化を入力して、所定の一定期
間に亘り一定電圧を発生して出力するＡ Ｔ Ｄ （Ａ
ｄｄｒｅｓｓ ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ
）回路と、前記一定期間に亘り、前記入力回路部の出
力をラッチして保持するラッチ回路と、を備えて構成さ
れる。
次に、本発明について図面を参照して説明する９第１図
は、本発明の第１の実施例を示す回路図である。第１図
に示されるように、本実施例は、電源電位Ｖ。Ｃおよび
接地電位Ｖｓに対応して、外部入力端子５１をゲート入
力とするＰチャネル間Ｏ３）ランジスタ１およびＮチャ
ネルＭＯＳ）ランジスタ２により形成されるインバータ
と、このインバータの出力を伝達するインバータ３およ
び４により形成される入力回路部と、この入力回路部の
出力ｖ１を入力とし、マトリクス配置された複数のマス
クＲＯＭメモリセルの内から選択されたメモリセル１２
の情報を読出すセンスアンプ１１を含むセンスアンプ部
と、このセンスアンプ１１の出力Ｖｍｅｍ、ならびに端
子５３および５４より入力されるチップ選択信号πおよ
びｃｅを入力として、外部出力端子５５よりデータ出力
Ｖ。、ｔを出力する、ＮＡＮＤ回路１３．ＮＯＲ回路１
４．ＰチャネルＭＯＳトランジスタ１５およびＮチャネ
ルＭＯＳ）ランジスタ１６を含む出力回路部と、前記入
力回路部から出力されるｖ、ｌをラッチする、ＰＭＯ３
）−ランジスタフおよびＮＭＯ３）ランジスタ８と、イ
ンバータ９および１０を含むラッチ回路部と、このラッ
チ回路部を制御するＡＴＤ回路１８およびインバータ１
９と、を備えて構成される。
は、本発明の第１の実施例を示す回路図である。第１図
に示されるように、本実施例は、電源電位Ｖ。Ｃおよび
接地電位Ｖｓに対応して、外部入力端子５１をゲート入
力とするＰチャネル間Ｏ３）ランジスタ１およびＮチャ
ネルＭＯＳ）ランジスタ２により形成されるインバータ
と、このインバータの出力を伝達するインバータ３およ
び４により形成される入力回路部と、この入力回路部の
出力ｖ１を入力とし、マトリクス配置された複数のマス
クＲＯＭメモリセルの内から選択されたメモリセル１２
の情報を読出すセンスアンプ１１を含むセンスアンプ部
と、このセンスアンプ１１の出力Ｖｍｅｍ、ならびに端
子５３および５４より入力されるチップ選択信号πおよ
びｃｅを入力として、外部出力端子５５よりデータ出力
Ｖ。、ｔを出力する、ＮＡＮＤ回路１３．ＮＯＲ回路１
４．ＰチャネルＭＯＳトランジスタ１５およびＮチャネ
ルＭＯＳ）ランジスタ１６を含む出力回路部と、前記入
力回路部から出力されるｖ、ｌをラッチする、ＰＭＯ３
）−ランジスタフおよびＮＭＯ３）ランジスタ８と、イ
ンバータ９および１０を含むラッチ回路部と、このラッ
チ回路部を制御するＡＴＤ回路１８およびインバータ１
９と、を備えて構成される。
なお、前述のように、ＶＣＣおよびＶｓは、それぞれ電
源電位および接地電位を示しており、また、抵抗５およ
びインダクタンス６は、それぞれ接地電位ｖ５と接地点
との間に、リードフレームに関連して介在している寄生
抵抗および寄生インダクタンスを表わしている。
源電位および接地電位を示しており、また、抵抗５およ
びインダクタンス６は、それぞれ接地電位ｖ５と接地点
との間に、リードフレームに関連して介在している寄生
抵抗および寄生インダクタンスを表わしている。
先ず、外部入力端子５１の入力電圧を、ＴＴＬ入カレベ
ルテある０、８Ｖ（ＬＯＩＩ ＬＥＶＥＬ）から２．２
Ｖ（ＨＩＧＨＬＥＶＥＬ ）として、複数のマスクＲＯ
Ｍメモリセルの内から、ある一つのメモリセル１２を選
択する。この選択されたメモリセル１２からのデータを
読出すセンスアンプ１１より出力されるＶａｅｓのレベ
ルが、“旧ＧＨ”レベルから“ＬＯＮ”レベルに転移す
る場合について説明する。
ルテある０、８Ｖ（ＬＯＩＩ ＬＥＶＥＬ）から２．２
Ｖ（ＨＩＧＨＬＥＶＥＬ ）として、複数のマスクＲＯ
Ｍメモリセルの内から、ある一つのメモリセル１２を選
択する。この選択されたメモリセル１２からのデータを
読出すセンスアンプ１１より出力されるＶａｅｓのレベ
ルが、“旧ＧＨ”レベルから“ＬＯＮ”レベルに転移す
る場合について説明する。
従来例の場合と同様に、端子５３および５４を介して、
ＮＡＮＤ回路１３およびＮＯＲ回路１４に入力されるチ
ップ選択信号…およびｃｅは、チップ選択時においては
、それぞれ“ＨＩＧＨ”レベルならびに“ＬＯＷ”レベ
ルであり、また、上述のようにＶｓｅ＋＋のレベルが“
ＬＯＷ”レベルに転移するため、ＰＭＯＳトランジスタ
１５およびＮＭＯ５）ランジスタ１６のゲートには、そ
れぞれ“旧ＧＨ”レベルが入力され、ＰＭＯ５）−ラン
ジスタ１５はＯＦＦとなり、ＮＭＯＳトランジスタ１６
はＯＮとなる。従って、外部出力端子５５から出力され
るＶ。、、は“旧ＧＨ”レベルから“ＬＯＷ”レベルに
転移する。この場合、外部出力端子５５に蓄えられてい
た電荷は、ＮＭＯ３）ランジスタ１６を介して接地電位
ｖｓに放電される。この際、接地電位■、に流入する電
流ｉによって起電力ＬＩ（ｄ＋／ｄｔ）が発生し、Ｖ８
．はＯｖがら１ｖに上昇する。このＶＪＩＩＩの変化は
Ａ Ｔ Ｄ （Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｅｎｔ
Ｄｅｔｅｃｔｉｏｎ）回路１８により検出され、一定期
間ＯＶのパルスｖｌＩｔｏ、、が発生さレテ、ＮＭＯ３
）ランジスタ８と、インバータ１９を経由してＰＭＯＳ
トランジスタ７に入力される。なお、第２図はＡＴＤ回
路１８の一例を示す回路図であり、また、第３図（ａ）
、（ｂ）および（Ｃ）は、ＡＴＤ回路の入出力関係を含
む特性を示す図である。前述のν５ｔｏｐが“ＬＯｗ”
レベルの期間においては、ＰＭＯＳトランジスタ７およ
びＮＭＯＳトランジスタ８は、それぞれＯＦＦとなり、
入力回路部からの出力ｖ−１は、インバータ９および１
０において保持される。
ＮＡＮＤ回路１３およびＮＯＲ回路１４に入力されるチ
ップ選択信号…およびｃｅは、チップ選択時においては
、それぞれ“ＨＩＧＨ”レベルならびに“ＬＯＷ”レベ
ルであり、また、上述のようにＶｓｅ＋＋のレベルが“
ＬＯＷ”レベルに転移するため、ＰＭＯＳトランジスタ
１５およびＮＭＯ５）ランジスタ１６のゲートには、そ
れぞれ“旧ＧＨ”レベルが入力され、ＰＭＯ５）−ラン
ジスタ１５はＯＦＦとなり、ＮＭＯＳトランジスタ１６
はＯＮとなる。従って、外部出力端子５５から出力され
るＶ。、、は“旧ＧＨ”レベルから“ＬＯＷ”レベルに
転移する。この場合、外部出力端子５５に蓄えられてい
た電荷は、ＮＭＯ３）ランジスタ１６を介して接地電位
ｖｓに放電される。この際、接地電位■、に流入する電
流ｉによって起電力ＬＩ（ｄ＋／ｄｔ）が発生し、Ｖ８
．はＯｖがら１ｖに上昇する。このＶＪＩＩＩの変化は
Ａ Ｔ Ｄ （Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｅｎｔ
Ｄｅｔｅｃｔｉｏｎ）回路１８により検出され、一定期
間ＯＶのパルスｖｌＩｔｏ、、が発生さレテ、ＮＭＯ３
）ランジスタ８と、インバータ１９を経由してＰＭＯＳ
トランジスタ７に入力される。なお、第２図はＡＴＤ回
路１８の一例を示す回路図であり、また、第３図（ａ）
、（ｂ）および（Ｃ）は、ＡＴＤ回路の入出力関係を含
む特性を示す図である。前述のν５ｔｏｐが“ＬＯｗ”
レベルの期間においては、ＰＭＯＳトランジスタ７およ
びＮＭＯＳトランジスタ８は、それぞれＯＦＦとなり、
入力回路部からの出力ｖ−１は、インバータ９および１
０において保持される。
このように、上述のｖ、、およびｖｓのレベル上昇によ
り前記Ｖｍｌが誤動作をしても、入力回路部の出力Ｖａ
ｌは、ＰＭＯＳトランジスタ７およびＮＭＯＳトランジ
スタ８を含むラッチ回路を介して保持・保護されるため
、従来の半導体記憶装置のように誤動作を生ずることが
ない。
り前記Ｖｍｌが誤動作をしても、入力回路部の出力Ｖａ
ｌは、ＰＭＯＳトランジスタ７およびＮＭＯＳトランジ
スタ８を含むラッチ回路を介して保持・保護されるため
、従来の半導体記憶装置のように誤動作を生ずることが
ない。
このように、本実施例は誤動作を生起することなく、安
定な動作を実現することができる。
定な動作を実現することができる。
次に、本発明の第２の実施例について説明する。第４図
は、第２の実施例の回路図である。第４図に示されるよ
うに、本実施例は、外部入力端子５６をゲート入力とす
るＰチャネルＭＯ３）ランジスタ２２およびＮチャネル
ＭＯ３）ランジスタ２３により形成されるインバータと
、このインバータの出力を伝達するインバータ２４およ
び２５により形成される入力回路部と、入力回路部の出
力ｖ、１を入力とし、マトリクス配置された複数のマス
クＲＯＭメモリセルの内から選択されたメモリセル３２
の情報を読出すセンスアンプ３１を含むセンスアンプ部
と、このセンスアンプ３１の出力Ｖｇｅｍ、ならびに端
子５８および５９より入力されるチップ選択信号ｃｅお
よびｃｅを入力として、外部出方端子６ｏよりデータ出
力Ｖｏｌｔを出力する、ＮＡＮＤ回路３３．ＮＯＲ回路
３４．ＰチャネルＭＯ３）−ランジスタ３５、Ｎチャネ
ルＭＯ３）ランジスタ３６および抵抗３７を含む出力回
路部と、前記入力回路部から出力されるｖ、１をラッチ
するＮＭＯ３）−ランジスタ８、インバータ２９および
３０を含むラッチ回路部と、このラッチ回路部を制御す
るＡＴＤ回Ｂ３８と、を備えて構成される。
は、第２の実施例の回路図である。第４図に示されるよ
うに、本実施例は、外部入力端子５６をゲート入力とす
るＰチャネルＭＯ３）ランジスタ２２およびＮチャネル
ＭＯ３）ランジスタ２３により形成されるインバータと
、このインバータの出力を伝達するインバータ２４およ
び２５により形成される入力回路部と、入力回路部の出
力ｖ、１を入力とし、マトリクス配置された複数のマス
クＲＯＭメモリセルの内から選択されたメモリセル３２
の情報を読出すセンスアンプ３１を含むセンスアンプ部
と、このセンスアンプ３１の出力Ｖｇｅｍ、ならびに端
子５８および５９より入力されるチップ選択信号ｃｅお
よびｃｅを入力として、外部出方端子６ｏよりデータ出
力Ｖｏｌｔを出力する、ＮＡＮＤ回路３３．ＮＯＲ回路
３４．ＰチャネルＭＯ３）−ランジスタ３５、Ｎチャネ
ルＭＯ３）ランジスタ３６および抵抗３７を含む出力回
路部と、前記入力回路部から出力されるｖ、１をラッチ
するＮＭＯ３）−ランジスタ８、インバータ２９および
３０を含むラッチ回路部と、このラッチ回路部を制御す
るＡＴＤ回Ｂ３８と、を備えて構成される。
なお、前述のように、ＶＣＣおよびｖ５は、それぞれ電
源電位および接地電位を示しており、また、抵抗２６お
よびインダクタンス２７は、それぞれ接地電位ｖｓと接
地点との間に、リードフレームに関連して介在している
寄生抵抗および寄生インダクタンスを表わしている。
源電位および接地電位を示しており、また、抵抗２６お
よびインダクタンス２７は、それぞれ接地電位ｖｓと接
地点との間に、リードフレームに関連して介在している
寄生抵抗および寄生インダクタンスを表わしている。
本実施例の前述の第１の実施例との相違点は、本実施例
においては、第１の実１＃、例のラッチ回路部に含まれ
ているＰチャネルＭＯ３）ランジスタフを除去し、Ｎチ
ャネルＭＯ３）−ランジスタ２８を１個だけ使用してい
ることであり、これにより、同様な効果を、より簡単な
回路構成により実現することができるという利点がある
。
においては、第１の実１＃、例のラッチ回路部に含まれ
ているＰチャネルＭＯ３）ランジスタフを除去し、Ｎチ
ャネルＭＯ３）−ランジスタ２８を１個だけ使用してい
ることであり、これにより、同様な効果を、より簡単な
回路構成により実現することができるという利点がある
。
以上、詳細に説明したように、本発明は、レベレの変動
時に発生される雑音を検出するＡＴＤ回路を設け、この
ＡＴＤ回路の検出出力を介して入力回路出力をラッチす
ることにより、前記雑音による回ＩＩ＠誤動作を未然に
防止し、安定した高速動作を実現することができるとい
う効果がある。
時に発生される雑音を検出するＡＴＤ回路を設け、この
ＡＴＤ回路の検出出力を介して入力回路出力をラッチす
ることにより、前記雑音による回ＩＩ＠誤動作を未然に
防止し、安定した高速動作を実現することができるとい
う効果がある。
第１図および第４図は、それぞれ本発明の第１および第
２の実施例の回路図、第２図はＡＴＤ回路の回路図、第
３図はＡＴＤ回路における信号波形図、第５図は従来例
の回路図である。 図において、１ 、７ 、１５．２２．３５．３９．４
９・・・・・・−・−ＰＭＯＳトランジスタ、２ 、８
、１６．２３．２ｇ。 ３６、４０．５０・・・・・・ＮＭＯ３）ランジスタ、
３，４゜９ 、 １０． １９． ２０． ２４． ２
５． ２９． ３０．４１．４２・・・・・・インバー
タ、５ 、１７．２６．３７．４３・・・・・・抵抗、
６．２７゜４３・・・・・・インダクタンス、１１．３
１．４５・旧・・センスアンプ、１２．３２．４６・・
・・・・メモリセル、１３．２１．３３４７、・・−、
Ｎ Ａ Ｎ Ｄ 回路、１４．３４．４８・−・・−Ｎ
ＯＲ回路、１８．３８・・・・・・ＡＴＤ回路。
２の実施例の回路図、第２図はＡＴＤ回路の回路図、第
３図はＡＴＤ回路における信号波形図、第５図は従来例
の回路図である。 図において、１ 、７ 、１５．２２．３５．３９．４
９・・・・・・−・−ＰＭＯＳトランジスタ、２ 、８
、１６．２３．２ｇ。 ３６、４０．５０・・・・・・ＮＭＯ３）ランジスタ、
３，４゜９ 、 １０． １９． ２０． ２４． ２
５． ２９． ３０．４１．４２・・・・・・インバー
タ、５ 、１７．２６．３７．４３・・・・・・抵抗、
６．２７゜４３・・・・・・インダクタンス、１１．３
１．４５・旧・・センスアンプ、１２．３２．４６・・
・・・・メモリセル、１３．２１．３３４７、・・−、
Ｎ Ａ Ｎ Ｄ 回路、１４．３４．４８・−・・−Ｎ
ＯＲ回路、１８．３８・・・・・・ＡＴＤ回路。
Claims (1)
- 【特許請求の範囲】 所定の外部入力端子をゲート入力とする入力回路部と、
複数のメモリセルを配列して形成されるメモリセル部と
、当該メモリセルのデータを読出すセンスアンプ部と、
当該センスアンプ部の出力を入力とし、所定の外部出力
端子にデータを出力する出力回路部と、を有する半導体
記憶装置において、 前記外部出力端子に一端が接続され、当該外部出力端子
に対して前記出力回路部の低電位側に配置される絶縁ゲ
ート型電界効果トランジスタと接地点との間に設けられ
る電圧変化検出用の抵抗回路と、 前記電圧変化検出用の抵抗回路により検出される電圧変
化を入力して、所定の一定期間に亘り一定電圧を発生し
て出力するＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎ−ｓｉｔ
ｉｏｎ Ｄｅｔｅｃｔｏｒ）回路と、前記一定期間に亘
り、前記入力回路部の出力をラッチして保持するラッチ
回路と、 を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243187A JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243187A JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123389A true JPH04123389A (ja) | 1992-04-23 |
| JP3060509B2 JP3060509B2 (ja) | 2000-07-10 |
Family
ID=17100121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243187A Expired - Lifetime JP3060509B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060509B2 (ja) |
-
1990
- 1990-09-13 JP JP2243187A patent/JP3060509B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060509B2 (ja) | 2000-07-10 |
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