JPH0666115B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0666115B2 JPH0666115B2 JP17758483A JP17758483A JPH0666115B2 JP H0666115 B2 JPH0666115 B2 JP H0666115B2 JP 17758483 A JP17758483 A JP 17758483A JP 17758483 A JP17758483 A JP 17758483A JP H0666115 B2 JPH0666115 B2 JP H0666115B2
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- JP
- Japan
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- bit line
- potential
- channel fet
- chip
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にEPROM、E2PROM、M
ASKROM等の読出し専用半導体記憶装置に関する。
ASKROM等の読出し専用半導体記憶装置に関する。
メモリセルが接続されたビツト線の電位は第１図に示す
差動増幅器１で検出される。この差動増幅器１は、ビツ
ト線の電位をバイアス回路で増幅した信号電位をVsg
を、基準電位Vrefと比較する。メモリセルに情報が書込
まれているときといないときのビツト線の電位の中間値
に基準電位Vrefを設定することによりメモリセルの内容
が検出できる。
差動増幅器１で検出される。この差動増幅器１は、ビツ
ト線の電位をバイアス回路で増幅した信号電位をVsg
を、基準電位Vrefと比較する。メモリセルに情報が書込
まれているときといないときのビツト線の電位の中間値
に基準電位Vrefを設定することによりメモリセルの内容
が検出できる。
一方、チツプ非選択時には、ビツト線がフローテイング
状態となるのを防止するため、ビツト線をＬレベルに放
電するようにしている。すると、チツプイネーブル信号
CEが変化してからデータが出力するまでのチツプイネー
ブルアクセス時間tCEはＬレベルに放電されたビツト線
の充電時間で決定されるため、アドレス信号が変化して
からデータが出力するまでのアドレスアクセス時間tACC
より、チツプイネーブルバツフア回路の分だけ長くな
る。このため、アクセス時間は、チツプイネーブルアク
セス時間tCEとアドレスアクセス時間tACCの遅い方によ
り決定されるので、ビツト線が充電されるまで高速アク
セスができないという問題があつた。
状態となるのを防止するため、ビツト線をＬレベルに放
電するようにしている。すると、チツプイネーブル信号
CEが変化してからデータが出力するまでのチツプイネー
ブルアクセス時間tCEはＬレベルに放電されたビツト線
の充電時間で決定されるため、アドレス信号が変化して
からデータが出力するまでのアドレスアクセス時間tACC
より、チツプイネーブルバツフア回路の分だけ長くな
る。このため、アクセス時間は、チツプイネーブルアク
セス時間tCEとアドレスアクセス時間tACCの遅い方によ
り決定されるので、ビツト線が充電されるまで高速アク
セスができないという問題があつた。
本発明は上記事情を考慮してなされたもので、チツプイ
ネーブルアクセス時間の短い半導体記憶装置を提供する
ことを目的とする。
ネーブルアクセス時間の短い半導体記憶装置を提供する
ことを目的とする。
この目的を達成するために本発明による半導体記憶装置
は、チツプ非選択時には、ビツト線とともに基準電位も
ローレベルにする回路を備えたことを特徴とし、チツプ
イネーブルアクセス時間を短くすることができる。
は、チツプ非選択時には、ビツト線とともに基準電位も
ローレベルにする回路を備えたことを特徴とし、チツプ
イネーブルアクセス時間を短くすることができる。
本発明の一実施例による半導体記憶装置を第２図に示
す。本実施例はCMOS回路のEPROMである。差動増幅器は
第１図のものと同じであり、信号電位と基準電位を入力
する２つの入力端2,3を有している。信号電位の側に
は、ＰチヤンネルFET11とイントリンシツク型ｎチヤン
ネルFET12とｎチヤンネルFET13が直列接続されており、
FET12とFET13との接続点17が差動増幅器１の一方の入力
端２に接続されている。ＰチヤンネルFET11とｎチヤン
ネルFET13のゲートには、チツプイネーブル信号CEの反
転信号▲▼（以下「チツプイネーブル反転信号▲
▼」という）が入力し、イントリンジツク型ｎチヤン
ネルFET12のゲートには電源電圧Vccが印加されている。
ＰチヤンネルFET11のソースには電源電圧Vccが接続さ
れ、ｎチヤンネルFET13のソースは接地されている。接
続点17にはバイアス回路10を経て、ビツト線16が接続さ
れている。ビツト線16には、フローテイングゲートを有
するｎチヤンネルFETで構成されたメモリセル14が接続
され、ビツト線16の先端には、ゲートにチツプイネーブ
ル反転信号▲▼を入力したｎチヤンネルFET15が接
続されている。バイアス回路10はビツト線16の電位を差
動増幅器１の信号電圧として適切な電位に変換するもの
である。
す。本実施例はCMOS回路のEPROMである。差動増幅器は
第１図のものと同じであり、信号電位と基準電位を入力
する２つの入力端2,3を有している。信号電位の側に
は、ＰチヤンネルFET11とイントリンシツク型ｎチヤン
ネルFET12とｎチヤンネルFET13が直列接続されており、
FET12とFET13との接続点17が差動増幅器１の一方の入力
端２に接続されている。ＰチヤンネルFET11とｎチヤン
ネルFET13のゲートには、チツプイネーブル信号CEの反
転信号▲▼（以下「チツプイネーブル反転信号▲
▼」という）が入力し、イントリンジツク型ｎチヤン
ネルFET12のゲートには電源電圧Vccが印加されている。
ＰチヤンネルFET11のソースには電源電圧Vccが接続さ
れ、ｎチヤンネルFET13のソースは接地されている。接
続点17にはバイアス回路10を経て、ビツト線16が接続さ
れている。ビツト線16には、フローテイングゲートを有
するｎチヤンネルFETで構成されたメモリセル14が接続
され、ビツト線16の先端には、ゲートにチツプイネーブ
ル反転信号▲▼を入力したｎチヤンネルFET15が接
続されている。バイアス回路10はビツト線16の電位を差
動増幅器１の信号電圧として適切な電位に変換するもの
である。
基準電位の側にも、直列接続されたＰチヤンネルFET21
と、イントリンシツク型ｎチヤンネルFET22とｎチヤン
ネルFET23とが設けられ、FET22とFET23との接続点27が
差動増幅器１の他方の入力端３に接続されている。信号
電位の側と同様に、ＰチヤンネルFET21とｎチヤンネルF
ET23のゲートには、チツプイネーブル反転信号▲▼
が入力し、イントリンシツク型ｎチヤンネルFET22のゲ
ートには電源電圧Vccが印加されている。ＰチヤンネルF
ET21のソースには電源電圧Vccが印加され、ｎチヤンネ
ルFET23のソースは接地されている。接続点27にはバイ
アス回路20を介してダミー線26が接続され、ダミー線26
にはフローテイングゲートを有するｎチヤンネルFETで
構成されたダミーセル24が接続されている。ｎチヤンネ
ルFET24のソースは接地され、ゲートには電源電圧Vccが
印加され常に選択状態にある。バイアス回路20はダミー
線26の電位を適切な基準電位に変換するものである。
と、イントリンシツク型ｎチヤンネルFET22とｎチヤン
ネルFET23とが設けられ、FET22とFET23との接続点27が
差動増幅器１の他方の入力端３に接続されている。信号
電位の側と同様に、ＰチヤンネルFET21とｎチヤンネルF
ET23のゲートには、チツプイネーブル反転信号▲▼
が入力し、イントリンシツク型ｎチヤンネルFET22のゲ
ートには電源電圧Vccが印加されている。ＰチヤンネルF
ET21のソースには電源電圧Vccが印加され、ｎチヤンネ
ルFET23のソースは接地されている。接続点27にはバイ
アス回路20を介してダミー線26が接続され、ダミー線26
にはフローテイングゲートを有するｎチヤンネルFETで
構成されたダミーセル24が接続されている。ｎチヤンネ
ルFET24のソースは接地され、ゲートには電源電圧Vccが
印加され常に選択状態にある。バイアス回路20はダミー
線26の電位を適切な基準電位に変換するものである。
次に動作を説明する。チツプが選択状態にあると、チツ
プイネーブル反転信号▲▼はＬレベルである。チツ
プイネーブル反転信号▲▼がＬレベルであると、FE
T11,21はオン状態となり、FET13,23,15はオフ状態とな
る。ビツト線16の電位は、メモリセル14のフローテイン
グゲートに電子が蓄積されているか否かで異なる。これ
により、バイアス回路10を介した接続点17の電位も、例
えば4.5Vと3Vというように相違する。したがつて接続点
27の電位が、これらの中間値、例えば3.6Vになるように
設定することにより、差動増幅器１でメモリセル14に情
報が書込まれていることが検出できる。
プイネーブル反転信号▲▼はＬレベルである。チツ
プイネーブル反転信号▲▼がＬレベルであると、FE
T11,21はオン状態となり、FET13,23,15はオフ状態とな
る。ビツト線16の電位は、メモリセル14のフローテイン
グゲートに電子が蓄積されているか否かで異なる。これ
により、バイアス回路10を介した接続点17の電位も、例
えば4.5Vと3Vというように相違する。したがつて接続点
27の電位が、これらの中間値、例えば3.6Vになるように
設定することにより、差動増幅器１でメモリセル14に情
報が書込まれていることが検出できる。
チツプが選択状態から非選択状態になると、チツプイネ
ーブル反転信号▲▼はＬレベルからＨレベルに変化
する。するとＰチヤンネルFET11はオフ状態に、ｎチヤ
ンネルFET13とｎチヤンネルFET15とはオン状態になり、
ビツト線16をＬレベルに放電する。チツプ非選択時にビ
ツト線16をＬレベルに放電する理由は前述の通りであ
る。本実施例ではこれに加えて、接続点27にｎチヤンネ
ルFET23が接続されているため、接続点27の電位もチツ
プ非選択時にＬレベルとする点に特徴がある。すなわ
ち、チツプイネーブル反転信号▲▼がＬレベルから
Ｈレベルに変化するので、ＰチヤンネルFET21がオフ状
態となり、ｎチヤンネルFET23がオン状態となるからで
ある。
ーブル反転信号▲▼はＬレベルからＨレベルに変化
する。するとＰチヤンネルFET11はオフ状態に、ｎチヤ
ンネルFET13とｎチヤンネルFET15とはオン状態になり、
ビツト線16をＬレベルに放電する。チツプ非選択時にビ
ツト線16をＬレベルに放電する理由は前述の通りであ
る。本実施例ではこれに加えて、接続点27にｎチヤンネ
ルFET23が接続されているため、接続点27の電位もチツ
プ非選択時にＬレベルとする点に特徴がある。すなわ
ち、チツプイネーブル反転信号▲▼がＬレベルから
Ｈレベルに変化するので、ＰチヤンネルFET21がオフ状
態となり、ｎチヤンネルFET23がオン状態となるからで
ある。
再びチツプが非選択状態から選択状態になると、Ｐチヤ
ンネルFET11,21がオン状態になり、ビツト線16が充電さ
れるわけであるが、本実施例では、ビツト線16が完全に
充電される前に差動増幅器１による検知が可能となる。
すなわち、ビツト線16および接続点17とともに、基準電
位側の接続点27も、チツプ非選択時にはＬレベルにされ
ていたため、チツプ選択後はこれら接続点17と接続点27
はほぼ同じ速度で電位が上昇する。このため接続点17の
信号電位も、接続点27の基準電位も本来の電位には達し
ていないが、相対的な電位差は確保されており、差動増
幅器１により十分検知が可能である。したがつて従来の
ようにビツト線16の充電を待たずにアクセスが可能であ
り、チツプイネーブルアクセス時間tCEをアドレスアク
セス時間tACCより短くすることができる。
ンネルFET11,21がオン状態になり、ビツト線16が充電さ
れるわけであるが、本実施例では、ビツト線16が完全に
充電される前に差動増幅器１による検知が可能となる。
すなわち、ビツト線16および接続点17とともに、基準電
位側の接続点27も、チツプ非選択時にはＬレベルにされ
ていたため、チツプ選択後はこれら接続点17と接続点27
はほぼ同じ速度で電位が上昇する。このため接続点17の
信号電位も、接続点27の基準電位も本来の電位には達し
ていないが、相対的な電位差は確保されており、差動増
幅器１により十分検知が可能である。したがつて従来の
ようにビツト線16の充電を待たずにアクセスが可能であ
り、チツプイネーブルアクセス時間tCEをアドレスアク
セス時間tACCより短くすることができる。
先の実施例ではCMOS回路のEPROMに適用したが、MASKRO
M、E2PROM等の他の読出し専用半導体記憶装置にも適用
可能である。
M、E2PROM等の他の読出し専用半導体記憶装置にも適用
可能である。
以上の通り、本発明によれば、チツプイネーブルアクセ
ス時間を短縮でき、高速動作可能な半導体記憶装置を実
現できる。特に、半導体記憶装置の基本的構成を変化さ
せることなく、差動増幅回路の特性を利用して極めて簡
単な構成でチツプイネーブルアクセス時間の短縮が実現
できる点に特徴がある。
ス時間を短縮でき、高速動作可能な半導体記憶装置を実
現できる。特に、半導体記憶装置の基本的構成を変化さ
せることなく、差動増幅回路の特性を利用して極めて簡
単な構成でチツプイネーブルアクセス時間の短縮が実現
できる点に特徴がある。
第１図は半導体記憶装置の差動増幅器の入出力信号を示
すブロツク図、第２図は本発明の一実施例による半導体
記憶装置の要部を示す回路図である。 １……差動増幅器、10,20……バイアス回路、11,21……
ＰチヤンネルFET、12,22……イントリンシツク型ｎチヤ
ンネルFET、13,15,23……ｎチヤンネルFET、14……メモ
リセル、24……ダミーセル。
すブロツク図、第２図は本発明の一実施例による半導体
記憶装置の要部を示す回路図である。 １……差動増幅器、10,20……バイアス回路、11,21……
ＰチヤンネルFET、12,22……イントリンシツク型ｎチヤ
ンネルFET、13,15,23……ｎチヤンネルFET、14……メモ
リセル、24……ダミーセル。
フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１ 東京芝 浦電気株式会社総合研究所内 (56)参考文献 特開 昭54−44842（ＪＰ，Ａ) 特開 昭57−130291（ＪＰ，Ａ) 特開 昭51−140442（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ドレインがビット線に接続された第１のト
ランジスタからなり、この第１のトランジスタのしきい
値の値によって情報を記憶するメモリセルと、 ドレインがダミー線に接続された所定のしきい値を有す
る第２のトランジスタからなるダミーセルと、 チップ非選択時には前記ビット線及び前記ダミー線をロ
ーレベルに放電し、チップ選択時には前記ビット線及び
前記ダミー線をほぼ同時に充電する電位制御手段と、 前記ビット線の電位及び前記ダミー線の電位を入力端子
から入力し、その差の値の符号に応じた出力を前記入力
端子とは別の端子から出力する差動増幅手段と、 を備えていることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17758483A JPH0666115B2 (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
| US06/654,215 US4692902A (en) | 1983-09-26 | 1984-09-25 | Semiconductor read only memory device with improved access time |
| EP84306527A EP0136170B1 (en) | 1983-09-26 | 1984-09-25 | A semiconductor memory device |
| DE8484306527T DE3481355D1 (de) | 1983-09-26 | 1984-09-25 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17758483A JPH0666115B2 (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069898A JPS6069898A (ja) | 1985-04-20 |
| JPH0666115B2 true JPH0666115B2 (ja) | 1994-08-24 |
Family
ID=16033528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17758483A Expired - Lifetime JPH0666115B2 (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4692902A (ja) |
| EP (1) | EP0136170B1 (ja) |
| JP (1) | JPH0666115B2 (ja) |
| DE (1) | DE3481355D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
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-
1983
- 1983-09-26 JP JP17758483A patent/JPH0666115B2/ja not_active Expired - Lifetime
-
1984
- 1984-09-25 EP EP84306527A patent/EP0136170B1/en not_active Expired
- 1984-09-25 US US06/654,215 patent/US4692902A/en not_active Expired - Lifetime
- 1984-09-25 DE DE8484306527T patent/DE3481355D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136170B1 (en) | 1990-02-07 |
| JPS6069898A (ja) | 1985-04-20 |
| US4692902A (en) | 1987-09-08 |
| EP0136170A2 (en) | 1985-04-03 |
| EP0136170A3 (en) | 1986-12-30 |
| DE3481355D1 (de) | 1990-03-15 |
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