JPS6038000B2

JPS6038000B2 - 不揮発性半導体メモリ

Info

Publication number: JPS6038000B2
Application number: JP56030213A
Authority: JP
Inventors: 弘岩橋; 正通浅野
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-03-03
Filing date: 1981-03-03
Publication date: 1985-08-29
Also published as: JPS57143796A

Description

【発明の詳細な説明】この発明は、信頼性を高めることができる不揮発性半導
体メモリに関する。

一般に、不揮発性半導体メモリとしては、浮遊ゲート構
造をしたＭＯＳ型電界効果トランジスタ（ＭＯＳＳＥＴ
）が広く用いられている。

第１図ａは、このメモリセルの断面図を示し、ｂ図にそ
のシンボル図を示す。すなわち、Ｐ型の半導体基板上に
、Ｎ＋型の拡散部１１，１２がソース、ドレィンとして
設けられる。そして、この基板上に、電気的に絶縁され
ている浮遊ゲート１３、さらに、この浮遊ゲート１３上
に、メモリセルに流れる電流を制御するための制御ゲー
ト電極１４が設けられた二層ゲート構造としている。そ
して、このメモリセルは、浮遊ゲートが中性状態にある
時は、低い制御ゲート電位で導適状態になり、一方この
浮遊ゲートに電子が注入された状態の時は、制御ゲート
電極に高い電位を与えないと導適状態にならない。この
様子を示すのがｃ図で、浮遊ゲートが中性状態の時は実
線１５、母子が注入されている状態の時は実線１６のよ
うな特性を示す。したがって、電子が注入されているか
否かでメモリセルに「０」および「１」の情報を記憶で
きる。この浮遊ゲートに電子が注入するには、制御ゲー
トおよびドレィンに高電圧（例えば２０Ｖ）を印加すれ
ば良い。そして、ドレィン近くで生ずるインパクト働酸
により発生する電子・正孔対のうち、電子を浮遊ゲート
に注入する。第２図は、このようなメモリセルを使った
半導体メモリの構成図である。

すなわち、特定される一方向に設定される複数の行線Ｒ
，〜Ｒｍ、および、この行線に直交するように設定した
、複数の列線Ｓ，〜Ｓｎで設定される各区画に対応して
、メモリセルＭ，．〜Ｍｍｎが配置される。そして行線
は行デコーダの制御信号によりメモリセルをスイッチン
グ制御し、列線は列デコーダから供給される信号Ｃ，〜
Ｃｎにより列ゲートトランジスタ○，〜Ｇｎをスイッチ
ング制御してメモリセル中の情報を読み出し、あるいは
メモリセルに書き込んでいる。さらに、列ゲートトラン
ジスタ○，〜Ｇｎを共通接続し、上記〆モリセルのドレ
ィンに書き込み用電源ＶＰを供給するために、書き込み
用トランジスタＴｒ，を設け、信号Ｄによってこのトラ
ンジスタＴｒ，をスイッチング制御している。上記トラ
ンジスタＴｒ．のゲートは、データの「０」、ｒＩＪ状
態により、高電圧あるいはＯＶが印加される。すなわち
、データの書き込み時にはＶＰに２０Ｖを印加した状態
で、信号Ｄを高電圧（例えば２０Ｖ）とする。そして、
行および列デコーダによって選択された行線および列ゲ
ートトランジスタによりメモリセルが選択され、このメ
モリセルのドレィンおよびゲートに高電圧が印加される
と、浮遊ゲートに電子が注入され、書き込みが行なわれ
る。さらに、列ゲートトランジスタが共通接続された節
点Ｎ，にはトランジスタＴｒ２〜Ｔｒ５で構成されるメ
モリ電源供給回路が設けられる。この回路は電源Ｖｃと
接地点との間に直列挿入されたトランジスタＴｒ４，Ｔ
ｒ５の共通接続点から所定の電位を取り出し、トランジ
スタＴｒ２，Ｔｒ３のゲートに供給してメモリセルの
ドレィン電位が電源Ｖｃよりも多い電位に保たれるよう
にしている。これは、データの読み出し時にメモリセル
のドレィン電圧が高いと、長時間使用するうちに、中性
状態であった浮遊ゲートに徐々に電子が注入されてしま
い、この電子によってデータが反転するのを防ぐためで
ある。そして、トランジスタＴｒ３とインバー夕１７と
の間に、負荷素子として働くデイプレツション形トラン
ジスタＴｒ６を設け、電源Ｖｃを供給して、トランジス
タＴｒ８のゲートに供給される列線電位Ｖ＾（メモリセ
ルＭ，．〜Ｍｍｎから読み出された信号）の振幅を大き
くしている。

そしてトランジスタＴｒ８が導通制御されて、ィンバー
タ１７の出力信号ＯＵＴが次段の出力バッファ回路へ供
給される。上記半導体メモリの動作をデータの読み出し
を例に取り説明する。

例えば、行線Ｒ，および列デコーダによりＣ，が選択さ
れた場合、トランジスタＧ，が導通し、メモリセルＭ，
．が選択される。ここで、メモリセルＭの浮遊ゲートが
中性状態であればメモリセルＭ，．は導通し、列線は放
電されてその電位がィンバータ１７に供給される。そし
てィンバータ１７の出力は「１」となり、出力バッファ
回路に伝達される。またメモリセルＭ，．の浮遊ゲート
に電子が注入されている場合は、メモリセルＭ，．はオ
フし、トランジスタＴｒ２，Ｔｒ６１こより列線は充電
されて、ィンバータ１７の出力は「０」となる。このよ
うな半導体メモリセルでは、メモリセルのオン、オフ状
態により変化する列線電位を検出するため、メモリセル
に充分電子が注入され、メモリセルのしきい値電圧Ｖｔ
ｈが電源電位Ｖｃ以上に上昇していなければならない。

例えば、メモリセルの，．しきし、値電圧Ｖｔｈが５Ｖ
まで上昇しているとすれば、行線電位が５Ｖ以下では列
線は「１」に充電され、行線電位が５Ｖ以上では、列線
は「０」に放電される。行線電位は、通常電源電位に比
例するため、電源が４．５Ｖ〜５．５Ｖで使用される場
合、メモリセルのしきい値電圧Ｖｔｈは５．５Ｖ以上に
保つ必要がある。この様にメモリセルのしきい値電圧Ｖ
ｔｈは充分高く設定しなければならない。ところで、こ
のような半導体メモリ回路では、メモリのテスト工程に
おいて、不良なメモリセルを持つものを除去することが
できる。

すなわち、例えば所定のメモリセルのしきし、値電圧Ｖ
比が７Ｖに書き込まれていたとする。ここで電源電圧を
７Ｖ以上にすれば、行線の電位もそれに対応して上昇す
るため、メモリセルはオン状態となり、列線は「０」に
なる。したがってこのメモリセルのしきし・値電圧Ｖｍ
が７Ｖであることがわかる。この状態でメモリを高温に
さらしたりして種々のテストを行なう。その後、このメ
モリセルの良否を調べるために、電源電位を上昇させる
。そして、例えば６Ｖでメモリセルがオン状態となり、
列線電位が「０」になったとすれば、浮遊ゲートから電
子が抜け出したことになり、浮遊ゲートの絶縁に問題が
あることがわかる。したがって、この様な半導体メモリ
は出荷出来ない。第３図は、第２図に示した半導体メモ
リの列ゲートトランジスタの共通接続点Ｎ，にトランジ
スタＴｒ９〜Ｔｒ，．で構成される回路を付加したもの
で、このトランジスタＴｒ９〜Ｔｒｌｌは、列線電位の
振幅をおさえ、読み出し速度を上げず役目をしている。

すなわち、電源Ｖｃと接地点Ｖｓとの間に設けられ、ィ
ンバータとして働くトランジスタＴｒ９，Ｔｒ，。の接
続点の電位を、トランジスタＴｒ・・のゲートに供給し
て導通制御し、電源Ｖｃを列ゲートトランジスタの共通
接続点（節点Ｎ．）に供給するようにして成る。このよ
うな構成によれば、節点Ｎ，の電位が下がると、トラン
ジスタＴｒ，ｏの導通抵抗は大きくなり、トランジスタ
Ｔｒ，．のゲート電位は上昇しトランジスタＴｒ，．の
導通抵抗は小さくなる。

したがって節点Ｎ，の電位が下がりすぎるのを防止でき
、読み出し速度を上げることができる。ところで、この
回路においても、第２図に示した半導体メモリ回路と同
様に、メモリセルの良否のテストも行なうことができる
。第４図に示す回路は、メモリセルへの書き込み量を少
なくし、かつ、読み出し速度を高めるために、筆動型セ
ンスアップを用いて半導体メモリを構成したものである
。

すなわち、メモリセルから読み出された信号は、差動型
センスアンプＲＡの一方の入力端に供給される。この差
動型センスアンプＲＡはトランジスタＴｒ，２〜Ｔｒ２
ｏによって構成され、節点Ａ，Ｂの電位差により出力が
決定される。節点Ａの電位をＶ＾、節点Ｂの電位（比較
電位発生回路ＶＭ）の出力）をＶ８すれば、Ｖ＾＞Ｖ８
ならば出力は「ＩＪに、ＶＡ＜Ｖ８ならば出力は「０」
になる。トランジスタＭ′のゲート電位をＶＲとすれば
、節点Ｂの電位は、浮遊ゲートが中性状態、つまり、書
き込みが行なわれていないメモリセルが選択された時、
行線電位がＶＲになった時の節点Ａの電位と同じになる
。ここで、ＶＲをＶｃの６割、つまりＶＲ＝０．６Ｖｃ
になるようにＲ，，Ｒ２を設定すれば選択された行線は
略Ｖｃになるため、書き込みの行なわれていないメモリ
セルを選択すると、Ｖ＾くＶ８となり、出力は「０」と
なる。

書き込みが行なわれているメモリセルを選択した場合は
、Ｖ＾〉ＶＢとなり、出力は「１」になる。次に、メモ
リセルのしきし、値電圧が何ボルトになれば書き込みが
行なわれたと見るか計算する。

メモリセルＭ，．〜Ｍ皿は、Ｍ′と同等のトランジスタ
のため、その電流は（ゲート電圧一しきい値電圧Ｖ山）
に比例する。Ｖ＾＞Ｖ８となるには、次式を満足すれば
良い。Ｖｃ−ＶＴＮくＶＲ−ＶＴＭ′…【１’ ここで、Ｖ…：メモリセルのしきい値電圧Ｖ仇ＶＴＭ′
：トランジスタＭのしきし、値電圧Ｖ仇ＶＲ＝０．６ＶｃとすればＶｃ−Ｖ…＜０．６Ｖｃ−ＶＴＭ′ Ｖ…＞０．４Ｖｃ＋ＶＴＭ′・・・‘２１となり、Ｖｃ
＝５．５Ｖ，Ｖ肌′＝１．５Ｖとすれば、メモリセルの
しきし、値電圧Ｖｍ‘ま、ＶＴＭ＞３．７すなわち、３
．７Ｖ以上書き込まれていれば書き込まれたものとして
判断する。

したがって、第２図および第３図に示した回路と比較し
て、少ない書き込み量で良いことがわかる。第５図は、
第４図に示した回路を漠式的に示したもので、ＣＶは比
較電位発生回路Ｖ一のトランジスタＭを制御するために
、制御電位ＶＲを発生する回路である。

第６図ａ〜ｃはそれぞれ、上記ＶＲ発生回路ＣＶの種々
の例を示すもので、ａ図お、よびｂ図はＶｃの一定の割
合でＶＲを発生し、ｃ図はＶｃより一定電位下がった値
を発生する回路である。上記【１｝式において、ＶＲ＝
Ｖｃ−Ｑ、ここでＱ：２ＶとすればＶｃ−ＶＴＭくＶｃ
−Ｑ一ＶＴＮ′ Ｖｃ−ＶＴＭくＶｃ−２一１．５Ｖ…＞３．５となる。

したがって、このＶＲ発生回路においては、Ｖｃに関係
なく、メモリセルのＶｔｈが３．５Ｖを超えれば書き込
みが行なわれたことになる。すなわち、ＶＲ発生回路と
して、第６図ｃに示す回路を用いれば、メモリセルへの
書き込み童が少なくても良い。しかし、第２図および第
３図の回路で示した様なテスト工程では、メモリセルの
良否を判定できない。すなわち、メモリセルしきい値電
圧Ｖけが変化しても３．５Ｖ以上のメモリセルのしきし
、値電圧を保っていればＶｃを変えても発見出釆ず、不
良なメモリを除去出来ない。第６図ａ，ｂに示したＶＲ
発生回路においても同様なことがいえる。例えば、ＶＴ
Ｍが５．５Ｖの時、Ｖｃをどの位の値にすればデータが
反転するか計算する。

‘２１式の不等号を逆にしてＶｃを計算すれば良い。し
たがってＶＴＭ＜０．４Ｖｃ十ｖＴｗ′となる。

ＶＴＭ＝５．５Ｖ，Ｖ，Ｍ′＝１．５Ｖにすれば、５．
５＜０．４ＶＣ＋１．５Ｖｃ＞１０．０となる。

すなわち、Ｖｃを１０Ｖ以上にしなければデータを反転
できない。このような高い電圧を印加するのは５Ｖ系で
設計されている回路では正常に動作しないばかりでなく
、トランジスタが破壊してしまう危険があるため好まし
くない。上述したように、第２図、第３図に示した回路
では、メモリセルに書き込みを行なう場合には、充分書
き込みを行なう必要があり、かなり高いしさし、値電圧
Ｖｔｈにまでメモリセルのしきし、値を持っていく必要
がある。

しかし、テスト工程において電源を変えて不良のメモリ
セルを発見できる。これに対し、第４図に示した半導体
メモリ回路では、メモリセルの書き込み量は少なくても
良いが、テスト工程中に不良のメモリセルを発見できな
い欠点がある。この発明は、上記の様な事情に鑑みてな
されたもので、その目的とするところは、メモリセルの
書き込み量は少なくても良く、かつ、テスト工程中に不
良のメモリセルを発見でき、信頼性の高い不揮発性半導
体メモリを提供することである。

以下、図面を参照してこの発明の一実施例を説明する。
この発明はテスト時に電源Ｖｃを変えてもＶＲをほぼ一
定とするもので、第７図はそのＶＲ出力回路を示すもの
である。すなわち、電源Ｖｃと接地点Ｖｓとの間に、直
列接続された抵抗Ｒ，，Ｒ２を設け、この抵抗接続点と
接地点Ｖｓとの間に、トランジスタＴ柵〜Ｔｒ２４から
成るトランジスタ直列回路を設ける。上記トランジスタ
直列回路のトランジスタＴ脚は、テスト信号Ｒ／Ｔよっ
て導通制御される。このテスト信号Ｒ／Ｔは読み出し動
作時時は「０ハテスト時には「１」とされる。したが
って、読み出し時はトランジスタＴｒ２１はカットオフ
となるため、ＶＲは前述したように抵抗Ｒ，，Ｒ２の抵
抗分割で決定され、電源Ｖｃの何分の１かの値になる。
また、テスト時は、トランジスタＴｒ２，は導通し、Ｖ
Ｒは、トランジスタＴｒ２２〜Ｔｒ２４のしきい値電圧
Ｖｔｈの和となり、Ｖｃが変わっても一定値に保たれる
。したがって、前記‘１’式の関係式Ｖｃ−Ｖ，Ｍ＜Ｖ
Ｒ−ＶＴＭ′においてＶＲは一定となる。テスト時に例
えば、Ｖ…＝５．５Ｖ、ＶＲ＝３Ｖ、ＶＴＮ′＝１．５
Ｖの時、電源Ｖｃが何ボルト以上であればデータが反転
するか調べてみる。

前記‘１’式の不等号を逆にして、それぞれの数値を代
入すると、Ｖｃ＝５．５＞３−１．５となる。

すなわち、Ｖｃ＞７．０となり、電源Ｖｃが７Ｖ以上で
データは反転する。ＶＲ＝２Ｖであれば、Ｖｃは６Ｖ以
上で良いことになる。つまりＶＲは低いほどＶｃは低く
ても良い。例えば、テスト時にＶＲを３Ｖとした場合、
ＶＴＭが７Ｖで、Ｖｃが８．５Ｖ以上で、データが反転
したとする。そして、種々の信頼性テストを行ない、そ
の後ＶＴＭが６Ｖに下がっていれば、Ｖｃは７．５Ｖ以
上でデータが反転するはずである。したがって、このよ
うな構成によれば、メモリの不良をテスト工程中に発見
できる。すなわちテスト時においては、ＶＲは、ほぼ一
定に保たれる。また、テスト時以外、正規の読み出し状
態においては、ＶＲは、電源に応じて変わる。今、前記
節点Ｂの電位ＶＢを考えて見る。テスト時と、正規の読
み出し状態においては、このＶ８の電源電圧依存性が違
って来る。テスト時、ＶＲは、電源Ｖｃが変わっても、
その変化はわずかで、ほぼ一定に保たれる。このため、
電源Ｖｃが上昇して行くと、ＶＢもこれにつれて、上昇
する。これは、電源Ｖｃの上昇により、例えば第４図に
おいて、トランジスタＴｒ２′、トランジスタＴｒ６′
等の導通抵抗が小さくなるためである。とこれが、正規
の読み出し状態においてはＶＲは、電源Ｖｃの上昇に応
じて、ほぼ一定の割合、あるいは、Ｖｃより、ほぼ一定
値減じた電位で上昇する。このため、前記トランジスタ
Ｍ′の導通抵抗も、電源Ｖｃの上昇に伴なし、小さくな
っていく。よって、前記、テスト時におけるＶＢの上昇
よりも、正規の読み出し状態においては、ＶＲの上昇に
よる、トランジスタＭ′の導通抵抗の減少分だけ、ＶＢ
は上昇しない。つまり、テスト時における、ＶＢの電源
Ｖｃに対する依存性は、正規の読み出し状態におけるＶ
Ｂの電源Ｖｃに対する依存性よりも大きい。言いかえれ
ば、正規の読み出し状態における鷲源Ｖｃの上昇に対す
るＶＢの上昇よりも、テスト時における電源Ｖｃの上昇
に対するＶＢの上昇を大きくすることにより、メモリセ
ルの書き込み量は、少なくてもよく、しかも、テスト時
においては、電源Ｖｃを変えることにより不良のメモリ
セルを発見出来る。

また、正規の読み出し時においても、テスト時と同様、
ＶＲを、電源Ｖｃによらず、略一定電位にしてもよい。

この時、ＶＲが電源Ｖｃに応じ、変化する場合よりも、
メモリセルへの書き込み量が同じならば、低い電源Ｖｃ
電位でデータが反転する。すなわち、電源マージンの減
少を、許せるならばテスト時、正規の読み出し時ともＶ
Ｒを電源Ｖｃによらず、ほぼ一定に保てばよい。前述し
た様に、テスト時ＶＲは、低いほど低い電源Ｖｃで書き
込まれたメモリセルのデータは反転する。

すなわち、テスト時のＶＲは正規の読み出し時のＶＲよ
り低い方が望ましい。第８図〜第１３図はそれぞれ、こ
の発明の他の実施例を示すもので、このうち、第８図〜
第１０図は、上記実施例と同様な動作をするもので、抵
抗Ｒ，，Ｒ２の代わりに、デイプレツション形トランジ
スタＴ瓶，Ｔｒ２６を用いてＶＲを取り出すものである
。

第１１図は、さらに他の実施例を示すものである。

すなわち、電源Ｖｃと接地点Ｖｓとの間に直列接続され
た、ディプレツション形トランジスタＴｒ２７と、ェン
ハンスメント型トランジスタＴ■の接続点に、トランジ
スタＴｒ２９のゲートが接続される。そして、トランジ
スタＴｒ２８のゲート信号Ｒ／Ｔを供給して導通制御し
、このトランジスタＴｒ２８の導適状態により、トラン
ジスタＴＭ、Ｔｒ２８の接続点から次段のトランジスタ
Ｔｒ凶のゲートに電位を供給するようにしている。この
トランジスタＴｒ２９は、ディプレッション形で、電源
Ｖｃと接地点との間に、ディプレッション形トランジス
タＴｒ３。と直列接続されて設けられる。そして、この
トランジスタＴｒ２９，Ｔ側の接続点からＶＲを得るよ
うにして成る。そして、読み出し時には、トランジスタ
Ｔｒ２６はオフ状態とし、トランジスタＴ脚のゲートに
はトランジスタＴＭを介して電源Ｖｃが供給され、出力
ＶＲは、Ｖｃより一定電圧低い値になる。

また、テスト時には、トランジスタＴ鰍をオン状態とす
ることにより、トランジスタＴｒ２９のゲート電位はｏ
ｙとなり、出力ＶＲは、ＶＴｒ２９（トランジスタＴ脚
のしきし、値電圧Ｖｍで負の値をとる。）で決定される
電位より、トランジスタＴｒ３ｏで接地点Ｖｓに分流さ
れる分だけ低い値となる。すなわち、ＶＲ＝ＩＶＴＲ２
９ｌ一８となり、電源Ｖｃによらず略一定電位にできる
。第１２図は、さらに別な実施例を示すもので、電源Ｖ
ｃと接地点Ｖｓとの間に、ディプレツション形トランジ
スタＴｒ紅，Ｔｒ３２を直列接続し、このトランジスタ
Ｔｒ３，，Ｔｒ３２の接続点とトランジスタＴｒ幻のゲ
ートに、トランジスタＴｒ３３を接続する。

さらに、上記トランジスタＴｒ３，のゲートと接地点Ｖ
ｓとの間にトランジスタＴｒ３４を設ける。そして、ト
ランジスタＴ蛾には信号Ｒ／市を供給し、トランジスタ
Ｔｒ３４には信号Ｒ／Ｔを供給する。このような構成に
よれば、読み出し時にはトランジスタＴｒ舷がオフ状態
、トランジスタＴ側はオン状態とできる。

したがって、出力ＶＲは、トランジスタＴ柵とＴｒ３２
の抵抗分割で決定され、電源Ｖｃの何分の１かの値をと
る。第１３図は、さらに他の実施例を示すもので、電源
Ｖｃと接地点Ｖｓとの間に、ディプレッション形トラン
ジスタＴｒ＄とヱンハンスメント型トランジスタＴ船を
直列接続する。

そして、このトランジスタＴｒ３５、Ｔｒ３６の接続点
Ｎ２にトランジスタＴｒ篤のゲートを接続する。また、
上記トランジスタＴｒ３５，Ｔ雌に対応して、トランジ
スタＴｒ３７，Ｔｒ３８が設けられ、上記節点Ｎ２に、
トランジスタＴＭのゲートを接続する。さらに、トラン
ジスタＴｒ３８のゲートが、トランジスタＴｒ３７，Ｔ
ｒ３８の接続点Ｎ３に接続され、この節点Ｎ３はトラン
ジスタＴｒ３９のゲートに接続される。上記トランジス
タＴｒ３９は、電源Ｖｃと接地点Ｖｓとの間に、トラン
ジスタＴｒ４ｏとともに直列接続され、このトランジス
タＴｒ斑，Ｔ側の接続点から、出力ＶＲを取り出すよう
にして成る。このような構成によれば、読み出し時に信
号Ｒ／Ｔを「０」とすることにより、節点Ｎ２＝１とな
り、節点Ｎ３は、Ｔｒ３７の導通抵抗が小さくなるため
、電源Ｖｃ近くまで上昇する。

したがって、トランジスタＴｒ３９のゲート電位は、電
源Ｖｃより一定電位下がった値になり、出力ＶＲは蝿源
Ｖｃよりも一定電位下がった値となる。また、テスト時
には、信号Ｒ／Ｔはｒｌ」とすれば、節点Ｎ２は「０」
となり、節点Ｎ３は、トランジスタＴｒ３７の導通抵抗
が大きくなるため、トランジスタＴｒ斑のしきし、値電
圧に近くなる。このため、出力ＶＲは、トランジスタＴ
ｒ３９のしきし、値電圧Ｖｔｈの絶対値に、トランジス
タＴ棚のしきし・値電圧Ｖｔｈを加算した値となるが、
出力ＶＲの一部が、トランジスタＴＭｏによって分流さ
れるため、これよりも少し低い値となる。すなわち、出
力ＶＲは、トランジスタＴｒ３８，Ｔｒ斑のしきし、値
電圧Ｖｔｈによるもので、電源Ｖｃに依存しない。以上
説明したように、この発明によれば、差動型センスアッ
プに入力する比較電位を作るために用いる。

メモリセルと同等のトランジスタのゲートに供給される
信号を、読み出し時には電源Ｖｃに対応して変化させ、
テスト時には略一定な電位を与えることができる。した
がって、使用時には、メモリセルの書き込み量は少なく
ても良く、テスト時には、電源電圧を上げて不良なメモ
リセルを発見し、除去できるため、信頼性の高い不輝発
性半導体メモリが得られる。なお、電位ＶＲ発生回路は
、読み出し時に電源電圧Ｖｃに対応した電位を発生し、
テスト時には略一定電位を与える回路であれば、上記実
施例に限定されるものではない。

また、第４図のトランジスタＴｒ４′，Ｔｒ；で構成さ
れる回路を第７図〜第１３図で示したように構成して、
節点Ｂの電位を読み出し時とテスト時とで変えるように
しても良い。

【図面の簡単な説明】

第１図はａ〜ｃはそれぞれ浮遊ゲート構造としたＭＯＳ
型電界効果トランジスタの断面構成図およびシンボル図
、特性図、第２図ないし第４図はそれぞれ従来の不揮発
性半導体メモリを示す回路図、第５図は上記第４図の回
路を模式化して示した図、第６図ａ〜ｃはそれぞれ上記
第４図のＶＲ発生回路ＣＶを示す回路図、および、その
変形例を示す回路図、第７図はこの発明の一実施例に係
るＶＲ発生回路を示す回路図、第８図ないし第１３図は
それぞれこの発明の他の実施例を示す回路図である。Ｒ，〜Ｒｍ・・・行線、Ｓ．〜Ｓｎ・・・列線、Ｍ，．
〜Ｍｍｎ・・・メモリセル、ＲＡ・・・差動型センスア
ンプ、ＶＭ・・・比較電位発生回路。オ１函 ★２囚オ３８オム囚オ５図が６函オ７図〆８図才９図オの図オ１１図才１２図外１３図

Claims

【特許請求の範囲】１複数の行線及び複数の列線で設定される各区画に対
応して配置されるメモリセルと、上記列線から一方の入
力信号が供給される差動型センスアンプと、この差動型
センスアンプの他方の入力信号を供給する比較電位発生
回路とを備え、上記比較電位発生回路は、その出力電圧
の電源電圧依存性を変化させる手段を有することを特徴
とする不揮発性半導体メモリ。２前記比較電位発生回路は前記メモリセルに使用され
ているトランジスタと等価なトランジスタを有し、この
等価なトランジスタの導通抵抗を変化させる手段を具備
し、前記導通抵抗を変化させることによりその出力電圧
の電源電圧依存性を変化させることを特徴とする特許請
求の範囲第１項記載の不揮発性半導体メモリ。３複数の行線及び複数の列線で設定される各区画に対
応して配置されるメモリセルと、上記列線から一方の入
力信号が供給される差動型センスアンプと、この差動型
センスアンプの他方の入力信号を供給する比較電位発生
回路とを備え、上記比較電位発生回路は、前記メモリセ
ルに使用されているトランジスタと等価なトランジスタ
を有し、このトランジスタのゲート電位を電源変動によ
らず、略一定電位にし、上記比較電位発生回路の出力電
圧の電源電圧依存性を変化させる手段を具備したことを
特徴とする不揮発性半導体メモリ。