JPS6219000B2 - - Google Patents
Info
- Publication number
- JPS6219000B2 JPS6219000B2 JP55175297A JP17529780A JPS6219000B2 JP S6219000 B2 JPS6219000 B2 JP S6219000B2 JP 55175297 A JP55175297 A JP 55175297A JP 17529780 A JP17529780 A JP 17529780A JP S6219000 B2 JPS6219000 B2 JP S6219000B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- line
- memory
- row
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 45
- 230000015654 memory Effects 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 description 12
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリに関する。。不
揮発性半導体メモリは、メモリセルとしてフロー
テイングゲート型MOS−FET（絶縁ゲート型電
界効果トランジスタ）あるいはMNOS（メタルナ
イトライトオキサイドセミコンダクタ）トランジ
スタなどの不揮発性素子を用いるものであり、現
在はフローテイングゲート型のメモリセルが多く
用いられている。このフローテイングゲート型メ
モリセルへのデータの書き込みは、ドレインおよ
びゲートに高電圧（20〜25V）を印加してチヤネ
ル電流を流し、インパクトアイオナイゼーシヨン
により生じた電子、正孔対のうち電子をフローテ
イングゲートに注入することによりなされる。そ
して、メモリセルのデータ読み出し時において
は、フローテイングゲート上に設けられたコント
ロールゲートに5V程度の電圧をかけ、チヤネル
に電流が流れるか否かによりデータの“０”，
“１”を判断する。すなわち、フローテイング中
に電子が注入されているものは電流が流れず、電
子が注入されていないものについては電流が流れ
る。
揮発性半導体メモリは、メモリセルとしてフロー
テイングゲート型MOS−FET（絶縁ゲート型電
界効果トランジスタ）あるいはMNOS（メタルナ
イトライトオキサイドセミコンダクタ）トランジ
スタなどの不揮発性素子を用いるものであり、現
在はフローテイングゲート型のメモリセルが多く
用いられている。このフローテイングゲート型メ
モリセルへのデータの書き込みは、ドレインおよ
びゲートに高電圧（20〜25V）を印加してチヤネ
ル電流を流し、インパクトアイオナイゼーシヨン
により生じた電子、正孔対のうち電子をフローテ
イングゲートに注入することによりなされる。そ
して、メモリセルのデータ読み出し時において
は、フローテイングゲート上に設けられたコント
ロールゲートに5V程度の電圧をかけ、チヤネル
に電流が流れるか否かによりデータの“０”，
“１”を判断する。すなわち、フローテイング中
に電子が注入されているものは電流が流れず、電
子が注入されていないものについては電流が流れ
る。
ところで、上記のような読み出し時において、
コントロールゲートには約5V、ドレンには２〜
3Vの電位がかかり、このような低い電位でも極
めて僅かではあるがフローテイングゲート中二に
電子が注入される。そしてこのような現象は、メ
モリセルのチヤネル長が短いとさらに加速され、
またゲート絶縁膜質によつても変わつてくる。こ
のため、フローテイングゲートに電子が注入され
ていないメモリセルにおいても、長時間使用して
いる間に電子がフローテイングゲート中に蓄積さ
れ、データの“０”，“１”が反転してしまうおそ
れがある。このような不良が生じるおそれのある
メモリを製品出荷前に見つけるためのテスト工程
として、先ず電源電圧を規定よりも高くしたり、
メモリ周囲温度を変えたりして加速試験を行な
い、次に読み出し試験を行なうことによつて信頼
性試験を行なつている。
コントロールゲートには約5V、ドレンには２〜
3Vの電位がかかり、このような低い電位でも極
めて僅かではあるがフローテイングゲート中二に
電子が注入される。そしてこのような現象は、メ
モリセルのチヤネル長が短いとさらに加速され、
またゲート絶縁膜質によつても変わつてくる。こ
のため、フローテイングゲートに電子が注入され
ていないメモリセルにおいても、長時間使用して
いる間に電子がフローテイングゲート中に蓄積さ
れ、データの“０”，“１”が反転してしまうおそ
れがある。このような不良が生じるおそれのある
メモリを製品出荷前に見つけるためのテスト工程
として、先ず電源電圧を規定よりも高くしたり、
メモリ周囲温度を変えたりして加速試験を行な
い、次に読み出し試験を行なうことによつて信頼
性試験を行なつている。
しかしながら従来のメモリは、１つのアドレス
入力で１つのメモリセルが選ばれるだけであるの
で、すべてのメモリセルに電圧を長時間かけるに
は極めて長い時間が必要となり、テスト時間がか
かり過ぎるという欠点があり、メモリのコストア
ツプの要因となつている。
入力で１つのメモリセルが選ばれるだけであるの
で、すべてのメモリセルに電圧を長時間かけるに
は極めて長い時間が必要となり、テスト時間がか
かり過ぎるという欠点があり、メモリのコストア
ツプの要因となつている。
本発明は上記の事情に鑑みてなされたもので、
試験信号入力時にメモリセルアレーの列線の複数
本あるいは全列線に所定電圧を与える手段を設け
ることによつて、メモリの信頼性試験の所要時間
を短縮化し得る不揮発性半導体メモリを提供する
ものである。
試験信号入力時にメモリセルアレーの列線の複数
本あるいは全列線に所定電圧を与える手段を設け
ることによつて、メモリの信頼性試験の所要時間
を短縮化し得る不揮発性半導体メモリを提供する
ものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図の不揮発性半導体メモリは、たとえばＮ
チヤネルプロセスによりIC化されたものであ
り、フローテイングゲート型トランジスタよりな
るメモリセル１０の各ゲートが行線１１に接続さ
れ、各ドレインが列線１２に接続され、各ソース
が接地されている。１３は上記行線１１を選択す
る行デコーダ、１４は上記各列線１２に直列に挿
入されたゲート用トランジスタ、１５は上記ゲー
ト用トランジスタ１４を選択する列デコーダであ
る。そして、上記列線１２の各一端は一括接続さ
れてデータ入力回路１６およびセンスアンプ（こ
のセンスアンプにはメモリセルの負荷用トランジ
スタも含まれる）、出力バツフア１７に接続され
ている。
チヤネルプロセスによりIC化されたものであ
り、フローテイングゲート型トランジスタよりな
るメモリセル１０の各ゲートが行線１１に接続さ
れ、各ドレインが列線１２に接続され、各ソース
が接地されている。１３は上記行線１１を選択す
る行デコーダ、１４は上記各列線１２に直列に挿
入されたゲート用トランジスタ、１５は上記ゲー
ト用トランジスタ１４を選択する列デコーダであ
る。そして、上記列線１２の各一端は一括接続さ
れてデータ入力回路１６およびセンスアンプ（こ
のセンスアンプにはメモリセルの負荷用トランジ
スタも含まれる）、出力バツフア１７に接続され
ている。
さらに本発明においては、列線１２の各他端が
試験電位供給制御用トランジスタ１８を直列に介
して電源Vcに接続されている。そして、上記ト
ランジスタ１８の各ゲートには試験用制御回路１
９の出力端が共通接続されている。この試験用制
御回路１９は、入力端にたとえば10V以上の試験
信号が入力したときに出力端に前記トランジスタ
１８をオン駆動するための“１”レベルになるよ
うに構成されており、たとえば入力が10V以上に
なると反転するＥ／Ｄ（エンハンスメント／デプ
レツシヨン）型のインバータI1および通常のイン
バータI2〜I4が縦続接続されて成る。
試験電位供給制御用トランジスタ１８を直列に介
して電源Vcに接続されている。そして、上記ト
ランジスタ１８の各ゲートには試験用制御回路１
９の出力端が共通接続されている。この試験用制
御回路１９は、入力端にたとえば10V以上の試験
信号が入力したときに出力端に前記トランジスタ
１８をオン駆動するための“１”レベルになるよ
うに構成されており、たとえば入力が10V以上に
なると反転するＥ／Ｄ（エンハンスメント／デプ
レツシヨン）型のインバータI1および通常のイン
バータI2〜I4が縦続接続されて成る。
なお、上記試験用制御回路１９の入力ラインと
他の制御回路の入力ラインとを共用することによ
り、試験用制御回路１９の入力専用端子（ICピ
ン）の省略化が図られている。ここでは、チツプ
イネーブルCE信号の否定信号（０〜5V）に
よりメモリ周辺回路を制御するためのメモリ周辺
制御回路２０と入力ラインを共用するようにして
いる。なお、この制御回路２０は通常のインバー
タI5，I6が縦続接続されて成る。さらに、上記イ
ンバータI6の出力端に周辺制御用トランジスタ２
１がノア接続され、ころトランジスタ２１は前記
試験用制御回路１９のインバータI2出力によりゲ
ート制御されるようになつている。
他の制御回路の入力ラインとを共用することによ
り、試験用制御回路１９の入力専用端子（ICピ
ン）の省略化が図られている。ここでは、チツプ
イネーブルCE信号の否定信号（０〜5V）に
よりメモリ周辺回路を制御するためのメモリ周辺
制御回路２０と入力ラインを共用するようにして
いる。なお、この制御回路２０は通常のインバー
タI5，I6が縦続接続されて成る。さらに、上記イ
ンバータI6の出力端に周辺制御用トランジスタ２
１がノア接続され、ころトランジスタ２１は前記
試験用制御回路１９のインバータI2出力によりゲ
ート制御されるようになつている。
次に、上記構成によるメモリの動作を説明す
る。メモリ出荷前の信頼性試験に際して入力
端子を10V以上の所定レベルに設定する。このと
き、試験用制御回路１９の出力は“１”レベルに
なり、試験電位供給制御用トランジスタ１８は全
てオン状態になり、全ての列線１２に一定電位
（Vc−ＶT18（ＶT18はトランジスタ１８のシキイ
電圧））が印加される。また、このとき周辺制御
用トランジスタ２１は、試験用制御回路１９のイ
ンバータI2の“１”出力によりオン駆動されてお
り、メモリ周辺制御回路２０の出力端レベルは
信号入力が“０”のときと同じ“０”になつ
ているので、この“０”レベルがメモリ周辺回路
に供給され、図示メモリチツプは動作状態とな
る。したがつて、このときのアドレス入力により
行デコーダ１３が選択している１本の行線に接続
されたメモリセルの全てに電流が流れ、この１本
の行線に接続された全てのメモリセルについて前
述した加速試験が行なわれ、全ての行線に接続さ
れた全てのメモリセルについて加速試験が行われ
た後に、不良の発生の有無がセンスアンプ、出力
バツフア１７の出力によつて判定されるようにな
る。このためメモリテスト時間が短縮され、メモ
リのコストダウンが可能になるる。この実施例で
は、すべての列線に一定電位を印加する様にした
が、トランジスタ１８のゲート制御信号を二つに
分けて、全列線の半分ずつ一定電位を印加する様
にしてもよい。誌験時における消費電流が、この
様にした方が少なくなる。
る。メモリ出荷前の信頼性試験に際して入力
端子を10V以上の所定レベルに設定する。このと
き、試験用制御回路１９の出力は“１”レベルに
なり、試験電位供給制御用トランジスタ１８は全
てオン状態になり、全ての列線１２に一定電位
（Vc−ＶT18（ＶT18はトランジスタ１８のシキイ
電圧））が印加される。また、このとき周辺制御
用トランジスタ２１は、試験用制御回路１９のイ
ンバータI2の“１”出力によりオン駆動されてお
り、メモリ周辺制御回路２０の出力端レベルは
信号入力が“０”のときと同じ“０”になつ
ているので、この“０”レベルがメモリ周辺回路
に供給され、図示メモリチツプは動作状態とな
る。したがつて、このときのアドレス入力により
行デコーダ１３が選択している１本の行線に接続
されたメモリセルの全てに電流が流れ、この１本
の行線に接続された全てのメモリセルについて前
述した加速試験が行なわれ、全ての行線に接続さ
れた全てのメモリセルについて加速試験が行われ
た後に、不良の発生の有無がセンスアンプ、出力
バツフア１７の出力によつて判定されるようにな
る。このためメモリテスト時間が短縮され、メモ
リのコストダウンが可能になるる。この実施例で
は、すべての列線に一定電位を印加する様にした
が、トランジスタ１８のゲート制御信号を二つに
分けて、全列線の半分ずつ一定電位を印加する様
にしてもよい。誌験時における消費電流が、この
様にした方が少なくなる。
なお上記試験以外のときには、入力端子に
０〜5Vの信号が入力されるので、メモリ周辺
制御回路２０は入力と同相の出力をメモリ周辺回
路へ供給し、試験用制御回路１９はインバータI1
の出力が“１”、インバータI2の出力が“０”、イ
ンバータI4の出力も“０”になり、したがつて周
辺制御用トランジスタ２１はオフ、試験電位供給
制御用トランジスタ１８も全てオフになり、メモ
リに対する書き込みあるいは読み出しが可能にな
る。
０〜5Vの信号が入力されるので、メモリ周辺
制御回路２０は入力と同相の出力をメモリ周辺回
路へ供給し、試験用制御回路１９はインバータI1
の出力が“１”、インバータI2の出力が“０”、イ
ンバータI4の出力も“０”になり、したがつて周
辺制御用トランジスタ２１はオフ、試験電位供給
制御用トランジスタ１８も全てオフになり、メモ
リに対する書き込みあるいは読み出しが可能にな
る。
なお、試験電位供給制御用トランジスタ１８の
ゲートに加える“１”レベルを電源電位Vcより
少し下げることによつて、このトランジスタ１８
のドレイン・ソース間電位差を少し大きくしてメ
モリセル１０のドレイン電位を実際のメモリ使用
状態に近くなるように制限するためには、試験用
制御回路１９の終段インバータI4をたとえば第２
図に示すように変形実施すればよい。すなわち、
Ｅ／Ｅ型インバータI4′の出力端にＥ型トランジ
スタ２２をノア接続し、このトランジスタ２２の
ゲートに電源電位Vcを印加し、上記出力端から
制御出力を取り出せばよい。但し、第２図の回路
により第１図の回路の方がメモリにとつて一層加
速された試験となる。
ゲートに加える“１”レベルを電源電位Vcより
少し下げることによつて、このトランジスタ１８
のドレイン・ソース間電位差を少し大きくしてメ
モリセル１０のドレイン電位を実際のメモリ使用
状態に近くなるように制限するためには、試験用
制御回路１９の終段インバータI4をたとえば第２
図に示すように変形実施すればよい。すなわち、
Ｅ／Ｅ型インバータI4′の出力端にＥ型トランジ
スタ２２をノア接続し、このトランジスタ２２の
ゲートに電源電位Vcを印加し、上記出力端から
制御出力を取り出せばよい。但し、第２図の回路
により第１図の回路の方がメモリにとつて一層加
速された試験となる。
また上記実施例では、試験用制御回路１９の入
力ラインをメモリ周辺制御回路２０の入力ライン
と共用したが、これに限らず他の回路、たとえば
列デコーダ用アドレスバツフア回路（図示せず）
のアドレス入力ラインと共用するようにすること
も可能である。
力ラインをメモリ周辺制御回路２０の入力ライン
と共用したが、これに限らず他の回路、たとえば
列デコーダ用アドレスバツフア回路（図示せず）
のアドレス入力ラインと共用するようにすること
も可能である。
また上記実施例では、試験信号入力状態で行デ
コーダ１３が行線を１本づつ順に選択する場合に
おけるある１本の行線の選択時の動作を説明した
が、これに限らず試験信号入力状態では行デコー
ダ１３が同時に２本以上の行線を選択し、この各
行線に接続されている全てのメモリセルについて
試験し得るように、たとえば試験用制御回路１９
の“１”出力で行アドレス信号を制御させるよう
に関連づければ、一層テスト時間を短縮すること
ができる。
コーダ１３が行線を１本づつ順に選択する場合に
おけるある１本の行線の選択時の動作を説明した
が、これに限らず試験信号入力状態では行デコー
ダ１３が同時に２本以上の行線を選択し、この各
行線に接続されている全てのメモリセルについて
試験し得るように、たとえば試験用制御回路１９
の“１”出力で行アドレス信号を制御させるよう
に関連づければ、一層テスト時間を短縮すること
ができる。
上述したように本発明の不揮発性半導体メモリ
によれば、信頼性試験信号入力時にメモリセルア
レーの列線の複数本あるいは全列線に所定電位を
与える手段を設けたので、選択行線に接続されて
いる全メモリセルの同時読み出しが可能となり、
信頼性試験の所要時間を著しく短縮でき、メモリ
のコストダウンを図ることができる。
によれば、信頼性試験信号入力時にメモリセルア
レーの列線の複数本あるいは全列線に所定電位を
与える手段を設けたので、選択行線に接続されて
いる全メモリセルの同時読み出しが可能となり、
信頼性試験の所要時間を著しく短縮でき、メモリ
のコストダウンを図ることができる。
第１図は本発明に係る不揮発性半導体メモリの
一実施例を示す回路図、第２図は第１図の試験用
制御回路の終段の変形例を示す回路図である。 １０……不揮発性半導体メモリセル、１１……
行線、１２……列線、１４……行デコーダ、１５
……列デコーダ、１８……試験電位供給制御用ト
ランジスタ、１９……試験用制御回路、２０……
メモリ周辺制御回路。
一実施例を示す回路図、第２図は第１図の試験用
制御回路の終段の変形例を示す回路図である。 １０……不揮発性半導体メモリセル、１１……
行線、１２……列線、１４……行デコーダ、１５
……列デコーダ、１８……試験電位供給制御用ト
ランジスタ、１９……試験用制御回路、２０……
メモリ周辺制御回路。
Claims (1)
- 【特許請求の範囲】 １ 行デコーダおよび列デコーダによりそれぞれ
１本の行線および列線を選択し、この選択された
行線および列線に接続された不揮発性半導体メモ
リセルに対してデータの書込みもしくは読出しを
行なうようにした不揮発性半導体メモリにおい
て、上記列線と電源との間に挿入された試験電位
供給制御用トランジスタと、メモリに関連する他
の信号と共用された信頼性試験信号の入力ライン
と、上記入力ラインに信頼性試験信号が入力され
た際に上記試験電位供給制御用トランジスタのゲ
ートに所定の駆動電位を供給して上記試験電位供
給制御用トランジスタを導通させ、複数の不揮発
性半導体メモリセルで同時に加速試験を行なわせ
る試験用制御回路とを具備したことを特徴とする
不揮発性半導体メモリ。 ２ 前記行デコーダは信頼性試験時に同時に複数
本の行線を選択するように構成されている特許請
求の範囲第１項に記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175297A JPS57100690A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175297A JPS57100690A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100690A JPS57100690A (en) | 1982-06-22 |
| JPS6219000B2 true JPS6219000B2 (ja) | 1987-04-25 |
Family
ID=15993634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175297A Granted JPS57100690A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100690A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS63244400A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
| JP4805733B2 (ja) * | 2006-06-21 | 2011-11-02 | 株式会社東芝 | 半導体記憶装置及びそのテスト方法 |
-
1980
- 1980-12-12 JP JP55175297A patent/JPS57100690A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100690A (en) | 1982-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392212A (en) | Semiconductor memory device with decoder for chip selection/write in | |
| US6445622B1 (en) | Voltage level shifter circuit and nonvolatile semiconductor storage device using the circuit | |
| US4342103A (en) | Address buffer circuit | |
| US7408801B2 (en) | Nonvolatile semiconductor memory device | |
| JPH11500855A (ja) | Ｅｐｒｏｍメモリアレー用切換グラウンドリード | |
| JPH0247039B2 (ja) | ||
| US6532174B2 (en) | Semiconductor memory device having high speed data read operation | |
| US20080106945A1 (en) | Self-reference sense amplifier circuit and sensing method | |
| JPH0467280B2 (ja) | ||
| US5708602A (en) | Non-volatile semiconductor memory device and method for verifying operating of the same | |
| US7760537B2 (en) | Programmable ROM | |
| JPS61117915A (ja) | 遅延回路 | |
| US4802137A (en) | Semiconductor memory device | |
| JP5214328B2 (ja) | 半導体集積回路 | |
| JPS6219000B2 (ja) | ||
| EP0530376B1 (en) | Semiconductor memory having nonvolatile semiconductor memory cell | |
| US5956283A (en) | Method of reading a flash memory cell and a read voltage generating circuit | |
| JP2735498B2 (ja) | 不揮発性メモリ | |
| KR19980018548A (ko) | 비휘발성 메모리 | |
| JPH0581999B2 (ja) | ||
| KR0132007B1 (ko) | 기준전위 저하회로를 갖춘 불휘발성 반도체 기억장치 | |
| US20190295667A1 (en) | Temperature compensation for unselected memory cells and string select switches in nand flash memory | |
| JPH0560200B2 (ja) | ||
| KR100519535B1 (ko) | 데이터 센싱 회로 | |
| JPH06349285A (ja) | 不揮発性半導体記憶装置 |