JPH11500855A - Ｅｐｒｏｍメモリアレー用切換グラウンドリード - Google Patents

Abstract

(57)【要約】 行（２８）及び列（３０）を有し、行及び列のそれぞれの交点において選択的にアクセス可能なアドレス可能なメモリ要素を有するＥＰＲＯＭアレーの選択されたメモリ要素（２５）からデータを読み出すための方法。メモリ要素（２５）はそれぞれ、ゲート電極（２７）、ソース電極（２９）及びドレイン（３０）電極を有するトランジスタを含み、データを読み出そうとする特定のメモリ要素の対応する行と列とを適切にバイアスすることによって前記特定のメモリ要素を選択した後、その要素のソース（２９）電極を切換要素（３３）によって選択的にグラウンドに接続してメモリ要素のソース─ドレインパスに電流が流れることを可能にし、メモリ要素（２５）のドレイン及びゲート電圧が安定化した後で、このメモリ要素からのデータの読み出しを可能にする。

Description

【発明の詳細な説明】 ＥＰＲＯＭメモリアレー用切換グラウンドリード 関連出願の相互参照 本発明は、同日に出願されて本出願人に譲渡された同時継続出願である「ＥＰ ＲＯＭメモリアレー用電圧基準発生装置」（合衆国特許出願第０８／７２３、９ ２４号）「高電圧レベルシフトＣＭＯＳバッファ」（合衆国特許出願第０８／７ ２３、９２５号）、および「ＥＰＲＯＭメモリアレー用過充電／放電電圧調節装 置」（合衆国特許出願第０８／７２３、９２６号）に関連するもので、上記特許 の開示は参考として本明細書に含まれるものとする。 発明の背景 本発明は、一般に、読み出し専用メモリデバイスおよびメモリアレー、並びに そのようなデバイスおよびアレーからデータを読み取るための改良された技術お よびデバイスに関するもので、さらに特定するならば、消去可能でプログラム得 可能な読み出し専用メモリ（ＥＰＲＯＭ）デバイスからデータを読み取るための 改良された構造および方法を対象とする。 本発明による高電圧レベルシフトＣＭＯＳバッファの１つの用途は、消去可能 でプログラミング可能な読み出し専用メモリ（ＥＰＲＯＭ）デバイスである。Ｅ ＰＲＯＭデバイスは、半導体処理技術を用いて製造される。処理技術の進歩に伴 ってライン幅が減少していることから、製品の新しいバージョンを完全に設計し て製造するのではなくて、新しい技術を用いて既存の製品を「縮小」または小さ いサイズに縮尺するのが望ましい。そのためには、製品の設計およびアーキテク チャを検討して分析する必要があり、その寸法を縮尺するための方法が動作に悪 影響を及ぼす可能性がある。本発明は、新規な処理技術に従って、ＥＰＲＯＭ製 品をコスト効率に優れた適切な方法を用いて縮小するというタスクから発生した ものである。 マイクロコントローラに埋め込まれたＥＰＲＯＭプログラムメモリについてそ のような作業を行う際、例えば、縮尺プロセスによって制限が課され、これら制 限はデバイスの必要条件と組み合わされてこの作業を非常に困難なものにする。 そのようなデバイスについて縮尺プロセスを実施する際に直面する問題には、広 い電圧範囲、低いプログラム読み出しマージン、高速、および低電流がある。特 に、縮尺されたＥＰＲＯＭの読み出しマージンは典型的にはデバイスの動作電圧 範囲よりも低い。 マイクロコントローラに埋め込まれたＥＰＲＯＭの従来の使用方法においては 、マイクロコントローラの電源電圧を用いてＥＰＲＯＭメモリ要素を制御し、こ の要素に記憶されたデータの読み取りを可能にする。データを読み取るためには 、メモリ要素のプログラム閾値電圧を測定することが必要である。メモリ要素は 、ＥＰＲＯＭセルの閾値電圧が低ければ消去されていると言われ、閾値電圧が高 ければプログラムされていると言われる。セルは、セルを構成するトランジスタ の制御ゲートに電圧を印加することによって読み取られる。印加された電圧が閾 値よりも高い場合には、セル内を電流が流れる。セルのプログラミングマージン は、制御ゲートに印加される最高電圧とプログラムされたセルのプログラム閾値 電圧との間の差である。セルの高い閾値電圧よりも低い制御ゲート電圧を印加す ることによって読み取られた場合、プログラムされたＥＰＲＯＭセルは電流を通 さない。 ほとんどの使用方法において、メモリアレーの読み取りに用いられる制御ゲー ト電圧はシステムの電源電圧である。メモリセルのプログラム閾値が電源電圧の 最大値よりも低い場合、プログラムされたセルは従来の方法を用いて検出するこ とはできない。 デバイスを小さいサイズに縮尺することは、さらに、ＥＰＲＯＭを動作させる ために用いられる電圧範囲を狭める効果を有する。ＥＰＲＯＭメモリセルが縮小 されると、プログラム閾値電圧は低下して有効プログラミングマージンが低下す る。さらに、寸法の小さいＥＰＲＯＭセルは典型的により低い読取電流を要求す る。これらのことは全て、縮尺されたＥＰＲＯＭセルを標準的な技術によって読 み取ることを困難にするものである。 読み取りマージン電圧を電源電圧よりも小さい値に低下させるには、行電圧 （つまりＥＰＲＯＭメモリ要素のゲートを制御する電圧）を低い値に調節するこ とが必要である。制御ゲート電圧がプログラム閾値電圧よりも低いレベルまで下 げられないならば、ＥＰＲＯＭメモリセルの内容を読み取ることはできない。読 み取り電圧の調節には通常、かなりの量の電流消費が必要とされ、これは特に駆 動されている電気ノードが高速動作を必要とするか、あるいは大きなキャパシタ ンスを負荷されている場合に言えることである。 行電圧を調節するための典型的な解決方法は、電源電圧に比例する電流を引き 出すことによって行電圧をクランプし、ＥＰＲＯＭ要素に印加される最終的な電 圧を制限するというものである。従来のＥＰＲＯＭ読み取りアーキテクチャでは 、行ドライブ回路もまた高速であることを要求され、かなりの量の容量性負荷を 有する。このことによって、低電流消費および高速動作という制限を与えられた 場合には、最終的な電圧を調節することは非常に困難になる。 従来技術では、ＥＰＲＯＭアーキテクチャはＥＰＲＯＭアレーのセンスアンプ およびＸ−デコーダに直接印加される高い電源電圧を使用していた。アレー内の 行に変換するＸ−デコーダまたはアレー内の列に変換するセンスアンプのいずれ かが駆動され、それによって両方のデバイスが高電圧になる。行と列の交点には トランジスタが存在し、このトランジスタを含むメモリセルに電流が流れてこの セルをプログラムする。ＥＰＲＯＭデバイスが縮小されるにつれて、その部分に 加えることの可能な最大電圧は、以前のような寸法を有するデバイスに用いられ る電圧に比べて低くなる。しかしながら、デバイスはプログラミングのために一 定の大きさの電圧を必要とし、この電圧は、技術と共に縮小することのないプロ グラム電圧の必要条件によって決定される。 行にＶ_DDが印加されると、新しい技術では、多くの場合製品のプログラム閾値 を越えてしまう。新しい技術は、過剰電流というペナルティ無しに縮小前の仕様 と同じ速度でアレーを読み取るための試みを行うものである。従来技術で提案さ れた解決方法では、アレーのＸ−デコーダが速度パスの一部として使用される。 このデバイスをオンにすると、デコーダ内を伝播するためにいくらかの時間が経 過する。その後選択された列がオンにされ、センスアンプを介して読み取られる 。この方法による読み取りアクセスのための遅延時間は、データをセルから 出力するためにＸ−デコーダ、ワード、列を介してセンスアンプへと進むことに よって生じる。この操作により、アレーの読み取りにおけるかなりの時間遅延が 余儀なくされ、デバイスの速度が抑制される。 従来のＥＰＲＯＭアーキテクチャでは、ＥＰＲＯＭはセンスアンプを初期化す ることによって即読み取り可能な状態となる。その後、行がオンにされ、それに よって可能化電圧がメモリ要素へ伝播する。その後メモリセルがオンにされ、ビ ットが読み取られる。この方法は、行デコーダ（Ｘ−デコーダ）を非常に高速で 駆動させることを含む。メモリ要素を縮尺して適当なプログラミングマージンを 達成するために必要な電圧調節装置を追加した場合、低い消費電力でメモリ要素 を読み出すために必要な時間は非常に長い。 本発明の主な目的は、過度の電流消費というペナルティを負うことなく高速で アレーの読み取りを行うための改良を行うことにある。 発明の概要 本発明では、過剰な電流消費というペナルティを負うことなく縮小前のデザイ ンのＥＰＲＯＭに匹敵する速度でアレーの読み取りを可能にする改良された方法 が用いられる。特に、選択されたメモリ要素またはセル（それ自体、通常はフロ ーティング状態にあるソース─ドレインパスを有するトランジスタである）を読 み取るまたは開放する時、メモリアレー全体の接地側または接地平面は、スイッ チ（例えばトランジスタ）を介してオンまたはオフされる（読取回路に接続また は接続解除される）。Ｘ−デコーダはまず最初にグラウンド接続以外の全てのも のと同時にオンにされる。セルを読み取ろうとする場合、スイッチを介してアレ ーを単純に接地し、セルデータはセンスアンプによって検出される相対的に低い 電流によって読み取られる。 Ｘ−デコーダには電圧源（つまり調節装置または基準）から給電が行われ、Ｘ −デコーダが読み取られている時は、実質的に電流消費の存在しない状態で、こ の電圧源がワードの電圧を相対的に低い値にクランプする。この電圧はプログラ ム閾値を越えることが無く、Ｘ−デコーダへの行制御電圧を制限するために用い られるものとほぼ同じ電圧源がさらにＹ−デコーダに印加されて、列制御電圧を 制限し、正しいポイントにおける動作を確実にする。グラウンド以外の全てがプ リチャージされ、さらにオンにされる。電圧は全て最大値まで上昇することがで きる。そしてメモリセルを読み出す段階になったならば、グラウンドをオンにし てデータを読み出す。 従って本発明の目的をより特定するならば、ＥＰＲＯＭアレーのメモリ要素を 読み取るための改良された方法であって、回路内の全てのものが設定された後に 読み出し命令を実行し、メモリ要素を含むトランジスタのソース─ドレインパス へのグラウンド接続をオンにしてこのパスに電流を流し、列回路内のセンスアン プによって検出を行う方法にある。 図の簡単な説明 以下、現在考えられる最も好ましい本発明実施方法を、好ましい実施例および 方法について、添付した図面を参照しながら考えることにより、本発明のさらな る目的、対象、特性、特徴および付随する利点がより明らかに理解されよう。 図１は、マイクロコントローラデバイスに埋め込まれたＥＰＲＯＭアレー回路 の例を示す回路図であり、ここに本発明が利用されている。 図２は、本発明による図１のＥＰＲＯＭアレーのメモリセルにグラウンド切換 リード命令を適用するための好ましい実施例を含む回路図である。 図３は、図２のＥＰＲＯＭ回路に用いられる調節された電圧基準発生装置の実 施例を示す。 好ましい実施例および方法に関する詳細な説明 図１の回路図は、マイクロコントローラに埋め込まれたＥＰＲＯＭデバイスの 適用可能な部分であって本発明が実施される部分の例を示す。特に対象となる回 路の部分は、Ｘ−デコーダ１３、Ｘ−デコーダ高電圧レベルシフト相補型金属酸 化物半導体（ＣＭＯＳ）バッファ１５、電圧基準１８、行プリチャージ２０、行 クランプ、センスアンプ１７、グラウンド切換またはリード（読み取り）制御回 路２１を含み、これらは仝てＥＰＲＯＭデバイスに組み合わされている。 ＥＰＲＯＭアレー１２は、プログラムメモリとしてマイクロコントローラ１０ に埋め込まれている。メモリアレーは通常の行および列で構成され、このメモリ アレーでは、所定の任意の行および列の交点におけるトランジスタの状態（つま りデバイスのある、なし）がそのアレー位置に記憶されているビットの値（「０ 」または「１」）を表す。マイクロコントローラの標準電源電圧Ｖ_DDを用いてＥ ＰＲＯＭメモリ要素を制御してメモリ要素内に記憶されたデータを読み取る。Ｘ −デコーダ１３は、本質的にＥＰＲＯＭアレー１２用の行ドライバー回路であっ て、このアレー用の制御ゲート電圧および制御プログラミング電圧を低電圧モー ドで発生させる。Ｘ−デコーダ高電圧レベルシフトＣＭＯＳバッファ１５は電源 電圧Ｖ_DDに接続されて、高電圧動作モードにおいてこの電圧をＥＰＲＯＭメモリ 要素をプログラムするための高電圧へと変換し、このアレー用のセンスアンプ１ ７と共に使用される。 電圧基準１８は、メモリ要素の制御ゲートおよびドレインの読み取り電圧を制 限するために用いられる。行プリチャージ回路は、典型的にＥＰＲＯＭと共に用 いられて、データを読み取るためにアレー位置にアクセスするのに要する時間を 短縮する、あるいはＤＣ電力の消費を軽減する、もしくはその両方を行うように なっている。ここでは、行プリチャージ２０は調節回路内で行われ、Ｘ−デコー ダ１３に受け渡されて制御ゲートを駆動するようになっている。センスアンプ１ ７がメモリ要素内の電流を感知して、ＥＰＲＯＭ要素の閾値を決定する。 本発明によれば、読取制御またはグラウンド切換回路２１は、ＥＰＲＯＭアレ ーのアクセス時間をさらに短縮するために使用される。この回路の前提条件とし て、メモリ要素の制御ゲートがハイであって、メモリ要素のドレインがセンスア ンプに接続されており、さらにメモリ要素のソースがグラウンドに接続されてい る時のみこのメモリ要素内を電流が流れることになる。行電圧を設定する間、電 圧が所定の適性な値に達するまでソースはグラウンドから外されており、電圧が 所定の値に達した時点でソースが接地されてメモリ要素を読み取るために電流が 流れる。 図２の回路図では、アレー１２のメモリ要素２５はＭＯＳトランジスタ２７を 備え、このトランジスタは制御ゲート２８とソース電極２９とドレイン電極３０ とを有する。ドレイン電極はセンスアンプ１７に接続されており、このセンスア ンプ１７はメモリ要素２５の読み取りからデータを出力する。最初に、グラウン ド切換回路２１を構成する読み取り制御のスイッチングトランジスタ３２の制御 ゲート３３が、第１のクロックの間に、ゲート３３が連結されているタイミング 制御回路３５から印加された制御ゲート電圧を有する。制御ゲート電圧のレベル は、トランジスタ３２を通常はオフに保つように予め設定されており、それによ ってトランジスタ２７のソース電極２９がグラウンドから切り離される。換言す るならば、トランジスタ３２のソース─ドレイン経路は通常フローティングの状 態にある。 この第１のクロックの間、タイミング制御３５は電圧マルチプレクサ（ＶＭＵ Ｘ）３８に信号を送り、この電圧マルチプレクサ３８は標準電源電圧４０（つま りＶ_DD）および調節された制御電圧４１の両方から入力を受けて、バッファを介 してメモリー要素２５の制御ゲート２８に電圧レベルを供給する。特に、ＶＭＵ Ｘ３８の出力は高電圧入力としてバッファ１５に接続され、このバッファの出力 は制御ゲート２８に印加される。結果的に、メモリ要素が電源電圧にほぼ等しい レベルまで急速にプリチャージされ、このレベルはメモリ要素のプログラム閾値 よりも高くても良い。その後タイミング制御３５がＶＭＵＸ３８に切換信号を送 り、メモリ要素２５の制御ゲートから電源電圧を除去し、この電源電圧をそれよ りも低く調節された制御電圧４１で置換して、メモリ要素の行制御電圧がＥＰＲ ＯＭのプログラム閾値電圧よりも低い値まで放電されるようにする。 本発明では、その後タイミング制御が、まさに次のクロックの間に、グラウン ド切換回路２１のトランジスタ３２の制御ゲート３３に適当な電圧を印加するこ とにより、このトランジスタ３２をオンにする。その結果、トランジスタ２７の ソース電極２９が今度はグラウンドに接続されて、メモリ要素２５のソース─ド レインパスに電流が流れることが可能になり、それによってゲートおよびドレイ ン電極が安定化された後に、要素の読み取りが可能になる。この目的のために、 タイミング制御がセンスアンプ１７を活性化して電流を検出させ、データ読み出 しを行う。 図３は、図２の調節された制御電圧回路４１の実施例を示すもので、複数のＰ ＭＯＳトランジスタ５１、５２、５３、５４、５５およびＮＭＯＳトランジスタ ５８を含む。トランジスタ５１は、それ以外のトランジスタに比べてはるかに低 い電流容量を有するように選択され、Ｖ_DDが上昇すると、トランジスタ５１のド レイン電極における電圧が最終的にその他のトランジスタを全てオンにするのに 十分なレベルまで達するようになっている。Ｖ_DDの高さがそのレベルを越えて増 大しても、そのノードにおける電圧は一定である。相当大きいＤＣ電流を引き出 すことができるスイッチング回路を使用しないで、回路は低変動のアナログレベ ルを発生させる。コンデンサ６０および６１はアナログ電圧の安定化のために用 いられる。 このように、低電圧（非プログラミング）モードにおける動作中、電圧基準発 生装置の出力Ｖ_REFは、低電圧（非プログラミング）モードにおける動作中、低 電圧レベルの電源電圧Ｖ_DDに追随する。Ｖ_DDがトランジスタ５１をオンにするＶ_DD の最大値よりも低い所定の電圧レベルに達した時点で、Ｖ_REFはその電圧レベ ルにクランプされる。クランプ電圧が設定された後、行制御用のＶＭＵＸ３８に 印加される電圧はクランプ電圧よりもわずかに高く、列制御用のセンスアンプ１ ７に印加される電圧はクランプ電圧よりもわずかに低く、これは図３の回路のト ランジスタ列への行制御出力パスと列制御出力パスとの電気的な接続の違いによ るものである。Ｖ_DDがその最大電圧まで上昇し続ける時、ＶＭＵＸおよびセンス アンプに印加される電圧はそれぞれクランプ電圧レベルよりも高い閾値および低 い閾値で一定のままである。 この効果は、コンデンサを迅速にプリチャージし、続いてそれをより低いレベ ルまでわずかに放電させ、その後ＥＰＲＯＭメモリセルを読み出すことにある。 この動作中の電圧レベルの差ΔＶは比較的小さく、従って従来技術の低速設計（ 従来のＤＣ基準が常にＤＣ電流を引き出す）とは反対に、ごくわずかの電流しか 引き出されない。図２の回路では、ＡＣダイナミック電流が存在するが、ＥＰＲ ＯＭデバイスがはるかに速い速度で動作して、はるかに大量の電流を引き出すこ とができ、平均電流レベルは小さい。列デコーダ用のセンスアンプは非常に低い 電流（例えば５００ナノアンペア）でトラッキングを行う。 ＥＰＲＯＭアレーのＸ−デコーダは調節された基準電圧源によって給電され、 Ｘ−デコーダが読み取られている時、ソースはワード上の電圧をプログラム閾値 を越えない相対的に低い値にクランプし、実質的に電流の消費はない。同じ基準 電圧源が回路のＹ−デコーダに印加され、列電圧を制限するようになっている。 このように、行および列はいずれも、デバイス実施方法によって設定される適切 なポイントでの動作を確実にするために制限される。回路のこの部分に含まれる ものは全て（グラウンド以外）プリチャージされてオンにされ（つまり、グラウ ンド切換回路はオフである）、電圧は全てそのフルスケールまで上昇される。 アクセスされたセルはその後高速で読み取られるが、これは、メモリアレーの 接地側および接地平面がグラウンド切換回路を介してセルに接続されていること による。行は１クロックでＶ_DDとされ、次のクロックでそれよりも低い所定の電 圧にクランプされ、さらにグラウンド切換回路を介してメモリセルが接地されて セルの読み取りが可能になる。このアーキテクチャ用の実際の速度パスはわずか に、ソース電極を接地するのに必要な時間とセンスアンプをトリップさせるのに 必要な時間とを合わせた時間である。 この回路設計は、センスアンプにおいて大量の電流を引き出すことなく非常に 低い閾値電圧でメモリ要素を読み取ることを可能にする。本発明は縮尺処理技術 を考える上で現行の製品を縮小するという設計上の研究から発生したものである が、本発明はそのような研究に限定されるものではない。 以上、本発明を実施する上で現在考えられる最も好ましい例について説明した が、本発明が関与する分野の当業者には、上記説明を考慮することにより、本発 明の好ましい実施例および方法に変更および改良を加えても本発明の真の精神お よび範囲を逸脱するものではないことは理解されよう。従って、本発明は、添付 した請求の範囲および対応する法律の規則および原則によってのみ限定されるも のである。

Claims (1)

1. 【特許請求の範囲】 １． メモリアレーを有する読み出し専用メモリであって、アレーの行および列 の各交点におけるメモリ要素がプログラム可能でメモリ要素のデータ内容を記憶 して読み出しを可能にするようになっており： アレーの行に選択的にアクセスするためのＸ−デコーダ手段と、 アレーの列に選択的にアクセスするためのセンスアンプ手段と、 Ｘ−デコーダ手段およびセンスアンプ手段のそれぞれに選択的に通電を行 うための手段と、 アレー用の接地平面と Ｘ−デコーダ手段によって選択的にアクセスされるアレーの行のメモリ要 素と接地平面との間に選択的に電気的接続を確立するための手段であって、前記 メモリ要素に電流を流し、対応するセンスアンプ手段によるこのメモリ要素のデ ータ内容の検出及び読み出しを可能にする切換手段と を備える読み出し専用メモリ。 ２． 前記切換手段がゲート電極、ソース電極及びドレイン電極を有するトラン ジスタであり、前記ゲート電極に所定の制御電圧を印加することによって前記ソ ース電極とドレイン電極との間に電流パスが設定され、ゲート電極及びドレイン 電極の電圧が安定化した後で接地平面と選択されたメモリ要素との間に選択的に 電気的接続が設定されることにより前記電流パスが閉鎖される請求項１に記載の 読み出し専用メモリ。 ３． 前記読み出し専用メモリが電気的にプログラム可能な読み出し専用メモリ （ＥＰＲＯＭ）である請求項１に記載の読み出し専用メモリ。 ４． アレーの選択された行をプリチャージし、その後この行の電荷を現象させ て、選択された行の選択されたメモリ要素に印加される電圧を、選択されたメモ リ要素のプログラムされた閾値よりも低い相対的に低い値にクランプし、選択さ れたメモリ要素のデータ内容の読み出し中の電流の消費を抑制する手段を含む請 求項３に記載の読み出し専用メモリ。 ５． メモリアレーを有し、アレーの行および列の各交点におけるメモリ要素が データを選択的に記憶するためにプログラム可能になっている読み出し専用メモ リからデータの読み出しを行うための方法であって、Ｘ−デコーダが選択的にメ モリアレーの行に変換し、センスアンプが選択的にメモリアレーの列に変換し、 選択されたメモリ要素内に記憶されたデータを読み出すために： 選択されたメモリ要素に記憶されたデータの読み出しを開始する段階と、 前記読み出しの開始に対応して、選択されたメモリ要素を選択的にアレー の接地平面に接続してこの要素に電流を流し、このメモリ要素内に記憶されたデ ータをメモリ要素に組み合わされたセンスアンプにより読み出すことを可能にす る段階と を含む方法。 ６． メモリ要素がそれぞれソース電極、ドレイン電極及びゲート電極を有する トランジスタを含み、選択されたメモリ要素を選択的にアレーの接地平面に接続 してこの要素に電流を流す段階が、ゲート電極が制御ゲート電圧で適切にバイア スされてゲート電極及びドレイン電極が安定化した後で、ソース電極をグラウン ドに接続することによって行われる請求項５に記載の方法。 ７． メモリ要素の接地平面への選択的接続が、ソース電極、ゲート電極および ドレイン電極を有するトランジスタを備えたスイッチによって行われ、切換トラ ンジスタをオン／オフするために、トランジスタのゲート電極を選択的にバイア スすることによってトランジスタのソース／ドレイン電極間に電流パスが設定さ れる請求項６に記載の方法。 ８． 前記読み出し専用メモリが消去可能でプログラム可能な読み出し専用メモ リ（ＥＰＲＯＭ）である請求項５に記載の方法。 ９．メモリアレーを有し、アレーの行および列のそれぞれの交点にメモリ要素を 有する消去可能でプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）から高速 でデータを読み出すための方法であって： ＥＰＲＯＭアレーの選択されたメモリ要素を含む行にバイアス電圧を発生 させる段階と、 選択されたメモリ要素を含む列にバイアス電圧を発生させる段階と、 選択されたメモリ要素に選択的に電流パスを発生させ、メモリ要素内の電 圧が安定化した後で、メモリ要素内に記憶されたデータの検出を可能にする段階 と を含む方法。